【課題】リーク電流を低減することができる半導体装置及びその製造方法を提供すること
【解決手段】半導体装置１ａは、素子分離領域ＲＸによって囲まれた素子領域ＲＹを有する基板１０と、その素子領域ＲＹ中に形成されたソース／ドレイン６１、６２と、そのソース／ドレイン６１、６２間の領域の上にゲート絶縁膜３０を介して形成された第１ゲート電極４１と、素子領域ＲＹと素子分離領域ＲＸの境界Ｂの少なくとも一部を覆うように、ゲート絶縁膜３０上に形成された第２ゲート電極４２とを備える。第１ゲート電極４１と第２ゲート電極４２は分離している。 （もっと読む）

【課題】 電気的特性に優れた半導体装置を提供する。また、低温でゲートリーク電流量を小さくすることのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１の上には、第１の絶縁膜５と、窒素を含む第２の絶縁膜６とからなるゲート絶縁膜が形成されている。また、ゲート絶縁膜の上にはゲート電極８が形成されている。そして、ゲート絶縁膜およびゲート電極８の側壁部には、第２の絶縁膜６に含まれる窒素濃度よりも高濃度の窒素を含むシリコン酸窒化膜１１が形成されており、第２の絶縁膜６とシリコン酸窒化膜１１が接触するゲート電極８の下端部付近での窒素濃度は周囲の窒素濃度よりも高くなっている。第２の絶縁膜６は５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含むことが好ましく、シリコン酸窒化膜１１は、第２の絶縁膜６に含まれる窒素濃度の１．１倍〜２．０倍の窒素を含むことが好ましい。 （もっと読む）

【課題】 性能が向上されたＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】 本発明のＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタを備える。そして、ＣＭＯＳ素子の製造方法もまた提供される。これにより、電子と正孔の移動度の均衡が得られてＣＭＯＳ素子の性能を向上することができる。 （もっと読む）

【課題】 窒化珪素膜の塩素不純物量の低減を実現し、ウェットエッチ耐性の高い窒化珪素膜の形成を可能とした窒化珪素膜の製造方法及びこの製造方法を備えた半導体装置の製造方法を提供することを目的とする。
【解決手段】 基体の表面に窒化珪素膜を形成する窒化珪素膜の製造方法であって、珪素と塩素とを含む第１のガスを前記基体の表面に供給する第１の工程と、窒素を含む第２のガスを前記基体の表面に供給する第２の工程と、水素を含む第３のガスを前記基体の表面に供給する第３の工程と、をこの順に繰り返すことを特徴とする窒化珪素膜の製造方法を提供する。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタの製造方法において、ゲート−ドレイン間の絶縁不良を増やすことなく、より短時間に効率的にトレンチ埋め込み絶縁膜を形成することのできる絶縁ゲート型電界効果トランジスタの製造方法を提供すること。
【解決手段】第一ＴＥＯＳ酸化膜を前記トレンチ間に凹部が残る厚さに堆積してアニール処理をすることにより前記トレンチ間に第一絶縁膜を形成する工程と、該第一絶縁膜上に第二ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とから前記トレンチ内に埋め込まれる絶縁膜を形成する絶縁ゲート型電界効果トランジスタの製造方法とする。 （もっと読む）

【課題】
ショートチャネル効果を防止してメモリ素子のしきい電圧の調整を容易にし、ストレージノード接合領域で発生する接合漏れ電流を減少させてメモリ素子のデータ保持時間を増大させることのできるメモリ素子及びその製造方法を提供すること。
【解決手段】
凹部（６００）が形成された半導体基板（６１０）と、凹部内部の半導体基板の表面下部に形成された第１接合領域（６７０Ａ）と、凹部外部の半導体基板の表面下部に形成された複数の第２接合領域（６７０Ｂ）と、第１接合領域と第２接合領域との間の半導体基板の上に形成され、少なくとも一部分が凹部内部の半導体基板の上に形成されるゲート構造（６５５）と、ゲート構造間の埋込により第１接合領域上に形成される第１コンタクトプラグ（６９０Ａ）と、ゲート構造間の埋込により第２接合領域上に形成される複数の第２コンタクトプラグ（６９０Ｂ）とを備えることを特徴とするメモリ素子を提供する。 （もっと読む）

【課題】高耐圧化と低オン抵抗化を図ることができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ⁺ 領域８とで構成する。この構成では、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極２１とドレイン領域となるｎエピタキシャル層３０の間隔を広げることができるために、高耐圧化と、低オン抵抗化を図ることができる。 （もっと読む）

【課題】 写真製版処理で解像可能な寸法より小さな寸法の積層物を半導体基板上に形成できる半導体装置の製造方法を提供する。
【解決手段】 この半導体装置の製造方法は、半導体基板３上に写真製版処理により所定の横幅Ｗ２の積層物１１ａを形成する工程と、積層物１１ａ上に第１のマスク層１３を形成し、この第１のマスク層１３に、エッチングにより、積層物１１ａの前記横幅方向に直交する方向に渡って、前記積層物１１ａの前記横幅方向のその開口幅Ｗ４が第１のマスク層１３の上面から下面に向かってテーパ状に狭まった開口部１３ｄを形成する工程と、第１のマスク層１３をマスクとして積層物１１ａを開口部１３ｄの下面開口に沿って部分的にエッチング除去することにより、積層物１１ａを開口部１３ｄの下面開口に沿って分割積層物１１に分割する工程とを含む。 （もっと読む）

【課題】 熱処理によりＳｉ基板にかかるストレスによるＳｉ基板の損傷を抑えつつ、ゲート電極の不純物の十分な拡散、拡散領域の不純物の十分な活性化ができるようにする。
【解決手段】 半導体装置の製造方法において、まず、基板に、ゲート絶縁膜及びゲート電極を形成する。また、ここで、ゲート電極中には、不純物を注入する。次に、基板に、ゲート電極中の不純物拡散のための第１の熱処理を行う。この熱処理後に、第１熱処理工程において基板に発生するストレスを開放するための第２の熱処理を行う。その後、ゲート電極をマスクとして、基板の拡散領域を形成する部分に、不純物を注入し、拡散領域に注入された不純物の活性化のための第３の熱処理を行う。 （もっと読む）

【課題】ＰＮ接合リークに伴う漏れ電流の抑制を図った構造の半導体装置及びその製造方法を得る。
【解決手段】 面方位が（１００）面のシリコン基板１００の上層部に表面の面方位が（１１１）面のソース・ドレイン領域１０３が選択的に形成される。ソース・ドレイン領域１０３は中心部にかけて窪んでいる断面Ｖ字構造の凹部１０２ｈを有しおり、この凹部１０２ｈ上に面方位が（１１１）面のシリサイド層１０６が形成される。 （もっと読む）

【課題】 ダマシンゲートトランジスタのゲート絶縁破壊を抑制し、デバイスの信頼性を確保することのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１の上に、犠牲ゲート絶縁膜１０４および犠牲ゲート電極１０５を形成した後、犠牲ゲート電極１０５の側面に第１の側壁膜１０６を形成する。次に、第１の側壁膜１０６を介して、犠牲ゲート電極１０５の側面に、第１の側壁膜１０６とエッチングレートの異なる第２の側壁膜１１０を形成する。ここで、第１の側壁膜１０６の膜厚は、犠牲ゲート絶縁膜１０４の膜厚より厚くなるようにする。これにより、第１の側壁膜１０６および犠牲ゲート絶縁膜１０４をウェットエッチングする際のプロセスマージンを大きくして、第２の側壁膜１１０のゲート電極側下部にスリットが入るのを防ぐことができる。 （もっと読む）

【課題】 ｎチャネルＭＯＳトランジスタにおいてチャネル領域に大きな圧縮応力を基板面に垂直方向に印加して特性を向上させると同時に、ｐチャネルＭＯＳトランジスタにおいて、かかる圧縮応力による特性の劣化を軽減する。
【解決手段】 前記ゲート電極を覆うように、応力を蓄積した応力蓄積絶縁膜が形成し、その際、前記応力蓄積絶縁膜のうち、前記ゲート電極を覆う部分の膜厚を、その外側の部分よりも増大させる。 （もっと読む）

【課題】半導体装置の更なる微細化に対応可能な、微細化されたコンタクトが確実に形成された素子特性に優れ、歩留まりの良い半導体装置、およびその製造方法を得る。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を覆うエッチング保護膜を形成する工程と、前記エッチング保護膜を覆うように前記半導体基板上にバリアメタル層を形成する工程と、前記バリアメタル層上に導電性材料を堆積して導電性膜を形成する工程と、前記導電性膜上にレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクとして前記導電性膜を選択的にエッチング除去してコンタクトを形成する工程と、前記レジストマスクを除去する工程と、前記半導体基板上における前記導電性膜がエッチング除去された領域に絶縁性材料を堆積して層間絶縁膜を形成する工程と、を含む。 （もっと読む）

【課題】
酸化シリコン層、窒化シリコン層の積層ライナを備えたＳＴＩを有し、帯電を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
半導体装置は、シリコン基板と、前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、前記トレンチの内壁を覆う酸化シリコン層の第１ライナ層と、前記第１ライナ層の上に形成された窒化シリコン層の第２ライナ層と、前記第２ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、前記コンタクトエッチストッパ層の上方に形成され、紫外光遮蔽能を有する窒化シリコン層の遮光膜と、を有する。 （もっと読む）

【課題】 微細化が進められてもトランジスタのオン電流を十分に確保することができる半導体装置及びその製造方法を提供する。
【解決手段】 全面に高電圧トランジスタ用のゲート絶縁膜４を形成した後、低電圧領域内に存在するゲート絶縁膜４を除去する際に、活性領域３が露出した時点でエッチングを終了するのではなく、低電圧領域内において、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５ｎｍ程度低くなるまでオーバーエッチングを行う。次に、低電圧領域内の活性領域３に対して高温急速水素加熱処理を行う。この結果、低電圧領域内の活性領域３の表面から自然酸化膜が除去され、平坦度が増すと共に、角部が丸まる。 （もっと読む）

【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。
【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。 （もっと読む）

【課題】 チャネルに応力が印加されるMOSトランジスタの特性のばらつきを防ぐことができる半導体装置とその製造方法を提供すること、及び、MOSトランジスタのチャネルにおけるキャリア分布を直接測定することができる半導体装置の評価方法を提供すること。
【解決手段】 シリコン（半導体）基板１０と、シリコン基板１０の上に順に形成されたゲート絶縁膜１３及びゲート電極１４ｃと、ゲート電極１４ｃの横のシリコン基板１０のリセス（穴）１０ａ、１０ｂに形成されたソース/ドレイン材料層１８ａ、１８ｂと、を有し、リセス１０ａ、１０ｂのゲート電極１４ｃ寄りの側面１０ｃ、１０ｄが、シリコン基板１０の少なくとも一つの結晶面で構成されることを特徴とする半導体装置による。 （もっと読む）

【課題】 閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】 素子領域を画定する素子分離領域（１２）が設けられた半導体基板（１１）と、前記半導体基板の前記素子領域に離間して設けられたソース／ドレイン領域（２５）と、前記半導体基板の前記素子領域上に設けられたゲート絶縁膜（１３，１４）と、前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極（１５）とを具備する半導体装置である。前記ゲート絶縁膜は、金属および酸素を含有する第１の絶縁膜（１３）と、この第１の絶縁膜上に形成され、シリコンおよび酸素を含有する第２の絶縁膜（１４）とを含み、前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が６．６ａｔｏｍｉｃ．％未満であることを特徴とする。 （もっと読む）

【課題】 寄生抵抗を低減して駆動能力を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜４０を介して形成されたゲート電極５０と、ゲート電極側壁５５A及び５５Bと、半導体基板２０の表面部分において、チャネル領域６０の両側に、ゲート電極側壁５５A及び５５Bの下方にそれぞれ形成された第１のソース領域７０B及び第１のドレイン領域７０Aと、第１のソース領域７０Bより接合深さが深い第２のソース領域９０B、及び第１のドレイン領域７０Aより接合深さが深い第２のドレイン領域９０Aと、チャネル領域６０の両側にチャネル領域６０を挟むように、第１のソース領域７０B及び第１のドレイン領域７０Aより深い領域まで形成された所定の半導体材料を不純物として含む層８０B及び８０Aとを備えることを特徴とする。 （もっと読む）

【課題】 第１層配線と、拡散層あるいはゲート電極との層間容量を抑えつつ、拡散層あるいはゲート電極に確実に接続するコンタクトプラグを形成する。
【解決手段】 基板上方に形成されたゲート電極と、ゲート電極の両側に形成された拡散層とを有する半導体装置において、一端において、ゲート電極の上面に接し、かつ、他端が、ゲート電極上面よりも、基板に近い位置に伸びる導電体膜を形成する。そして、基板上に、ゲート電極と、導電体膜とを埋め込む層間絶縁膜を形成し、この層間絶縁膜を貫通し、導電体膜の、ゲート電極上面よりも基板に近い位置において、導電体膜に接続する第プラグを形成する。 （もっと読む）