半導体装置及びその製造方法
【課題】 寄生抵抗を低減して駆動能力を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜４０を介して形成されたゲート電極５０と、ゲート電極側壁５５A及び５５Bと、半導体基板２０の表面部分において、チャネル領域６０の両側に、ゲート電極側壁５５A及び５５Bの下方にそれぞれ形成された第１のソース領域７０B及び第１のドレイン領域７０Aと、第１のソース領域７０Bより接合深さが深い第２のソース領域９０B、及び第１のドレイン領域７０Aより接合深さが深い第２のドレイン領域９０Aと、チャネル領域６０の両側にチャネル領域６０を挟むように、第１のソース領域７０B及び第１のドレイン領域７０Aより深い領域まで形成された所定の半導体材料を不純物として含む層８０B及び８０Aとを備えることを特徴とする。
【解決手段】 ゲート絶縁膜４０を介して形成されたゲート電極５０と、ゲート電極側壁５５A及び５５Bと、半導体基板２０の表面部分において、チャネル領域６０の両側に、ゲート電極側壁５５A及び５５Bの下方にそれぞれ形成された第１のソース領域７０B及び第１のドレイン領域７０Aと、第１のソース領域７０Bより接合深さが深い第２のソース領域９０B、及び第１のドレイン領域７０Aより接合深さが深い第２のドレイン領域９０Aと、チャネル領域６０の両側にチャネル領域６０を挟むように、第１のソース領域７０B及び第１のドレイン領域７０Aより深い領域まで形成された所定の半導体材料を不純物として含む層８０B及び８０Aとを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、MOSトランジスタ、特にPチャネル型MOSトランジスタ（以下、これをpMOSFETと呼ぶ）においては、デバイスの微細化に伴って、短チャネル効果（ゲート長が短くなることに応じてソース領域及びドレイン領域間の距離が小さくなり、ゲート電極を閉じていてもソース領域及びドレイン領域間でリーク電流が流れる現象）の問題や寄生抵抗が増大するという問題が生じている。
【０００３】
これにより、pMOSFETにおいては、かかる短チャネル効果の改善及び寄生抵抗の低減のため、接合深さ（表面から接合までの距離）が浅く、不純物濃度分布が急峻なソースエクステンション領域及びドレインエクステンション領域を形成することが求められている。
【０００４】
このようなソースエクステンション領域及びドレインエクステンション領域を形成する方法の一つとして、ゲルマニウムなどのイオン注入を行って半導体基板をアモルファス（非結晶）化した後、ボロン又はフッ化ボロン（BF２）のイオン注入を行った上で活性化を行う方法がある。
【０００５】
その際、加熱源として例えばハロゲンランプを用いた従来のアニール方法によって活性化を行う場合には、ソース領域及びドレイン領域と半導体基板との接合部分に流れるリーク電流を低減させるため、ゲルマニウムは、ボロンよりも半導体基板の深さ方向に浅く分布するように形成される。
【０００６】
ところで、接合深さが浅く、不純物濃度分布が急峻なソースエクステンション領域及びドレインエクステンション領域を形成するのに適したアニール方法として、例えばフラッシュランプアニールやレーザアニールを用いた、不純物の拡散を抑制するような活性化技術がある。
【０００７】
かかる不純物の拡散を抑制するような活性化技術においては、ゲルマニウムをボロンよりも浅く形成すると、ボロンが分布している領域全体がアモルファス（非結晶）化されずに、活性化率（活性化している割合）が小さくなり、このため寄生抵抗が非常に大きくなってpMOSFETの駆動能力が劣化するという問題が生じる（例えば特許文献１参照）。
【特許文献１】特開2002-329864号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、寄生抵抗を低減して駆動能力を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、
半導体基板の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたゲート電極側壁と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記ゲート電極側壁の下方にそれぞれ形成された第１のソース領域及び第１のドレイン領域と、
前記第１のソース領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のソース領域より接合深さが深い第２のソース領域、及び前記第１のドレイン領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のドレイン領域より接合深さが深い第２のドレイン領域と、
前記チャネル領域の両側に前記チャネル領域を挟むように、前記第１のソース領域及び第１のドレイン領域より深い領域まで形成された所定の半導体材料を不純物として含む層と
を備えることを特徴とする。
【００１０】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、アモルファス層を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記アモルファス層よりも浅い領域に第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする。
【００１１】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、前記第１のソース領域及び第１のドレイン領域より深い領域までアモルファス化されたアモルファス層を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置及びその製造方法によれば、半導体装置の寄生抵抗を低減して当該半導体装置の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
図１に、本発明の実施の形態による半導体装置が有するpMOSFET１０の構成を示し、図２に、当該pMOSFET１０のソースエクステンション領域７０B付近の詳細な構成を示す。このpMOSFET１０においては、半導体基板２０の表面部分に素子分離のための素子分離絶縁膜３０A及び３０Bが形成され、当該素子分離絶縁膜３０A及び３０Bにより分離された素子領域の中央部付近には、半導体基板２０表面上に形成されたゲート絶縁膜４０を介してゲート電極５０が形成されている。
【００１５】
このゲート電極５０の側面には、絶縁膜としてのゲート電極側壁５５Ａ及び５５Ｂが形成され、またゲート電極５０の下方に位置し、かつ半導体基板２０の表面付近には、電流が流れるチャネル領域６０が形成されている。
【００１６】
このチャネル領域６０の両端には、接合深さが浅く、不純物濃度分布が急峻なソースエクステンション領域７０B及びドレインエクステンション領域７０Aが形成され、その接合深さはデバイスの微細化に対応するため30[nm]以下、例えば10[nm]である。なお、このソースエクステンション領域７０Bは、例えば第１のソース領域に対応し、ドレインエクステンション領域７０Aは、例えば第１のドレイン領域に対応する。
【００１７】
ここで、pMOSFET１０においては、半導体基板２０をアモルファス化するためのゲルマニウム層８０B及び８０Aが、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aを形成するボロンよりも半導体基板２０の深さ方向奥深くにまで分布するように形成されている。なお、このゲルマニウム層８０B及び８０Aは、例えば所定の半導体材料を不純物として含む層に対応する。
【００１８】
ソースエクステンション領域７０Bと素子分離絶縁膜３０Bとの間には、接合深さが例えば80[nm]のソース領域９０Ｂが形成されると共に、ドレインエクステンション領域７０Aと素子分離絶縁膜３０Aとの間には、接合深さが例えば80[nm]のドレイン領域９０Aが形成されている。なお、このソース領域９０Ｂは、例えば第２のソース領域に対応し、ドレイン領域９０Ａは、例えば第２のドレイン領域に対応する。
【００１９】
さらにゲート電極５０の表面とソース領域９０Ｂ及びドレイン領域９０Ａの表面には、寄生抵抗を低減するためのシリサイド膜１００Ａ〜１００Ｃが形成され、また当該シリサイド膜１００Ａ〜１００Ｃの上面には、層間絶縁膜１１０が形成され、配線のためのコンタクトプラグ１２０が形成されている。
【００２０】
ここで図３に、比較例として、半導体基板２０をアモルファス化するためのゲルマニウム層２２０B及び２２０Aを、ソースエクステンション領域２１０B及びドレインエクステンション領域２１０Aを形成するボロンよりも浅く分布するように形成したpMOSFET２００の構成を示し、図４に、当該pMOSFET２００のソースエクステンション領域２１０B付近の詳細な構成を示す。
【００２１】
このpMOSFET２００では、ゲルマニウム層２２０B及び２２０Aがボロンよりも浅く形成されていることから、ボロンが形成されている領域全体がアモルファス化されずに、活性化率が小さくなる。このためpMOSFET２００では、寄生抵抗が大きくなって駆動能力が劣化するという問題が生じる。
【００２２】
これに対し本実施の形態によるpMOSFET１０によれば、ゲルマニウム層８０B及び８０Aがボロンよりも奥深くにまで形成されていることから、ボロンが分布している領域より深い領域までアモルファス化することができ、活性化率が高くなる。これによりpMOSFET１０では、寄生抵抗を低減して駆動能力を向上させることができる。なお、図１及び図２に示された要素と同一のものには同一の符号を付して説明を省略する。
【００２３】
次いで、本実施の形態によるpMOSFET１０の製造方法について図５〜図１７を用いて説明する。まず図５に示すように、半導体基板３００上に素子分離絶縁膜３１０A及び３１０Bを形成した後、ウエル領域及びチャネル領域を形成するためのイオン注入、並びに活性化のためのアニールを行う。そして図６に示すように、半導体基板３００の基板表面上に絶縁膜３２０を形成する。
【００２４】
図７に示すように、絶縁膜３２０上にポリシリコンをCVD(Chemical Vapor Deposition)法により堆積させることにより、ポリシリコン膜３３０を形成する。なお、この場合、絶縁膜３２０上にポリシリコンゲルマニウムを堆積させて、ポリシリコンゲルマニウム膜を形成しても良い。
【００２５】
図８に示すように、ポリシリコン膜３３０に、例えばボロン又はフッ化ボロン（BF２）の不純物をイオン注入する。
【００２６】
図９に示すように、フォトレジスト工程、反応性イオンエッチング（RIE:Reactive Ion Etching）工程などを実行することにより、ゲート絶縁膜３４０及びゲート電極３５０を形成する。
【００２７】
図１０に示すように、ゲート電極３５０をマスクとして、半導体基板３００の表面に対して斜め方向からヒ素（As）又はリン（P）の角度イオン注入を行った後、ゲート電極３５０に注入した不純物を活性化させることを目的として、当該不純物を拡散させるようなアニールを行う。
【００２８】
図１１に示すように、半導体基板３００の表面部分が十分にアモルファス化する程度のイオン注入条件を選択した上で、ゲルマニウムのイオン注入を行うことにより、ゲルマニウム層３６０B及び３６０Aを形成する。なお、この場合、ガリウムのイオン注入を行ってガリウム層を形成しても良い。
【００２９】
図１２に示すように、ボロン又はフッ化ボロン（BF２）のイオン注入を行った後、例えばフラッシュランプアニールやレーザアニールなどの不純物の拡散を抑制するような活性化を行うことにより、接合深さが浅く、不純物濃度分布が急峻なソースエクステンション領域３７０Ｂ及びドレインエクステンション領域３７０Ａを形成する。この際、ゲルマニウム層３６０Ｂ及び３６０Ａは結晶化する。なお、この場合、ボロンを例えば加速エネルギー1.0keV以下、ドーズ量5×1015 〜2×1015／cm2でイオン注入する。
【００３０】
図１３に示すように、成膜温度を例えば600℃以下として、シリコン酸化膜又はシリコン窒化膜などの絶縁膜を半導体基板３００の全面に成膜する。この絶縁膜にRIE工程を行うことにより、ゲート電極３５０の側面にゲート電極側壁３８０Ａ及び３８０Ｂを形成する。
【００３１】
図１４に示すように、ゲート電極３５０とゲート電極側壁３８０Ａ及び３８０Ｂをマスクとして、ボロンのイオン注入を行い、続いて例えばフラッシュランプアニールやレーザアニールなどの不純物（ボロン）の拡散を抑制するような活性化を行うことにより、ソース領域３９０Ｂ及びドレイン領域３９０Ａを形成する。なお、この場合、ボロンを例えば加速エネルギー1.5keV以上、ドーズ量1×1015 〜5×1015／cm2でイオン注入する。
【００３２】
図１５に示すように、ニッケル（Ni）、コバルト（Co）、鉛（Pb）などの金属膜をスパッタ法によって形成した後、アニールを行うことにより、ゲート電極３５０の表面並びにソース領域３９０Ｂ及びドレイン領域３９０Ａの表面部分に、寄生抵抗を低減するためのシリサイド膜４００Ａ〜４００Ｃを形成する。
【００３３】
図１６に示すように、層間絶縁膜４１０を形成し、当該層間絶縁膜４１０の表面をCMP（Chemical Mechanical Polishing）などによって平坦化する。この層間絶縁膜４１０に、図１７に示すようにコンタクトプラグ４２０を形成して配線工程を行うことにより、pMOSFET５００を形成する。
【００３４】
ここで、図１、図２に示された本実施の形態のpMOSFET１０における半導体基板２０の深さとゲルマニウム濃度及びボロン濃度との関係の一例を図１８に示す。ゲルマニウム濃度が、例えば１０１８cm−３である深さをαとし、ボロン濃度が同じ１０１８cm−３である深さをβ（βは30[nm]以下）とする。pMOSFET１０では、ゲルマニウム層８０B及び８０Aが、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aのボロンよりも深い領域にまで存在するため、α＞βという関係になる。
【００３５】
これに対して、図３、図４に示された比較例によるpMOSFET２００では、図１９に示すように、ゲルマニウム層２２０B及び２２０Aをソースエクステンション領域２１０B及びドレインエクステンション領域２１０Aのボロンよりも浅くなるように形成しており、α＜βという関係になる。
【００３６】
このように本実施の形態では、ゲルマニウム層８０B及び８０Aを、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aを形成する不純物（ボロン）よりも、半導体基板２０の深さ方向奥深くにまで分布するように形成することにより、半導体基板２０を、不純物が分布している領域より深い領域までアモルファス化することができる。
【００３７】
そして、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aとソース領域9０B及びドレイン領域９０Aに対して、不純物の拡散を抑制するような活性化を行うことにより、アモルファス化された領域の活性化率（活性化している割合）が高くなる。その結果、図３、図４に示されたpMOSFET２００のように、アモルファス化された領域が小さい場合と比較すると、ソースエクステンション領域７０Ｂ及びドレインエクステンション領域７０Aの寄生抵抗を低減することができる。
【００３８】
従って、本実施の形態によれば、pMOSFET１０の寄生抵抗を低減して当該pMOSFET１０の駆動能力を向上させることができる。
【００３９】
なお上述の実施の形態においては、図１１に示されたように、ゲルマニウムのイオン注入を行った後、図１２に示されたように、ボロンのイオン注入を行う場合について述べたが、本発明はこれに限らず、ボロンのイオン注入を行った後に、ゲルマニウムのイオン注入を行うようにしても良い。
【００４０】
すなわち、図２０に示すように、ボロンのイオン注入を行うことにより、ソースエクステンション領域６００B及びドレインエクステンション領域６００Aを形成する。次いで図２１に示すように、ゲルマニウムのイオン注入を行うことにより、ゲルマニウム層６１０B及び６１０Aを形成し、半導体基板３００をアモルファス化する。その後、例えばフラッシュランプアニールやレーザアニールなどの不純物の拡散を抑制するような活性化を行う。これ以降、図１３〜図１７と同様の工程を実行することによりpMOSFETを形成する。
【００４１】
また上述の実施の形態は一例であって、本発明を限定するものではない。例えば上述したイオン注入条件は一例であって、他の種々のイオン注入条件を適用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態によるpMOSFETの構成を示す断面図である。
【図２】同pMOSFETのソースエクステンション領域付近を拡大して示す断面図である。
【図３】比較例として、ゲルマニウムがボロンよりも浅くなるように形成したpMOSFETの構成を示す断面図である。
【図４】同pMOSFETのソースエクステンション領域付近を拡大して示す断面図である。
【図５】本発明の実施の形態によるpMOSFETを製造する製造工程の一部を示す断面図である。
【図６】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図７】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図８】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図９】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１０】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１１】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１２】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１３】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１４】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１５】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１６】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１７】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１８】本発明の実施の形態によるゲルマニウム及びボロンの基板深さ方向の不純物分布を示す説明図である。
【図１９】比較例として、ゲルマニウムがボロンよりも浅くなるように形成した場合における、ゲルマニウム及びボロンの基板深さ方向の不純物分布を示す説明図である。
【図２０】本発明の他の実施の形態によるpMOSFETを製造する製造工程の一部を示す断面図である。
【図２１】同pMOSFETを製造する製造工程の一部を示す断面図である。
【符号の説明】
【００４３】
１０、５００ pMOSFET
２０、３００ 半導体基板
５０、３５０ ゲート電極
６０ チャネル領域
７０、３７０ ソースエクステンション領域、ドレインエクステンション領域
８０、３６０ ゲルマニウム層
９０、３９０ ソース領域、ドレイン領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、MOSトランジスタ、特にPチャネル型MOSトランジスタ（以下、これをpMOSFETと呼ぶ）においては、デバイスの微細化に伴って、短チャネル効果（ゲート長が短くなることに応じてソース領域及びドレイン領域間の距離が小さくなり、ゲート電極を閉じていてもソース領域及びドレイン領域間でリーク電流が流れる現象）の問題や寄生抵抗が増大するという問題が生じている。
【０００３】
これにより、pMOSFETにおいては、かかる短チャネル効果の改善及び寄生抵抗の低減のため、接合深さ（表面から接合までの距離）が浅く、不純物濃度分布が急峻なソースエクステンション領域及びドレインエクステンション領域を形成することが求められている。
【０００４】
このようなソースエクステンション領域及びドレインエクステンション領域を形成する方法の一つとして、ゲルマニウムなどのイオン注入を行って半導体基板をアモルファス（非結晶）化した後、ボロン又はフッ化ボロン（BF２）のイオン注入を行った上で活性化を行う方法がある。
【０００５】
その際、加熱源として例えばハロゲンランプを用いた従来のアニール方法によって活性化を行う場合には、ソース領域及びドレイン領域と半導体基板との接合部分に流れるリーク電流を低減させるため、ゲルマニウムは、ボロンよりも半導体基板の深さ方向に浅く分布するように形成される。
【０００６】
ところで、接合深さが浅く、不純物濃度分布が急峻なソースエクステンション領域及びドレインエクステンション領域を形成するのに適したアニール方法として、例えばフラッシュランプアニールやレーザアニールを用いた、不純物の拡散を抑制するような活性化技術がある。
【０００７】
かかる不純物の拡散を抑制するような活性化技術においては、ゲルマニウムをボロンよりも浅く形成すると、ボロンが分布している領域全体がアモルファス（非結晶）化されずに、活性化率（活性化している割合）が小さくなり、このため寄生抵抗が非常に大きくなってpMOSFETの駆動能力が劣化するという問題が生じる（例えば特許文献１参照）。
【特許文献１】特開2002-329864号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、寄生抵抗を低減して駆動能力を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、
半導体基板の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたゲート電極側壁と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記ゲート電極側壁の下方にそれぞれ形成された第１のソース領域及び第１のドレイン領域と、
前記第１のソース領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のソース領域より接合深さが深い第２のソース領域、及び前記第１のドレイン領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のドレイン領域より接合深さが深い第２のドレイン領域と、
前記チャネル領域の両側に前記チャネル領域を挟むように、前記第１のソース領域及び第１のドレイン領域より深い領域まで形成された所定の半導体材料を不純物として含む層と
を備えることを特徴とする。
【００１０】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、アモルファス層を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記アモルファス層よりも浅い領域に第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする。
【００１１】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、前記第１のソース領域及び第１のドレイン領域より深い領域までアモルファス化されたアモルファス層を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置及びその製造方法によれば、半導体装置の寄生抵抗を低減して当該半導体装置の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
図１に、本発明の実施の形態による半導体装置が有するpMOSFET１０の構成を示し、図２に、当該pMOSFET１０のソースエクステンション領域７０B付近の詳細な構成を示す。このpMOSFET１０においては、半導体基板２０の表面部分に素子分離のための素子分離絶縁膜３０A及び３０Bが形成され、当該素子分離絶縁膜３０A及び３０Bにより分離された素子領域の中央部付近には、半導体基板２０表面上に形成されたゲート絶縁膜４０を介してゲート電極５０が形成されている。
【００１５】
このゲート電極５０の側面には、絶縁膜としてのゲート電極側壁５５Ａ及び５５Ｂが形成され、またゲート電極５０の下方に位置し、かつ半導体基板２０の表面付近には、電流が流れるチャネル領域６０が形成されている。
【００１６】
このチャネル領域６０の両端には、接合深さが浅く、不純物濃度分布が急峻なソースエクステンション領域７０B及びドレインエクステンション領域７０Aが形成され、その接合深さはデバイスの微細化に対応するため30[nm]以下、例えば10[nm]である。なお、このソースエクステンション領域７０Bは、例えば第１のソース領域に対応し、ドレインエクステンション領域７０Aは、例えば第１のドレイン領域に対応する。
【００１７】
ここで、pMOSFET１０においては、半導体基板２０をアモルファス化するためのゲルマニウム層８０B及び８０Aが、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aを形成するボロンよりも半導体基板２０の深さ方向奥深くにまで分布するように形成されている。なお、このゲルマニウム層８０B及び８０Aは、例えば所定の半導体材料を不純物として含む層に対応する。
【００１８】
ソースエクステンション領域７０Bと素子分離絶縁膜３０Bとの間には、接合深さが例えば80[nm]のソース領域９０Ｂが形成されると共に、ドレインエクステンション領域７０Aと素子分離絶縁膜３０Aとの間には、接合深さが例えば80[nm]のドレイン領域９０Aが形成されている。なお、このソース領域９０Ｂは、例えば第２のソース領域に対応し、ドレイン領域９０Ａは、例えば第２のドレイン領域に対応する。
【００１９】
さらにゲート電極５０の表面とソース領域９０Ｂ及びドレイン領域９０Ａの表面には、寄生抵抗を低減するためのシリサイド膜１００Ａ〜１００Ｃが形成され、また当該シリサイド膜１００Ａ〜１００Ｃの上面には、層間絶縁膜１１０が形成され、配線のためのコンタクトプラグ１２０が形成されている。
【００２０】
ここで図３に、比較例として、半導体基板２０をアモルファス化するためのゲルマニウム層２２０B及び２２０Aを、ソースエクステンション領域２１０B及びドレインエクステンション領域２１０Aを形成するボロンよりも浅く分布するように形成したpMOSFET２００の構成を示し、図４に、当該pMOSFET２００のソースエクステンション領域２１０B付近の詳細な構成を示す。
【００２１】
このpMOSFET２００では、ゲルマニウム層２２０B及び２２０Aがボロンよりも浅く形成されていることから、ボロンが形成されている領域全体がアモルファス化されずに、活性化率が小さくなる。このためpMOSFET２００では、寄生抵抗が大きくなって駆動能力が劣化するという問題が生じる。
【００２２】
これに対し本実施の形態によるpMOSFET１０によれば、ゲルマニウム層８０B及び８０Aがボロンよりも奥深くにまで形成されていることから、ボロンが分布している領域より深い領域までアモルファス化することができ、活性化率が高くなる。これによりpMOSFET１０では、寄生抵抗を低減して駆動能力を向上させることができる。なお、図１及び図２に示された要素と同一のものには同一の符号を付して説明を省略する。
【００２３】
次いで、本実施の形態によるpMOSFET１０の製造方法について図５〜図１７を用いて説明する。まず図５に示すように、半導体基板３００上に素子分離絶縁膜３１０A及び３１０Bを形成した後、ウエル領域及びチャネル領域を形成するためのイオン注入、並びに活性化のためのアニールを行う。そして図６に示すように、半導体基板３００の基板表面上に絶縁膜３２０を形成する。
【００２４】
図７に示すように、絶縁膜３２０上にポリシリコンをCVD(Chemical Vapor Deposition)法により堆積させることにより、ポリシリコン膜３３０を形成する。なお、この場合、絶縁膜３２０上にポリシリコンゲルマニウムを堆積させて、ポリシリコンゲルマニウム膜を形成しても良い。
【００２５】
図８に示すように、ポリシリコン膜３３０に、例えばボロン又はフッ化ボロン（BF２）の不純物をイオン注入する。
【００２６】
図９に示すように、フォトレジスト工程、反応性イオンエッチング（RIE:Reactive Ion Etching）工程などを実行することにより、ゲート絶縁膜３４０及びゲート電極３５０を形成する。
【００２７】
図１０に示すように、ゲート電極３５０をマスクとして、半導体基板３００の表面に対して斜め方向からヒ素（As）又はリン（P）の角度イオン注入を行った後、ゲート電極３５０に注入した不純物を活性化させることを目的として、当該不純物を拡散させるようなアニールを行う。
【００２８】
図１１に示すように、半導体基板３００の表面部分が十分にアモルファス化する程度のイオン注入条件を選択した上で、ゲルマニウムのイオン注入を行うことにより、ゲルマニウム層３６０B及び３６０Aを形成する。なお、この場合、ガリウムのイオン注入を行ってガリウム層を形成しても良い。
【００２９】
図１２に示すように、ボロン又はフッ化ボロン（BF２）のイオン注入を行った後、例えばフラッシュランプアニールやレーザアニールなどの不純物の拡散を抑制するような活性化を行うことにより、接合深さが浅く、不純物濃度分布が急峻なソースエクステンション領域３７０Ｂ及びドレインエクステンション領域３７０Ａを形成する。この際、ゲルマニウム層３６０Ｂ及び３６０Ａは結晶化する。なお、この場合、ボロンを例えば加速エネルギー1.0keV以下、ドーズ量5×1015 〜2×1015／cm2でイオン注入する。
【００３０】
図１３に示すように、成膜温度を例えば600℃以下として、シリコン酸化膜又はシリコン窒化膜などの絶縁膜を半導体基板３００の全面に成膜する。この絶縁膜にRIE工程を行うことにより、ゲート電極３５０の側面にゲート電極側壁３８０Ａ及び３８０Ｂを形成する。
【００３１】
図１４に示すように、ゲート電極３５０とゲート電極側壁３８０Ａ及び３８０Ｂをマスクとして、ボロンのイオン注入を行い、続いて例えばフラッシュランプアニールやレーザアニールなどの不純物（ボロン）の拡散を抑制するような活性化を行うことにより、ソース領域３９０Ｂ及びドレイン領域３９０Ａを形成する。なお、この場合、ボロンを例えば加速エネルギー1.5keV以上、ドーズ量1×1015 〜5×1015／cm2でイオン注入する。
【００３２】
図１５に示すように、ニッケル（Ni）、コバルト（Co）、鉛（Pb）などの金属膜をスパッタ法によって形成した後、アニールを行うことにより、ゲート電極３５０の表面並びにソース領域３９０Ｂ及びドレイン領域３９０Ａの表面部分に、寄生抵抗を低減するためのシリサイド膜４００Ａ〜４００Ｃを形成する。
【００３３】
図１６に示すように、層間絶縁膜４１０を形成し、当該層間絶縁膜４１０の表面をCMP（Chemical Mechanical Polishing）などによって平坦化する。この層間絶縁膜４１０に、図１７に示すようにコンタクトプラグ４２０を形成して配線工程を行うことにより、pMOSFET５００を形成する。
【００３４】
ここで、図１、図２に示された本実施の形態のpMOSFET１０における半導体基板２０の深さとゲルマニウム濃度及びボロン濃度との関係の一例を図１８に示す。ゲルマニウム濃度が、例えば１０１８cm−３である深さをαとし、ボロン濃度が同じ１０１８cm−３である深さをβ（βは30[nm]以下）とする。pMOSFET１０では、ゲルマニウム層８０B及び８０Aが、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aのボロンよりも深い領域にまで存在するため、α＞βという関係になる。
【００３５】
これに対して、図３、図４に示された比較例によるpMOSFET２００では、図１９に示すように、ゲルマニウム層２２０B及び２２０Aをソースエクステンション領域２１０B及びドレインエクステンション領域２１０Aのボロンよりも浅くなるように形成しており、α＜βという関係になる。
【００３６】
このように本実施の形態では、ゲルマニウム層８０B及び８０Aを、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aを形成する不純物（ボロン）よりも、半導体基板２０の深さ方向奥深くにまで分布するように形成することにより、半導体基板２０を、不純物が分布している領域より深い領域までアモルファス化することができる。
【００３７】
そして、ソースエクステンション領域７０B及びドレインエクステンション領域７０Aとソース領域9０B及びドレイン領域９０Aに対して、不純物の拡散を抑制するような活性化を行うことにより、アモルファス化された領域の活性化率（活性化している割合）が高くなる。その結果、図３、図４に示されたpMOSFET２００のように、アモルファス化された領域が小さい場合と比較すると、ソースエクステンション領域７０Ｂ及びドレインエクステンション領域７０Aの寄生抵抗を低減することができる。
【００３８】
従って、本実施の形態によれば、pMOSFET１０の寄生抵抗を低減して当該pMOSFET１０の駆動能力を向上させることができる。
【００３９】
なお上述の実施の形態においては、図１１に示されたように、ゲルマニウムのイオン注入を行った後、図１２に示されたように、ボロンのイオン注入を行う場合について述べたが、本発明はこれに限らず、ボロンのイオン注入を行った後に、ゲルマニウムのイオン注入を行うようにしても良い。
【００４０】
すなわち、図２０に示すように、ボロンのイオン注入を行うことにより、ソースエクステンション領域６００B及びドレインエクステンション領域６００Aを形成する。次いで図２１に示すように、ゲルマニウムのイオン注入を行うことにより、ゲルマニウム層６１０B及び６１０Aを形成し、半導体基板３００をアモルファス化する。その後、例えばフラッシュランプアニールやレーザアニールなどの不純物の拡散を抑制するような活性化を行う。これ以降、図１３〜図１７と同様の工程を実行することによりpMOSFETを形成する。
【００４１】
また上述の実施の形態は一例であって、本発明を限定するものではない。例えば上述したイオン注入条件は一例であって、他の種々のイオン注入条件を適用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態によるpMOSFETの構成を示す断面図である。
【図２】同pMOSFETのソースエクステンション領域付近を拡大して示す断面図である。
【図３】比較例として、ゲルマニウムがボロンよりも浅くなるように形成したpMOSFETの構成を示す断面図である。
【図４】同pMOSFETのソースエクステンション領域付近を拡大して示す断面図である。
【図５】本発明の実施の形態によるpMOSFETを製造する製造工程の一部を示す断面図である。
【図６】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図７】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図８】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図９】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１０】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１１】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１２】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１３】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１４】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１５】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１６】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１７】同pMOSFETを製造する製造工程の一部を示す断面図である。
【図１８】本発明の実施の形態によるゲルマニウム及びボロンの基板深さ方向の不純物分布を示す説明図である。
【図１９】比較例として、ゲルマニウムがボロンよりも浅くなるように形成した場合における、ゲルマニウム及びボロンの基板深さ方向の不純物分布を示す説明図である。
【図２０】本発明の他の実施の形態によるpMOSFETを製造する製造工程の一部を示す断面図である。
【図２１】同pMOSFETを製造する製造工程の一部を示す断面図である。
【符号の説明】
【００４３】
１０、５００ pMOSFET
２０、３００ 半導体基板
５０、３５０ ゲート電極
６０ チャネル領域
７０、３７０ ソースエクステンション領域、ドレインエクステンション領域
８０、３６０ ゲルマニウム層
９０、３９０ ソース領域、ドレイン領域
【特許請求の範囲】
【請求項１】
半導体基板の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたゲート電極側壁と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記ゲート電極側壁の下方にそれぞれ形成された第１のソース領域及び第１のドレイン領域と、
前記第１のソース領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のソース領域より接合深さが深い第２のソース領域、及び前記第１のドレイン領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のドレイン領域より接合深さが深い第２のドレイン領域と、
前記チャネル領域の両側に前記チャネル領域を挟むように、前記第１のソース領域及び第１のドレイン領域より深い領域まで形成された所定の半導体材料を不純物として含む層と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１のソース領域及び第１のドレイン領域は、接合深さが30[nm]以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、アモルファス層を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記アモルファス層よりも浅い領域に第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、前記第１のソース領域及び第１のドレイン領域より深い領域までアモルファス化されたアモルファス層を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のソース領域及び第１のドレイン領域を形成するステップ、並びに前記第２のソース領域及び第２のドレイン領域を形成するステップでは、イオン注入を行った後、不純物の拡散を抑制するような活性化を行うことにより、前記第１のソース領域及び第１のドレイン領域並びに前記第２のソース領域及び第２のドレイン領域を形成することを特徴とする請求項３又は４記載の半導体装置の製造方法。
【請求項１】
半導体基板の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたゲート電極側壁と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記ゲート電極側壁の下方にそれぞれ形成された第１のソース領域及び第１のドレイン領域と、
前記第１のソース領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のソース領域より接合深さが深い第２のソース領域、及び前記第１のドレイン領域における前記チャネル領域側と反対側に隣接するように形成された、前記第１のドレイン領域より接合深さが深い第２のドレイン領域と、
前記チャネル領域の両側に前記チャネル領域を挟むように、前記第１のソース領域及び第１のドレイン領域より深い領域まで形成された所定の半導体材料を不純物として含む層と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１のソース領域及び第１のドレイン領域は、接合深さが30[nm]以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、アモルファス層を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記アモルファス層よりも浅い領域に第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして所定の不純物を前記半導体基板の表面部分にイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成するステップと、
前記ゲート電極をマスクとして所定の半導体材料を前記半導体基板の表面部分に注入してアモルファス化することにより、前記第１のソース領域及び第１のドレイン領域より深い領域までアモルファス化されたアモルファス層を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記半導体基板の表面部分にイオン注入することにより、前記第１のソース領域及び第１のドレイン領域より接合深さが深い第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のソース領域及び第１のドレイン領域を形成するステップ、並びに前記第２のソース領域及び第２のドレイン領域を形成するステップでは、イオン注入を行った後、不純物の拡散を抑制するような活性化を行うことにより、前記第１のソース領域及び第１のドレイン領域並びに前記第２のソース領域及び第２のドレイン領域を形成することを特徴とする請求項３又は４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−１３２８４（Ｐ２００６−１３２８４Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１９０８４７（Ｐ２００４−１９０８４７）
【出願日】平成１６年６月２９日（２００４．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２９日（２００４．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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