半導体装置
【課題】 原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置を提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層(3)とを具備するMISトランジスタを含む半導体装置である。前記シリサイド層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層(5)を有することを特徴とする。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層(3)とを具備するMISトランジスタを含む半導体装置である。前記シリサイド層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層(5)を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するCMOSデバイスに関する。
【背景技術】
【0002】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つであり、集積回路の高機能化には、その構成要素であるCMOSデバイスの高性能化が必要である。素子の性能は、基本的には比例縮小則により高められてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、および素子そのものの動作が困難な状況にある。
【0003】
ソース・ドレイン領域における課題として、拡散層の極浅化に伴ない、シリサイド/Si界面ラフネスに起因し電界集中が起こることにより増大する接合リーク電流を低減する必要がある。また、同時にソース・ドレイン領域のシート抵抗を低減しなければならない。これを達成するために、シリサイド形成前にSiをプレアモルファス化して、界面ラフネスを改善する方法が提案されている(例えば、特許文献1参照。)。また、遷移金属シリサイドの複合膜を形成することで、低抵抗化を図ることが提案されている(例えば、特許文献2参照)。いずれの場合も、依然としてシリサイド/Si界面に数〜数十nmオーダーのラフネスが存在する。
【0004】
国際半導体ロードマップにおける32nm技術世代のデバイスでは、シリサイドの比抵抗は依然とし15Ω・cm2以下の低抵抗であることが要求されており、原子レベルで平坦な界面を有し、かつ低抵抗率を備えた電極シリサイド材料、およびその構造は未だ見出されていない。
【特許文献1】特開2002−368008号公報
【特許文献2】特開平7−235607号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層とを具備し、前記シリサイド層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする。
【0007】
本発明の他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板のソース・ドレイン領域上に形成されたコンタクト層とを具備し、前記コンタクト層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする。
【0008】
本発明のさらに他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第1の界面層を介して形成されたシリサイド層を有するn型MISトランジスタと、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第2の界面層を介して形成されたシリサイド層を有するp型MISトランジスタとを具備し、
前記n型MISトランジスタにおける前記第1の界面層は、Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドを含み、前記p型MISトランジスタにおける前記第2の界面層は、前記n型MISトランジスタにおける前記第1の界面層と同一のシリサイドを含むことを特徴とする。
【発明の効果】
【0009】
本発明によれば、原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明の実施形態を説明する。
【0011】
(実施形態1)
図1は、本実施形態に係る半導体装置の断面図である。
【0012】
p型シリコン基板上には、シリコン熱酸化膜からなるゲート絶縁膜1を介して、ゲート電極が形成されている。ゲート絶縁膜1の膜厚は、2nm以下が望ましい。ゲート電極は、リンが高濃度にドーピングされた多結晶シリコン層2、ErSi1.7層5、およびNiSi層3が順次積層された構造である。図示するように、ゲート絶縁膜およびゲート電極の側面には、シリコン酸化膜からなるゲート側壁4が30nm程度の膜厚で設けられる。p型シリコン基板には、ゲート絶縁膜1を挟んで、n型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。
【0013】
こうした不純物領域の上には、シリサイド層が形成されており、このシリサイド層は基板との界面にErSi1.7層5からなる界面層を有する。ErSi1.7層5とp型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられている。ここでは、ErSi1.7層5の膜厚は2nm程度とし、NiSi層3の膜厚は8nm程度とした。こうして、p型シリコン基板上にn型MOSトランジスタが構成される。
【0014】
ゲート電極を構成する多結晶シリコン層2には、不純物として砒素をドーピングしてもよい。また、ゲート電極は、その全てを金属材料、金属窒化物、金属シリサイドまたは金属ジャーマノシリサイドで置き換えることもできる。各デバイスの技術世代に必要とされる閾値電圧に適合するよう、ゲート電極材料を選べばよい。
【0015】
また、ゲート絶縁膜1としては、シリコン酸化膜よりも誘電率が高い絶縁膜材料(高誘電体絶縁膜)を用いることもできる。例えば、Si3N4,Al2O3,Ta2O5,TiO2,La2O5,CeO2,ZrO2,HfO2,SrTiO3,およびPr2O3等が挙げられる。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効に用いられ、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して用いればよい。
【0016】
ここで、Si(100)基板上に堆積されたシリサイド層の界面の電子顕微鏡写真を、図2に示す。図2(a)は、従来のNiSiの場合であり、図2(b)は、ErSi1.7のTEM写真である。NiSiは、NiをSi(100)基板上に堆積し、400℃熱処理を行なうことにより形成した。一方、ErSi1.7は、ErをSi(100)基板上に蒸着し、700℃熱処理を行なうことにより形成した。特性X線分析により、ErSi1.7層の組成はErSi1.7であることが確認された。
【0017】
ErSi1.7は多結晶構造を成しているものの、Si基板に対し強く配向し、Siとの界面は原子レベルで平坦である。ErSi1.7は六方晶のAlB2型の構造であり、Si(111)面との格子不整合が非常に小さいがゆえ、Si(111)基板上にエピタキシャル成長して、原子レベルで平坦な界面を形成することができる。Si(100)基板の場合には、格子不整合がある程度大きいことからErSi1.7はエピタキシャル成長しない。しかしながら、ErSi1.7が多結晶になることによって、その格子不整合が緩和されて、原子レベルで平坦な界面を有する多結晶を形成する。
【0018】
したがって、ErSi1.7は、Si(100)基板およびSi(111)基板のいずれの上においても、原子レベルで平坦なErSi1.7/Si界面を形成することができる。図2(b)に示されるように、ErSi1.7/Si界面の表面平坦性は5nm以下である。これに対して、NiSiが形成された場合には、図2(a)に示されるように界面ラフネスは10nmにも及んでいる。
【0019】
図3には、NiSiおよびErSi1.7/Siショットキーダイオードの逆方向リーク電流を示す。ErSi1.7のリーク電流は、NiSiに比べて著しく小さいことから、図2で示したErSi1.7界面の平坦性が電気的にも確認された。MOSFETにおいては、拡散層/Si基板接合界面はシリサイド/Si(拡散層)の直下に形成されるため、上部のシリサイド/Si(拡散層)界面が平坦であれば、当然ながら、シリサイド起因の拡散層/Si基板接合リーク電流は小さい。
【0020】
本実施形態においては、NiSiと拡散層との間にErSi1.7層を挿入して、NiSi/ErSi1.7積層シリサイド構造が形成される。これによって、原子レベルで平坦なシリサイド/Si界面が形成でき接合リーク電流を抑えることができた。また、ErSi1.7は、電子に対するショットキー障壁高さが0.24eV程度であり、C54−TiSi2やCoSi2、NiSi、あるいはPd2Siに比べて障壁高さが低い。このため、チャネル抵抗に対して直列抵抗成分であるコンタクト抵抗が低減される。その結果、高速で動作可能な消費電力の少ないトランジスタが得られる。
【0021】
本実施形態では、挿入するシリサイドとしてErSi1.7を用いたが、これに限定されるものではない。電子に対するショットキー障壁高さが低く、ErSi1.7と同様の結晶構造(六方晶、AlB2型)を有し、かつSi(111)基板にエピタキシャル成長する任意の金属のシリサイドを界面層として用いることができる。具体的には、Gd,Tb,Dy,Ho,Er,Tm,Yb,およびLuのシリサイドが挙げられ、これらを用いた場合も同様の効果が得られる。
【0022】
図4乃至図6には、図1で示した半導体装置の製造方法を示す。
【0023】
まず、p型シリコン基板表面を熱酸化して、シリコン熱酸化膜からなるゲート絶縁膜1を形成する。その上に、多結晶シリコン層をCVD法により形成して、リソグラフィーにより加工する。リンのイオン注入によりn型MOSトランジスタのソース/ドレイン領域を形成し、ゲート電極とソース・ドレイン領域との絶縁のための側壁4を形成して、図4に示す構造を得る。次いで、図5に示すように、Er膜7(膜厚1nm)およびNi膜6(膜厚4nm)を全面に順次蒸着する。
【0024】
さらに、450℃で熱処理を行なって、多結晶シリコン層2およびソース・ドレインの上部のEr膜7およびNi膜6をシリサイド化する。ゲート側壁4上の未反応のErおよびNiを、硫酸と過酸化水素水との混合液により選択的に除去することによって、図6に示す構造が得られる。
【0025】
ここでは、Er膜7およびNi膜6の膜厚は、それぞれ1nmおよび4nmとしたが、これに限定されるものではない。最終的に形成されるシリサイド層の膜厚を考慮して、各金属膜の膜厚を適宜決定することができる。具体的には、界面層としてのErシリサイド(ErSi1.7)層5の膜厚が1〜5nm程度となるように、Er膜7の膜厚を選択することが望まれる。ErSi1.7層5の膜厚が薄すぎる場合には、基板との界面の平坦性を確保することが困難となる。一方、厚すぎる場合には、高抵抗なErSi1.7によりトランジスタの高速動作が阻害されるおそれがある。ErSi1.7層5の膜厚は、その上に形成されるNiSi膜3との合計膜厚の20nm程度に留めておくことが望ましい。
【0026】
Niシリサイドは、主としてNiが拡散種となって、Si基板中に拡散していくことによって形成される。上述した例では、ErがNiの拡散バリアとなってNiの拡散は抑制される。一方、Er/Siの反応では、主にSiがEr中に拡散する。よってNi/Er積層に蒸着した場合のシリサイド化においては、Siが主な拡散種となりErSi1.7とNiSiの積層構造となる。
【0027】
(実施形態2)
図7は、本実施形態に係る半導体装置の断面図である。
【0028】
図示する半導体装置は、ゲート側壁4の厚さが5nm程度と薄く、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図1の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインn型MOSトランジスタである。
【0029】
このシリサイド層は、基板との界面にErSi1.7層5からなる界面層を有しており、ErSi1.7層5とp型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられる。ショットキーMOSトランジスタの場合には、高濃度不純物領域を介さずにチャネル領域とシリサイドが直接接する。このため、通常のMOSトランジスタと比較して、シリサイド/Si界面形状に対してトランジスタ特性が極めて敏感に反応してしまう。本実施形態においては、ErSi1.7とSiとの界面を原子レベルで平坦に制御できることから、このようなシリサイド/Si界面形状のばらつきの影響を抑えることが可能である。
【0030】
ショットキートランジスタでは、低抵抗なNiSiなどのシリサイドをソース・ドレイン電極材料として用いた場合、素子の動作時にもソース端に大きなショットキー障壁が残る。このため、拡散層を有する通常のMOSトランジスタほど駆動電流を確保することができない。本実施形態では、電子に対するショットキー障壁が0.24eVと低いErSi1.7をSiとの界面層として有しているため、通常の拡散層を有したMOSトランジスタと同程度の駆動電流を得ることができる。しかも、界面層の上部には低抵抗シリサイドが設けられた積層構造である。その結果、Erシリサイドなどの希土類金属を用いることによる比抵抗上昇は抑制されて、寄生抵抗を小さくすることができ、トランジスタの低消費電力高速動作が可能となった。
【0031】
(実施形態3)
図8は、本実施形態に係る半導体装置の断面図である。
【0032】
n型シリコン基板上には、シリコン熱酸化膜からなるゲート絶縁膜1を介して、ゲート電極が形成されている。ゲート絶縁膜1の膜厚は、2nm以下が望ましい。ゲート電極は、ボロンを高濃度にドーピングした多結晶シリコン9、PtSi膜5、およびNiSi膜3が順次積層された構造である。図示するように、ゲート絶縁膜およびゲート電極の側面には、シリコン酸化膜からなるゲート側壁4が30nm程度の膜厚で設けられる。n型シリコン基板中には、ゲート絶縁層を挟むように、p型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。
【0033】
こうした不純物領域の上にはシリサイド層が形成されており、このシリサイド層は基板との界面にPtSi層8からなる界面層を有する。PtSi層8とn型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられている。PtSi層5の膜厚は2〜3nm程度が好ましく、NiSi層3n膜厚は10nm程度が望ましい。こうして、n型シリコン基板上にp型MOSトランジスタが構成される。
【0034】
PtSiは、Si(100)面に対してエピタキシャル成長し、NiSiよりも熱的に安定であり高温熱処理による凝集などの現象も起こりにくい。これは、NiSiの融点が990℃程度であるのに対して、PtSiの融点が1230℃程度と高いことによる。その結果、PtSi/Si界面は、2〜5nmの界面ラフネスは有するが、NiSiに比較して平坦な界面を形成することができ、シリサイド/Si界面の凹凸に起因した接合リーク電流が抑えられる。
【0035】
PtSiの比抵抗は約35nmと比較的大きいが、上層に設けた低抵抗なNiSi層により、前述の実施形態1のErSi1.7の場合と同様に、抵抗を上昇を抑制することができる。また、PtSiは、正孔に対するショットキー障壁高さが約0.2eV程度であり、C54−TiSi2やCoSi2、あるいはNiSiに比べて障壁高さが低い。このため、コンタクト抵抗が低減されて、消費電力が低減され高速動作が可能なP型MOSトランジスタが得られる。
【0036】
図9乃至図11は、図8で示した半導体装置の製造方法を示す。
【0037】
まず、n型シリコン基板表面を熱酸化して、シリコン熱酸化膜からなるゲート絶縁膜1を形成する。その上に、多結晶シリコン層をCVD法により形成して、リソグラフィーにより加工する。ボロンのイオン注入によりp型MOSトランジスタのソース/ドレイン領域を形成し、ゲート電極とソース・ドレイン領域との絶縁のための側壁4を形成して、図9に示す構造を得る。次いで、図10に示すように、Pt膜10(膜厚1nm)およびNi膜6(膜厚4nm)を全面に順次蒸着する。
【0038】
さらに、450℃で熱処理を行なって、多結晶シリコン層9およびソース・ドレインの上部のPt膜10およびNi膜6をシリサイド化する。ゲート側壁4上の未反応のPtおよびNiを、硫酸と王水により選択的に除去することによって、図11に示す構造が得られる。
【0039】
ここでは、Pt膜10およびNi膜6の膜厚は、それぞれ1nmおよび4nmとしたが、これに限定されるものではない。最終的に形成されるシリサイド層の膜厚を考慮して、各金属膜の膜厚を適宜決定することができる。具体的には、界面層としてのPtSi層8の膜厚が1〜5nm程度となるように、Pt膜10の膜厚を選択することが望まれる。PtSi層8の膜厚が薄すぎる場合には、基板との界面の平坦性を確保することが困難となる。一方、厚すぎる場合には、高抵抗なPtSiによりトランジスタの高速動作が阻害されるおそれがある。PtSi層8の膜厚は、その上に形成されるNiSi膜3との合計膜厚の20nm程度に留めておくことが望ましい。
【0040】
(実施形態4)
図12は、本実施形態に係る半導体装置の断面図である。
【0041】
図示する半導体装置は、ゲート側壁4の厚さが5nm程度と薄く、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図8の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインP型MOSトランジスタである。
【0042】
このシリサイド層は、基板との界面にPtSi層8からなる界面層を有しており、PtSi層8とn型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられる。本実施形態においては、実施形態2の場合と同様に、NiSiに比較して界面ラフネスが小さいPtSiを設けることによって、シリサイド/Si界面形状のばらつきを抑制することが可能である。しかも、PtSiは正孔に対する障壁高さが0.2eV程度と低く、その上部には低抵抗シリサイドが設けられた積層構造である。その結果、実施形態2のN型MOSトランジスタの場合と同様に、駆動電流が確保されて寄生抵抗は低減される。こうして、消費電力が少なく、高速動作が可能なトランジスタが得られる。
【0043】
(実施形態5)
図13は、本実施形態にかかる半導体装置の断面図である。
【0044】
p型シリコン基板には、トランジスタが形成されており、そのゲート電極の構造は実施形態3の場合と同様である。ゲート側壁4は5nm程度の厚さが望ましく、ゲート電極の上部は、シリコン窒化膜4で覆われている。さらに、ソース領域およびドレイン領域の高濃度不純物領域は存在せず、シリサイド積層構造に置き換えられたショットキー・ソース・ドレインn型MOSトランジスタの構造である。
【0045】
このシリサイド層は、基板との界面にErSi1.7層5からなる界面層を有しており、ErSi1.7層5とp型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはCu層12が設けられる。
【0046】
本実施形態は、実施形態1と同様に、界面ラフネスが原子レベルで制御可能であるErSi1.7を用いることによって、シリサイド/Si界面形状のばらつきを抑制することが可能である。すでに説明したように、界面層としてのErSi1.7は正孔に対する障壁高さが、約0.2eV程度と低い。こうした界面層の上部には、シリサイドよりも低抵抗なCuが設けられた積層構造であることから駆動電流を確保することができる。その結果、寄生抵抗を低減することができるため、低消費電力で高速にトランジスタを動作させることが可能となる。
【0047】
なお、n型MOSに限らずp型MOSの場合も、同様の効果が得られる。この場合にはErSi1.7をPtSiに置き換えることで、コンタクト抵抗率も同時に低減されるといった効果が得られる。また、界面層の上層には、Alなどの比抵抗が20Ω.cm以下の低抵抗な金属、あるいはその窒化物などを用いることもでき、いずれの場合も同様の効果が得られる。
【0048】
図14乃至図16には、図13の半導体装置の製造方法を示す。
まず、p型シリコン基板に素子分離をシャロー・トレンチ法で形成し、表面を熱酸化してシリコン熱酸化膜からなるゲート絶縁膜1を形成する。その後、多結晶シリコン層をCVDにより形成して、リソグラフィーにより加工する。次に、ゲート電極とソース・ドレイン領域との絶縁のための側壁4を形成して、図14に示す構造を得る。
【0049】
全面にSiO2からなる層間絶縁膜を堆積し、ソース・ドレイン部のみリソグラフィーにより層間絶縁膜を除去する。次いで、図15に示すように、Er膜7(1nm)およびCu膜12(1μm)を全面に順次堆積する。
【0050】
さらに、450℃で熱処理を行なって、Si基板と接しているEr膜7のみシリサイドを形成する。その後、CMPにより、上部の余分なCuおよびErを除去することによって、図16に示す構造が得られる。本プロセスでは、シリサイドのみならず、金属もソース/ドレインに自己整合的に形成することができる。
【0051】
(実施形態6)
図17は、本実施形態に係る半導体装置の断面図である。
【0052】
p型シリコン基板には、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。p型不純物領域にはn型MOSトランジスタが設けられ、このn型MOSトランジスタの構成は基本的には図1に示したものと同様である。n型不純物領域にはp型MOSトランジスタが設けられ、このp型MOSトランジスタの構成は、基本的には図8に示したものと同様である。
【0053】
n型MOSトランジスタとp型MOSトランジスタとは相補的に働き、これらによってCMOSデバイスが構成される。ErSi1.7上にNiSiが形成された積層構造であるので、実施形態1の場合と同様に、下層のErSi1.7によりSi拡散層との界面が原子レベルで平坦に形成することができる。さらに、上層のNiSi層によりシリサイド層の比抵抗も低減される。
【0054】
(実施形態7)
図18は、本実施形態に係る半導体装置の断面図である。
【0055】
p型シリコン基板には、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。p型不純物領域にはn型MOSトランジスタが設けられ、このn型MOSトランジスタの構成は基本的には図1に示したものと同様である。n型不純物領域にはp型MOSトランジスタが設けられる。このn型MOSトランジスタにおいては、ゲート電極とソース・ドレイン拡散層領域の上部にはNiSi層3が形成されている。
【0056】
n型MOSトランジスタとp型MOSトランジスタとは相補的に働き、これらによってCMOSデバイスが構成される。本実施形態においては、CMOS構造のn型MOS領域にのみErSi1.7/NiSi積層シリサイド構造を適用している。n型MOSは、p型MOSに比較して、ソース・ドレイン直下の拡散層深さが浅く、シリサイド/Si界面のラフネスによるリークが顕著に現れる。本実施形態では、こうしたn型MOSのシリサイド/Si界面ラフネスを効果的に抑制することができ、かつコンタクト抵抗率も低減できる。
【0057】
(実施形態8)
図19は、本実施形態に係る半導体装置の断面図である。
【0058】
p型シリコン基板中に、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。p型不純物領域にはn型MOSトランジスタが設けられ、このn型MOSトランジスタの構成は基本的には図1に示したものと同様である。n型不純物領域にはp型MOSトランジスタが設けられ、このp型MOSトランジスタの構成は、基本的には図8に示したものと同様である。
【0059】
本実施形態においては、n型MOS領域にはErSi1.7/NiSi積層シリサイド構造を適用し、原子レベルで平坦なシリサイド/Si界面を成している。また、P型MOS領域のソース・ドレイン領域に用いているPtSiは、Si(100)面に対してエピタキシャル成長し、NiSiよりも平坦な界面が形成される。また、上層に設けられたNiSi層によって低抵抗化されている。
【0060】
TiSi2、CoSi2、あるいはNiSiなどの低抵抗シリサイドの単層をソース・ドレイン電極のコンタクト材として用いた場合には、仕事関数はSi禁制帯中央付近となる。このため、そのショットキー障壁高さは、電子および正孔のどちらに対しても、約0.5乃至0.6eVとなる。この場合には、両方の伝導型で同程度のコンタクト抵抗率を得ることができる。しかしながら、シリコン基板側の不純物濃度が約3×1020cm-3の場合のコンタクト抵抗率は、約1×10-7Ω・cmとなって、国際半導体ロードマップにおける45nm技術世代のコンタクト抵抗率の要求値(1×10-7Ω・cm)を満たすことができない。
【0061】
本実施形態においては、n型MOSでは、電子に対して低いショットキー障壁(0.2乃至0.3eV)を有する材料であるErSi1.7を用いられる。一方、p型MOSでは、正孔に対して低いショットキー障壁(0.2乃至0.3eV)を有する材料であるPtSiを用いている。このため、同じ不純物濃度が約3×1020cm-3の場合のコンタクト抵抗率は、1×10-8Ω・cm以下となる。22nm技術世代のコンタクト抵抗率の要求は満たされ、低いコンタクト抵抗率も平坦な界面形成と同時に実現することが可能である。
【0062】
図20乃至23には、図19で示した半導体装置の製造方法を示す。
まず、p型シリコン基板上に、イオン注入によりp型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)を形成する。シャロー・トレンチ法により素子分離を形成し、基板表面を熱酸化してシリコン熱酸化膜からなるゲート絶縁膜1を形成する。その後、CVDにより多結晶シリコン層を堆積し、リソグラフィーによるパターニングを行なってゲート部を加工する。砒素とボロンのイオン注入により、n型およびp型MOSトランジスタのソース/ドレイン領域およびゲート電極に高不純物濃度領域を形成する。次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁4を形成して、図20に示す構造を得る。
【0063】
CVD法およびリソグラフィー法によりp型MOS領域を酸化膜11でマスクして、図21に示すように、n型MOS領域に選択的にEr膜7(膜厚1nm)およびNi膜6(膜厚4nm)をスパッタ蒸着する。
【0064】
次いで、450℃で熱処理を行なってEr膜7およびNi膜6をシリサイド化した後、未反応のErおよびNiを硫酸と過酸化水素水の混合液により選択的に除去する。これによって、n型MOS領域のゲート電極およびソース・ドレイン領域に、ErSi1.7/NiSi積層構造が形成される。その後、p型MOS領域の酸化膜11をエッチング除去し、n型MOS領域を酸化膜11でマスクする。さらに、図22に示すように、p型MOS領域に選択的に、Pt膜10(膜厚1nm)およびNi膜6(4nm)をスパッタ蒸着する。
【0065】
その後、450℃にて熱処理を行なって、Pt膜10およびNi膜6をシリサイド化した後、未反応のPtおよびNiを王水と硫酸−過酸化水素水混合液により選択的に除去する。これによって、p型MOS領域のゲート電極およびソース・ドレイン領域に、PtSi/NiSi積層構造が形成する。最後に、n型MOS領域のキャップ酸化膜11を剥離すると、図23に示す構造が得られる。
【0066】
Erは大気中で酸化されやすく、酸化防止膜のキャップ層により保護しなければ、シリサイド化した場合に酸素の影響で界面が荒れてしまう。本実施形態の形成プロセスでは、Er蒸着後、即座にNiをEr上部に蒸着するので、Erの酸素などによる汚染を回避することができる。
【0067】
以下の実施形態では、n型MOS領域およびp型MOS領域のいずれにも、ErSi1.7/NiSiの積層構造を用いるが、実施形態6および7のように、n型MOS領域にのみErSi1.7/NiSi積層構造を適応し、p型MOSに対しては、NiSiまたはPtSi/NiSi構造を適応することもできる。
【0068】
(実施形態9)
図24は、本実施形態に係る半導体装置の断面図である。
【0069】
p型シリコン基板上にシリコン酸化膜が形成され、その上にMOSトランジスタの活性領域となる単結晶p型シリコン層が形成され、SOI構造を成している。活性領域となる単結晶シリコン層は5〜10nm程度が望ましい。このSOI基板にn型とp型MOSトランジスタが形成されて、CMOSデバイスを構成している。形成されるトランジスタの構造は実施形態6で説明した図17の構造と、基本的に同一である。
【0070】
ソース・ドレイン領域上部には、積層構造を成してシリサイド層が形成されており、n型MOSおよびp型MOS領域とも、基板との界面層としてErSi1.7層5を有し、その上層はNiSi層3である。本実施形態では、チャネル部は全て空乏化しており、いわゆる完全空乏型SOI−MOSトランジスタである。完全空乏型SOIデバイスの場合には、活性領域となる単結晶シリコン層の厚みが極薄である。こうした場合には、ソース・ドレイン部のシリサイド/Si界面が大きな凹凸を有していると、部分的にシリサイド層が埋め込み酸化膜まで到達して、素子の特性ばらつきの原因となる。また、完全に埋め込み酸化膜層までシリサイドの深さが到達してしまうと、シリサイド/Si接触面積は、SOI膜厚×ゲート幅となり極端に小さくなってしまうため、コンタクト抵抗が増大しトランジスタの性能が劣化してしまう。
【0071】
したがって、シリサイド/Si界面は原子レベルでの制御が必須である。また、シリサイド形成時に必要なSi膜厚が活性領域となる単結晶シリコン層の厚みより厚い場合には、S/Dのエレベイト構造などを適宜用いればよい。さらに、Fin型トランジスタに代表される三次元構造を有するダブルゲート完全空乏型デバイスにおいても、ショートチャネル効果抑制のため、そのチャネル厚さはゲート長の1/2乃至1/3以下である必要がある。こうした場合にも本実施形態の構造を適用することができ、原子レベルでの界面制御が可能なことから絶大な効果が得られる。
【0072】
(実施形態10)
図25は、本実施形態に係る半導体装置の断面図である。
【0073】
p型シリコン基板には、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。その上に形成されるトランジスタのゲート電極の構造は、実施形態9で説明した図24の場合と基本的に同様である。
【0074】
p型MOSおよびn型MOSのいずれも、ソース領域とドレイン領域の高濃度不純物領域は存在せず、シリサイド積層構造に置き換えられているショットキー・ソース・ドレインMOSトランジスタの構造である。ソース・ドレイン部は積層構造を成してシリサイド層が形成されている。n型MOSおよびp型MOS領域のいずれも、基板との界面層はErSi1.7層5であり、その上層にはNiSi層3が設けられている。
【0075】
本実施形態では、実施形態2と同様に、ErSi1.7によりシリサイド/Si界面形状のばらつきを抑えることが可能である。しかも、上部のNiSiによって、比抵抗上昇を抑制し、寄生抵抗を小さくすることができる。その結果、消費電力が小さなトランジスタが得られる。
【0076】
また、実施形態7の場合と同様に、p型MOSにはErSi1.7層5の代わりにPtSi層8を界面層として用いることもできる。この場合には、ソース端のショットキー障壁が減少して駆動電流が大幅に増大する。また、実施形態9のSOI構造との組み合わせることもできる。
【0077】
(実施形態11)
図26は、本実施形態に係る半導体装置の断面図である。
【0078】
本実施形態では、p型シリコン基板中に、p型不純物領域(p型ウェル)とn型不純物領域(n型ウェル)が、分離して形成されている。その上に形成されるトランジスタのゲート電極の構造はn型MOSおよびp型MOSに対して、それぞれリンおよびボロンを高濃度にドーピングした多結晶シリコンとその上部にPtSi/NiSiの積層シリサイドを有している。
【0079】
ソース・ドレイン領域は、p型MOS領域に関しては実施形態4のp型PMOSと同じショットキー接合のPtSi/NiSiの積層構造である。n型MOS領域に関しては、PtSi/Si界面に数nmの急峻なN型不純物高濃度領域を有し、p型MOS領域と同じPtSi/NiSiの積層構造のシリサイドが形成されている。n型不純物高濃度領域は完全に空乏化する厚さである。こうしたn型不純物高濃度領域を有することによって、PtSi/Si界面に形成されるショットキー障壁が実効的に低く抑えられる。そのため、電子に対して高いショットキー障壁を有するPtSiを用いても、トランジスタの駆動電流を十分に確保することできる。
【0080】
急峻な高不純物領域を形成する場合には、PtSi形成時の不純物の界面への偏析効果を用いることが好ましい。PtとSiとが反応してPtシリサイドが形成する場合、Si中の砒素やリンといった不純物は、PtSi中には溶け込まれずに界面に偏析される。うした「雪かき現象」を用いることによって、数nmの急峻なn型不純物高濃度領域が形成される。積層PtSi/NiSi構造を採用することにより、実施形態2の場合と同様の効果が得られる。あるいは、PtSiの代わりにErSi1.7を用い、p型MOSに対してはErSi1.7/Si界面にInなどのアクセプタ型の不純物を用いて数nmの急峻なp型不純物高濃度領域を形成し、n型MOSに対しては、実施形態1の場合と同様の構造をとってもよい。さらに、上述したようなSOI構造との組み合わせでもよい。
【0081】
以上の例では、チャネル領域にはSiを用いて説明したが、Siよりも移動度の大きいSiGe、Geあるいは歪Si等を用いても構わない。その他、本発明は、主旨を逸脱しない範囲で種々変形して用いることができる。
【図面の簡単な説明】
【0082】
【図1】本発明の一実施形態に係る半導体装置の断面図。
【図2】Si(100)基板上に堆積されたシリサイド層の界面の電子顕微鏡写真。
【図3】ショットキーダイオードにおける逆方向リーク電流特性を表わすグラフ図。
【図4】本発明の一実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図5】図4に続く工程を表わす断面図。
【図6】図5に続く工程を表わす断面図。
【図7】本発明の他の実施形態に係る半導体装置の断面図。
【図8】本発明の他の実施形態に係る半導体装置の断面図。
【図9】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図10】図9に続く工程を表わす断面図。
【図11】図10に続く工程を表わす断面図。
【図12】本発明の他の実施形態に係る半導体装置の断面図。
【図13】本発明の他の実施形態に係る半導体装置の断面図。
【図14】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図15】図14に続く工程を表わす断面図。
【図16】図15に続く工程を表わす断面図。
【図17】本発明の他の実施形態に係る半導体装置の断面図。
【図18】本発明の他の実施形態に係る半導体装置の断面図。
【図19】本発明の他の実施形態に係る半導体装置の断面図。
【図20】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図21】図20に続く工程を表わす断面図。
【図22】図21に続く工程を表わす断面図。
【図23】図22に続く工程を表わす断面図。
【図24】本発明の他の実施形態にかかる半導体装置の断面図。
【図25】本発明の他の実施形態にかかる半導体装置の断面図。
【図26】本発明の他の実施形態にかかる半導体装置の断面図。
【符号の説明】
【0083】
1…ゲート絶縁膜; 2…高濃度不純物を含む堆積シリコン層
3…ニッケルシリサイド(NiSi); 4…シリコン窒化膜
5…エルビウムシリサイド(ErSi1.7)層; 6…堆積ニッケル層
7…堆積エルビウム層; 8…プラチナシリサイド(PtSi)層
9…高濃度ボロンを含む堆積シリコン層; 10…堆積プラチナ層
11…シリコン酸化膜(SiO2)層; 12…堆積銅(Cu)膜。
【技術分野】
【0001】
本発明は半導体装置に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するCMOSデバイスに関する。
【背景技術】
【0002】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つであり、集積回路の高機能化には、その構成要素であるCMOSデバイスの高性能化が必要である。素子の性能は、基本的には比例縮小則により高められてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、および素子そのものの動作が困難な状況にある。
【0003】
ソース・ドレイン領域における課題として、拡散層の極浅化に伴ない、シリサイド/Si界面ラフネスに起因し電界集中が起こることにより増大する接合リーク電流を低減する必要がある。また、同時にソース・ドレイン領域のシート抵抗を低減しなければならない。これを達成するために、シリサイド形成前にSiをプレアモルファス化して、界面ラフネスを改善する方法が提案されている(例えば、特許文献1参照。)。また、遷移金属シリサイドの複合膜を形成することで、低抵抗化を図ることが提案されている(例えば、特許文献2参照)。いずれの場合も、依然としてシリサイド/Si界面に数〜数十nmオーダーのラフネスが存在する。
【0004】
国際半導体ロードマップにおける32nm技術世代のデバイスでは、シリサイドの比抵抗は依然とし15Ω・cm2以下の低抵抗であることが要求されており、原子レベルで平坦な界面を有し、かつ低抵抗率を備えた電極シリサイド材料、およびその構造は未だ見出されていない。
【特許文献1】特開2002−368008号公報
【特許文献2】特開平7−235607号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層とを具備し、前記シリサイド層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする。
【0007】
本発明の他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板のソース・ドレイン領域上に形成されたコンタクト層とを具備し、前記コンタクト層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする。
【0008】
本発明のさらに他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第1の界面層を介して形成されたシリサイド層を有するn型MISトランジスタと、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第2の界面層を介して形成されたシリサイド層を有するp型MISトランジスタとを具備し、
前記n型MISトランジスタにおける前記第1の界面層は、Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドを含み、前記p型MISトランジスタにおける前記第2の界面層は、前記n型MISトランジスタにおける前記第1の界面層と同一のシリサイドを含むことを特徴とする。
【発明の効果】
【0009】
本発明によれば、原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明の実施形態を説明する。
【0011】
(実施形態1)
図1は、本実施形態に係る半導体装置の断面図である。
【0012】
p型シリコン基板上には、シリコン熱酸化膜からなるゲート絶縁膜1を介して、ゲート電極が形成されている。ゲート絶縁膜1の膜厚は、2nm以下が望ましい。ゲート電極は、リンが高濃度にドーピングされた多結晶シリコン層2、ErSi1.7層5、およびNiSi層3が順次積層された構造である。図示するように、ゲート絶縁膜およびゲート電極の側面には、シリコン酸化膜からなるゲート側壁4が30nm程度の膜厚で設けられる。p型シリコン基板には、ゲート絶縁膜1を挟んで、n型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。
【0013】
こうした不純物領域の上には、シリサイド層が形成されており、このシリサイド層は基板との界面にErSi1.7層5からなる界面層を有する。ErSi1.7層5とp型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられている。ここでは、ErSi1.7層5の膜厚は2nm程度とし、NiSi層3の膜厚は8nm程度とした。こうして、p型シリコン基板上にn型MOSトランジスタが構成される。
【0014】
ゲート電極を構成する多結晶シリコン層2には、不純物として砒素をドーピングしてもよい。また、ゲート電極は、その全てを金属材料、金属窒化物、金属シリサイドまたは金属ジャーマノシリサイドで置き換えることもできる。各デバイスの技術世代に必要とされる閾値電圧に適合するよう、ゲート電極材料を選べばよい。
【0015】
また、ゲート絶縁膜1としては、シリコン酸化膜よりも誘電率が高い絶縁膜材料(高誘電体絶縁膜)を用いることもできる。例えば、Si3N4,Al2O3,Ta2O5,TiO2,La2O5,CeO2,ZrO2,HfO2,SrTiO3,およびPr2O3等が挙げられる。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効に用いられ、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して用いればよい。
【0016】
ここで、Si(100)基板上に堆積されたシリサイド層の界面の電子顕微鏡写真を、図2に示す。図2(a)は、従来のNiSiの場合であり、図2(b)は、ErSi1.7のTEM写真である。NiSiは、NiをSi(100)基板上に堆積し、400℃熱処理を行なうことにより形成した。一方、ErSi1.7は、ErをSi(100)基板上に蒸着し、700℃熱処理を行なうことにより形成した。特性X線分析により、ErSi1.7層の組成はErSi1.7であることが確認された。
【0017】
ErSi1.7は多結晶構造を成しているものの、Si基板に対し強く配向し、Siとの界面は原子レベルで平坦である。ErSi1.7は六方晶のAlB2型の構造であり、Si(111)面との格子不整合が非常に小さいがゆえ、Si(111)基板上にエピタキシャル成長して、原子レベルで平坦な界面を形成することができる。Si(100)基板の場合には、格子不整合がある程度大きいことからErSi1.7はエピタキシャル成長しない。しかしながら、ErSi1.7が多結晶になることによって、その格子不整合が緩和されて、原子レベルで平坦な界面を有する多結晶を形成する。
【0018】
したがって、ErSi1.7は、Si(100)基板およびSi(111)基板のいずれの上においても、原子レベルで平坦なErSi1.7/Si界面を形成することができる。図2(b)に示されるように、ErSi1.7/Si界面の表面平坦性は5nm以下である。これに対して、NiSiが形成された場合には、図2(a)に示されるように界面ラフネスは10nmにも及んでいる。
【0019】
図3には、NiSiおよびErSi1.7/Siショットキーダイオードの逆方向リーク電流を示す。ErSi1.7のリーク電流は、NiSiに比べて著しく小さいことから、図2で示したErSi1.7界面の平坦性が電気的にも確認された。MOSFETにおいては、拡散層/Si基板接合界面はシリサイド/Si(拡散層)の直下に形成されるため、上部のシリサイド/Si(拡散層)界面が平坦であれば、当然ながら、シリサイド起因の拡散層/Si基板接合リーク電流は小さい。
【0020】
本実施形態においては、NiSiと拡散層との間にErSi1.7層を挿入して、NiSi/ErSi1.7積層シリサイド構造が形成される。これによって、原子レベルで平坦なシリサイド/Si界面が形成でき接合リーク電流を抑えることができた。また、ErSi1.7は、電子に対するショットキー障壁高さが0.24eV程度であり、C54−TiSi2やCoSi2、NiSi、あるいはPd2Siに比べて障壁高さが低い。このため、チャネル抵抗に対して直列抵抗成分であるコンタクト抵抗が低減される。その結果、高速で動作可能な消費電力の少ないトランジスタが得られる。
【0021】
本実施形態では、挿入するシリサイドとしてErSi1.7を用いたが、これに限定されるものではない。電子に対するショットキー障壁高さが低く、ErSi1.7と同様の結晶構造(六方晶、AlB2型)を有し、かつSi(111)基板にエピタキシャル成長する任意の金属のシリサイドを界面層として用いることができる。具体的には、Gd,Tb,Dy,Ho,Er,Tm,Yb,およびLuのシリサイドが挙げられ、これらを用いた場合も同様の効果が得られる。
【0022】
図4乃至図6には、図1で示した半導体装置の製造方法を示す。
【0023】
まず、p型シリコン基板表面を熱酸化して、シリコン熱酸化膜からなるゲート絶縁膜1を形成する。その上に、多結晶シリコン層をCVD法により形成して、リソグラフィーにより加工する。リンのイオン注入によりn型MOSトランジスタのソース/ドレイン領域を形成し、ゲート電極とソース・ドレイン領域との絶縁のための側壁4を形成して、図4に示す構造を得る。次いで、図5に示すように、Er膜7(膜厚1nm)およびNi膜6(膜厚4nm)を全面に順次蒸着する。
【0024】
さらに、450℃で熱処理を行なって、多結晶シリコン層2およびソース・ドレインの上部のEr膜7およびNi膜6をシリサイド化する。ゲート側壁4上の未反応のErおよびNiを、硫酸と過酸化水素水との混合液により選択的に除去することによって、図6に示す構造が得られる。
【0025】
ここでは、Er膜7およびNi膜6の膜厚は、それぞれ1nmおよび4nmとしたが、これに限定されるものではない。最終的に形成されるシリサイド層の膜厚を考慮して、各金属膜の膜厚を適宜決定することができる。具体的には、界面層としてのErシリサイド(ErSi1.7)層5の膜厚が1〜5nm程度となるように、Er膜7の膜厚を選択することが望まれる。ErSi1.7層5の膜厚が薄すぎる場合には、基板との界面の平坦性を確保することが困難となる。一方、厚すぎる場合には、高抵抗なErSi1.7によりトランジスタの高速動作が阻害されるおそれがある。ErSi1.7層5の膜厚は、その上に形成されるNiSi膜3との合計膜厚の20nm程度に留めておくことが望ましい。
【0026】
Niシリサイドは、主としてNiが拡散種となって、Si基板中に拡散していくことによって形成される。上述した例では、ErがNiの拡散バリアとなってNiの拡散は抑制される。一方、Er/Siの反応では、主にSiがEr中に拡散する。よってNi/Er積層に蒸着した場合のシリサイド化においては、Siが主な拡散種となりErSi1.7とNiSiの積層構造となる。
【0027】
(実施形態2)
図7は、本実施形態に係る半導体装置の断面図である。
【0028】
図示する半導体装置は、ゲート側壁4の厚さが5nm程度と薄く、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図1の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインn型MOSトランジスタである。
【0029】
このシリサイド層は、基板との界面にErSi1.7層5からなる界面層を有しており、ErSi1.7層5とp型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられる。ショットキーMOSトランジスタの場合には、高濃度不純物領域を介さずにチャネル領域とシリサイドが直接接する。このため、通常のMOSトランジスタと比較して、シリサイド/Si界面形状に対してトランジスタ特性が極めて敏感に反応してしまう。本実施形態においては、ErSi1.7とSiとの界面を原子レベルで平坦に制御できることから、このようなシリサイド/Si界面形状のばらつきの影響を抑えることが可能である。
【0030】
ショットキートランジスタでは、低抵抗なNiSiなどのシリサイドをソース・ドレイン電極材料として用いた場合、素子の動作時にもソース端に大きなショットキー障壁が残る。このため、拡散層を有する通常のMOSトランジスタほど駆動電流を確保することができない。本実施形態では、電子に対するショットキー障壁が0.24eVと低いErSi1.7をSiとの界面層として有しているため、通常の拡散層を有したMOSトランジスタと同程度の駆動電流を得ることができる。しかも、界面層の上部には低抵抗シリサイドが設けられた積層構造である。その結果、Erシリサイドなどの希土類金属を用いることによる比抵抗上昇は抑制されて、寄生抵抗を小さくすることができ、トランジスタの低消費電力高速動作が可能となった。
【0031】
(実施形態3)
図8は、本実施形態に係る半導体装置の断面図である。
【0032】
n型シリコン基板上には、シリコン熱酸化膜からなるゲート絶縁膜1を介して、ゲート電極が形成されている。ゲート絶縁膜1の膜厚は、2nm以下が望ましい。ゲート電極は、ボロンを高濃度にドーピングした多結晶シリコン9、PtSi膜5、およびNiSi膜3が順次積層された構造である。図示するように、ゲート絶縁膜およびゲート電極の側面には、シリコン酸化膜からなるゲート側壁4が30nm程度の膜厚で設けられる。n型シリコン基板中には、ゲート絶縁層を挟むように、p型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。
【0033】
こうした不純物領域の上にはシリサイド層が形成されており、このシリサイド層は基板との界面にPtSi層8からなる界面層を有する。PtSi層8とn型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられている。PtSi層5の膜厚は2〜3nm程度が好ましく、NiSi層3n膜厚は10nm程度が望ましい。こうして、n型シリコン基板上にp型MOSトランジスタが構成される。
【0034】
PtSiは、Si(100)面に対してエピタキシャル成長し、NiSiよりも熱的に安定であり高温熱処理による凝集などの現象も起こりにくい。これは、NiSiの融点が990℃程度であるのに対して、PtSiの融点が1230℃程度と高いことによる。その結果、PtSi/Si界面は、2〜5nmの界面ラフネスは有するが、NiSiに比較して平坦な界面を形成することができ、シリサイド/Si界面の凹凸に起因した接合リーク電流が抑えられる。
【0035】
PtSiの比抵抗は約35nmと比較的大きいが、上層に設けた低抵抗なNiSi層により、前述の実施形態1のErSi1.7の場合と同様に、抵抗を上昇を抑制することができる。また、PtSiは、正孔に対するショットキー障壁高さが約0.2eV程度であり、C54−TiSi2やCoSi2、あるいはNiSiに比べて障壁高さが低い。このため、コンタクト抵抗が低減されて、消費電力が低減され高速動作が可能なP型MOSトランジスタが得られる。
【0036】
図9乃至図11は、図8で示した半導体装置の製造方法を示す。
【0037】
まず、n型シリコン基板表面を熱酸化して、シリコン熱酸化膜からなるゲート絶縁膜1を形成する。その上に、多結晶シリコン層をCVD法により形成して、リソグラフィーにより加工する。ボロンのイオン注入によりp型MOSトランジスタのソース/ドレイン領域を形成し、ゲート電極とソース・ドレイン領域との絶縁のための側壁4を形成して、図9に示す構造を得る。次いで、図10に示すように、Pt膜10(膜厚1nm)およびNi膜6(膜厚4nm)を全面に順次蒸着する。
【0038】
さらに、450℃で熱処理を行なって、多結晶シリコン層9およびソース・ドレインの上部のPt膜10およびNi膜6をシリサイド化する。ゲート側壁4上の未反応のPtおよびNiを、硫酸と王水により選択的に除去することによって、図11に示す構造が得られる。
【0039】
ここでは、Pt膜10およびNi膜6の膜厚は、それぞれ1nmおよび4nmとしたが、これに限定されるものではない。最終的に形成されるシリサイド層の膜厚を考慮して、各金属膜の膜厚を適宜決定することができる。具体的には、界面層としてのPtSi層8の膜厚が1〜5nm程度となるように、Pt膜10の膜厚を選択することが望まれる。PtSi層8の膜厚が薄すぎる場合には、基板との界面の平坦性を確保することが困難となる。一方、厚すぎる場合には、高抵抗なPtSiによりトランジスタの高速動作が阻害されるおそれがある。PtSi層8の膜厚は、その上に形成されるNiSi膜3との合計膜厚の20nm程度に留めておくことが望ましい。
【0040】
(実施形態4)
図12は、本実施形態に係る半導体装置の断面図である。
【0041】
図示する半導体装置は、ゲート側壁4の厚さが5nm程度と薄く、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図8の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインP型MOSトランジスタである。
【0042】
このシリサイド層は、基板との界面にPtSi層8からなる界面層を有しており、PtSi層8とn型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはNiSi層3が設けられる。本実施形態においては、実施形態2の場合と同様に、NiSiに比較して界面ラフネスが小さいPtSiを設けることによって、シリサイド/Si界面形状のばらつきを抑制することが可能である。しかも、PtSiは正孔に対する障壁高さが0.2eV程度と低く、その上部には低抵抗シリサイドが設けられた積層構造である。その結果、実施形態2のN型MOSトランジスタの場合と同様に、駆動電流が確保されて寄生抵抗は低減される。こうして、消費電力が少なく、高速動作が可能なトランジスタが得られる。
【0043】
(実施形態5)
図13は、本実施形態にかかる半導体装置の断面図である。
【0044】
p型シリコン基板には、トランジスタが形成されており、そのゲート電極の構造は実施形態3の場合と同様である。ゲート側壁4は5nm程度の厚さが望ましく、ゲート電極の上部は、シリコン窒化膜4で覆われている。さらに、ソース領域およびドレイン領域の高濃度不純物領域は存在せず、シリサイド積層構造に置き換えられたショットキー・ソース・ドレインn型MOSトランジスタの構造である。
【0045】
このシリサイド層は、基板との界面にErSi1.7層5からなる界面層を有しており、ErSi1.7層5とp型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはCu層12が設けられる。
【0046】
本実施形態は、実施形態1と同様に、界面ラフネスが原子レベルで制御可能であるErSi1.7を用いることによって、シリサイド/Si界面形状のばらつきを抑制することが可能である。すでに説明したように、界面層としてのErSi1.7は正孔に対する障壁高さが、約0.2eV程度と低い。こうした界面層の上部には、シリサイドよりも低抵抗なCuが設けられた積層構造であることから駆動電流を確保することができる。その結果、寄生抵抗を低減することができるため、低消費電力で高速にトランジスタを動作させることが可能となる。
【0047】
なお、n型MOSに限らずp型MOSの場合も、同様の効果が得られる。この場合にはErSi1.7をPtSiに置き換えることで、コンタクト抵抗率も同時に低減されるといった効果が得られる。また、界面層の上層には、Alなどの比抵抗が20Ω.cm以下の低抵抗な金属、あるいはその窒化物などを用いることもでき、いずれの場合も同様の効果が得られる。
【0048】
図14乃至図16には、図13の半導体装置の製造方法を示す。
まず、p型シリコン基板に素子分離をシャロー・トレンチ法で形成し、表面を熱酸化してシリコン熱酸化膜からなるゲート絶縁膜1を形成する。その後、多結晶シリコン層をCVDにより形成して、リソグラフィーにより加工する。次に、ゲート電極とソース・ドレイン領域との絶縁のための側壁4を形成して、図14に示す構造を得る。
【0049】
全面にSiO2からなる層間絶縁膜を堆積し、ソース・ドレイン部のみリソグラフィーにより層間絶縁膜を除去する。次いで、図15に示すように、Er膜7(1nm)およびCu膜12(1μm)を全面に順次堆積する。
【0050】
さらに、450℃で熱処理を行なって、Si基板と接しているEr膜7のみシリサイドを形成する。その後、CMPにより、上部の余分なCuおよびErを除去することによって、図16に示す構造が得られる。本プロセスでは、シリサイドのみならず、金属もソース/ドレインに自己整合的に形成することができる。
【0051】
(実施形態6)
図17は、本実施形態に係る半導体装置の断面図である。
【0052】
p型シリコン基板には、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。p型不純物領域にはn型MOSトランジスタが設けられ、このn型MOSトランジスタの構成は基本的には図1に示したものと同様である。n型不純物領域にはp型MOSトランジスタが設けられ、このp型MOSトランジスタの構成は、基本的には図8に示したものと同様である。
【0053】
n型MOSトランジスタとp型MOSトランジスタとは相補的に働き、これらによってCMOSデバイスが構成される。ErSi1.7上にNiSiが形成された積層構造であるので、実施形態1の場合と同様に、下層のErSi1.7によりSi拡散層との界面が原子レベルで平坦に形成することができる。さらに、上層のNiSi層によりシリサイド層の比抵抗も低減される。
【0054】
(実施形態7)
図18は、本実施形態に係る半導体装置の断面図である。
【0055】
p型シリコン基板には、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。p型不純物領域にはn型MOSトランジスタが設けられ、このn型MOSトランジスタの構成は基本的には図1に示したものと同様である。n型不純物領域にはp型MOSトランジスタが設けられる。このn型MOSトランジスタにおいては、ゲート電極とソース・ドレイン拡散層領域の上部にはNiSi層3が形成されている。
【0056】
n型MOSトランジスタとp型MOSトランジスタとは相補的に働き、これらによってCMOSデバイスが構成される。本実施形態においては、CMOS構造のn型MOS領域にのみErSi1.7/NiSi積層シリサイド構造を適用している。n型MOSは、p型MOSに比較して、ソース・ドレイン直下の拡散層深さが浅く、シリサイド/Si界面のラフネスによるリークが顕著に現れる。本実施形態では、こうしたn型MOSのシリサイド/Si界面ラフネスを効果的に抑制することができ、かつコンタクト抵抗率も低減できる。
【0057】
(実施形態8)
図19は、本実施形態に係る半導体装置の断面図である。
【0058】
p型シリコン基板中に、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。p型不純物領域にはn型MOSトランジスタが設けられ、このn型MOSトランジスタの構成は基本的には図1に示したものと同様である。n型不純物領域にはp型MOSトランジスタが設けられ、このp型MOSトランジスタの構成は、基本的には図8に示したものと同様である。
【0059】
本実施形態においては、n型MOS領域にはErSi1.7/NiSi積層シリサイド構造を適用し、原子レベルで平坦なシリサイド/Si界面を成している。また、P型MOS領域のソース・ドレイン領域に用いているPtSiは、Si(100)面に対してエピタキシャル成長し、NiSiよりも平坦な界面が形成される。また、上層に設けられたNiSi層によって低抵抗化されている。
【0060】
TiSi2、CoSi2、あるいはNiSiなどの低抵抗シリサイドの単層をソース・ドレイン電極のコンタクト材として用いた場合には、仕事関数はSi禁制帯中央付近となる。このため、そのショットキー障壁高さは、電子および正孔のどちらに対しても、約0.5乃至0.6eVとなる。この場合には、両方の伝導型で同程度のコンタクト抵抗率を得ることができる。しかしながら、シリコン基板側の不純物濃度が約3×1020cm-3の場合のコンタクト抵抗率は、約1×10-7Ω・cmとなって、国際半導体ロードマップにおける45nm技術世代のコンタクト抵抗率の要求値(1×10-7Ω・cm)を満たすことができない。
【0061】
本実施形態においては、n型MOSでは、電子に対して低いショットキー障壁(0.2乃至0.3eV)を有する材料であるErSi1.7を用いられる。一方、p型MOSでは、正孔に対して低いショットキー障壁(0.2乃至0.3eV)を有する材料であるPtSiを用いている。このため、同じ不純物濃度が約3×1020cm-3の場合のコンタクト抵抗率は、1×10-8Ω・cm以下となる。22nm技術世代のコンタクト抵抗率の要求は満たされ、低いコンタクト抵抗率も平坦な界面形成と同時に実現することが可能である。
【0062】
図20乃至23には、図19で示した半導体装置の製造方法を示す。
まず、p型シリコン基板上に、イオン注入によりp型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)を形成する。シャロー・トレンチ法により素子分離を形成し、基板表面を熱酸化してシリコン熱酸化膜からなるゲート絶縁膜1を形成する。その後、CVDにより多結晶シリコン層を堆積し、リソグラフィーによるパターニングを行なってゲート部を加工する。砒素とボロンのイオン注入により、n型およびp型MOSトランジスタのソース/ドレイン領域およびゲート電極に高不純物濃度領域を形成する。次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁4を形成して、図20に示す構造を得る。
【0063】
CVD法およびリソグラフィー法によりp型MOS領域を酸化膜11でマスクして、図21に示すように、n型MOS領域に選択的にEr膜7(膜厚1nm)およびNi膜6(膜厚4nm)をスパッタ蒸着する。
【0064】
次いで、450℃で熱処理を行なってEr膜7およびNi膜6をシリサイド化した後、未反応のErおよびNiを硫酸と過酸化水素水の混合液により選択的に除去する。これによって、n型MOS領域のゲート電極およびソース・ドレイン領域に、ErSi1.7/NiSi積層構造が形成される。その後、p型MOS領域の酸化膜11をエッチング除去し、n型MOS領域を酸化膜11でマスクする。さらに、図22に示すように、p型MOS領域に選択的に、Pt膜10(膜厚1nm)およびNi膜6(4nm)をスパッタ蒸着する。
【0065】
その後、450℃にて熱処理を行なって、Pt膜10およびNi膜6をシリサイド化した後、未反応のPtおよびNiを王水と硫酸−過酸化水素水混合液により選択的に除去する。これによって、p型MOS領域のゲート電極およびソース・ドレイン領域に、PtSi/NiSi積層構造が形成する。最後に、n型MOS領域のキャップ酸化膜11を剥離すると、図23に示す構造が得られる。
【0066】
Erは大気中で酸化されやすく、酸化防止膜のキャップ層により保護しなければ、シリサイド化した場合に酸素の影響で界面が荒れてしまう。本実施形態の形成プロセスでは、Er蒸着後、即座にNiをEr上部に蒸着するので、Erの酸素などによる汚染を回避することができる。
【0067】
以下の実施形態では、n型MOS領域およびp型MOS領域のいずれにも、ErSi1.7/NiSiの積層構造を用いるが、実施形態6および7のように、n型MOS領域にのみErSi1.7/NiSi積層構造を適応し、p型MOSに対しては、NiSiまたはPtSi/NiSi構造を適応することもできる。
【0068】
(実施形態9)
図24は、本実施形態に係る半導体装置の断面図である。
【0069】
p型シリコン基板上にシリコン酸化膜が形成され、その上にMOSトランジスタの活性領域となる単結晶p型シリコン層が形成され、SOI構造を成している。活性領域となる単結晶シリコン層は5〜10nm程度が望ましい。このSOI基板にn型とp型MOSトランジスタが形成されて、CMOSデバイスを構成している。形成されるトランジスタの構造は実施形態6で説明した図17の構造と、基本的に同一である。
【0070】
ソース・ドレイン領域上部には、積層構造を成してシリサイド層が形成されており、n型MOSおよびp型MOS領域とも、基板との界面層としてErSi1.7層5を有し、その上層はNiSi層3である。本実施形態では、チャネル部は全て空乏化しており、いわゆる完全空乏型SOI−MOSトランジスタである。完全空乏型SOIデバイスの場合には、活性領域となる単結晶シリコン層の厚みが極薄である。こうした場合には、ソース・ドレイン部のシリサイド/Si界面が大きな凹凸を有していると、部分的にシリサイド層が埋め込み酸化膜まで到達して、素子の特性ばらつきの原因となる。また、完全に埋め込み酸化膜層までシリサイドの深さが到達してしまうと、シリサイド/Si接触面積は、SOI膜厚×ゲート幅となり極端に小さくなってしまうため、コンタクト抵抗が増大しトランジスタの性能が劣化してしまう。
【0071】
したがって、シリサイド/Si界面は原子レベルでの制御が必須である。また、シリサイド形成時に必要なSi膜厚が活性領域となる単結晶シリコン層の厚みより厚い場合には、S/Dのエレベイト構造などを適宜用いればよい。さらに、Fin型トランジスタに代表される三次元構造を有するダブルゲート完全空乏型デバイスにおいても、ショートチャネル効果抑制のため、そのチャネル厚さはゲート長の1/2乃至1/3以下である必要がある。こうした場合にも本実施形態の構造を適用することができ、原子レベルでの界面制御が可能なことから絶大な効果が得られる。
【0072】
(実施形態10)
図25は、本実施形態に係る半導体装置の断面図である。
【0073】
p型シリコン基板には、p型不純物領域(p型ウェル)およびn型不純物領域(n型ウェル)が、分離して形成されている。その上に形成されるトランジスタのゲート電極の構造は、実施形態9で説明した図24の場合と基本的に同様である。
【0074】
p型MOSおよびn型MOSのいずれも、ソース領域とドレイン領域の高濃度不純物領域は存在せず、シリサイド積層構造に置き換えられているショットキー・ソース・ドレインMOSトランジスタの構造である。ソース・ドレイン部は積層構造を成してシリサイド層が形成されている。n型MOSおよびp型MOS領域のいずれも、基板との界面層はErSi1.7層5であり、その上層にはNiSi層3が設けられている。
【0075】
本実施形態では、実施形態2と同様に、ErSi1.7によりシリサイド/Si界面形状のばらつきを抑えることが可能である。しかも、上部のNiSiによって、比抵抗上昇を抑制し、寄生抵抗を小さくすることができる。その結果、消費電力が小さなトランジスタが得られる。
【0076】
また、実施形態7の場合と同様に、p型MOSにはErSi1.7層5の代わりにPtSi層8を界面層として用いることもできる。この場合には、ソース端のショットキー障壁が減少して駆動電流が大幅に増大する。また、実施形態9のSOI構造との組み合わせることもできる。
【0077】
(実施形態11)
図26は、本実施形態に係る半導体装置の断面図である。
【0078】
本実施形態では、p型シリコン基板中に、p型不純物領域(p型ウェル)とn型不純物領域(n型ウェル)が、分離して形成されている。その上に形成されるトランジスタのゲート電極の構造はn型MOSおよびp型MOSに対して、それぞれリンおよびボロンを高濃度にドーピングした多結晶シリコンとその上部にPtSi/NiSiの積層シリサイドを有している。
【0079】
ソース・ドレイン領域は、p型MOS領域に関しては実施形態4のp型PMOSと同じショットキー接合のPtSi/NiSiの積層構造である。n型MOS領域に関しては、PtSi/Si界面に数nmの急峻なN型不純物高濃度領域を有し、p型MOS領域と同じPtSi/NiSiの積層構造のシリサイドが形成されている。n型不純物高濃度領域は完全に空乏化する厚さである。こうしたn型不純物高濃度領域を有することによって、PtSi/Si界面に形成されるショットキー障壁が実効的に低く抑えられる。そのため、電子に対して高いショットキー障壁を有するPtSiを用いても、トランジスタの駆動電流を十分に確保することできる。
【0080】
急峻な高不純物領域を形成する場合には、PtSi形成時の不純物の界面への偏析効果を用いることが好ましい。PtとSiとが反応してPtシリサイドが形成する場合、Si中の砒素やリンといった不純物は、PtSi中には溶け込まれずに界面に偏析される。うした「雪かき現象」を用いることによって、数nmの急峻なn型不純物高濃度領域が形成される。積層PtSi/NiSi構造を採用することにより、実施形態2の場合と同様の効果が得られる。あるいは、PtSiの代わりにErSi1.7を用い、p型MOSに対してはErSi1.7/Si界面にInなどのアクセプタ型の不純物を用いて数nmの急峻なp型不純物高濃度領域を形成し、n型MOSに対しては、実施形態1の場合と同様の構造をとってもよい。さらに、上述したようなSOI構造との組み合わせでもよい。
【0081】
以上の例では、チャネル領域にはSiを用いて説明したが、Siよりも移動度の大きいSiGe、Geあるいは歪Si等を用いても構わない。その他、本発明は、主旨を逸脱しない範囲で種々変形して用いることができる。
【図面の簡単な説明】
【0082】
【図1】本発明の一実施形態に係る半導体装置の断面図。
【図2】Si(100)基板上に堆積されたシリサイド層の界面の電子顕微鏡写真。
【図3】ショットキーダイオードにおける逆方向リーク電流特性を表わすグラフ図。
【図4】本発明の一実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図5】図4に続く工程を表わす断面図。
【図6】図5に続く工程を表わす断面図。
【図7】本発明の他の実施形態に係る半導体装置の断面図。
【図8】本発明の他の実施形態に係る半導体装置の断面図。
【図9】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図10】図9に続く工程を表わす断面図。
【図11】図10に続く工程を表わす断面図。
【図12】本発明の他の実施形態に係る半導体装置の断面図。
【図13】本発明の他の実施形態に係る半導体装置の断面図。
【図14】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図15】図14に続く工程を表わす断面図。
【図16】図15に続く工程を表わす断面図。
【図17】本発明の他の実施形態に係る半導体装置の断面図。
【図18】本発明の他の実施形態に係る半導体装置の断面図。
【図19】本発明の他の実施形態に係る半導体装置の断面図。
【図20】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図21】図20に続く工程を表わす断面図。
【図22】図21に続く工程を表わす断面図。
【図23】図22に続く工程を表わす断面図。
【図24】本発明の他の実施形態にかかる半導体装置の断面図。
【図25】本発明の他の実施形態にかかる半導体装置の断面図。
【図26】本発明の他の実施形態にかかる半導体装置の断面図。
【符号の説明】
【0083】
1…ゲート絶縁膜; 2…高濃度不純物を含む堆積シリコン層
3…ニッケルシリサイド(NiSi); 4…シリコン窒化膜
5…エルビウムシリサイド(ErSi1.7)層; 6…堆積ニッケル層
7…堆積エルビウム層; 8…プラチナシリサイド(PtSi)層
9…高濃度ボロンを含む堆積シリコン層; 10…堆積プラチナ層
11…シリコン酸化膜(SiO2)層; 12…堆積銅(Cu)膜。
【特許請求の範囲】
【請求項1】
素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記拡散領域上に形成されたシリサイド層とを具備し、
前記シリサイド層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする半導体装置。
【請求項2】
素子分離領域を有する半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板のソース・ドレイン領域上に形成されたコンタクト層とを具備し、
前記コンタクト層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする半導体装置。
【請求項3】
前記MISトランジスタはn型であり、前記界面層はErのシリサイドであることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記半導体基板上に形成されたp型MISトランジスタをさらに具備する相補型MISトランジスタであることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記MISトランジスタはp型であり、前記界面層はPtのシリサイドであることを特徴とする請求項1または2に記載の半導体装置。
【請求項6】
前記半導体基板上に形成されたn型MISトランジスタをさらに具備する相補型MISトランジスタであることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記コンタクト層は、上層が金属からなることを特徴とする請求項1、2、4ないし6のいずれか1項に記載の半導体装置。
【請求項8】
素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第1の界面層を介して形成されたシリサイド層を有するn型MISトランジスタと、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第2の界面層を介して形成されたシリサイド層を有するp型MISトランジスタとを具備し、
前記n型MISトランジスタにおける前記第1の界面層は、Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドを含み、前記p型MISトランジスタにおける前記第2の界面層は、前記n型MISトランジスタにおける前記第1の界面層と同一のシリサイドを含むことを特徴とする半導体装置。
【請求項9】
前記半導体基板は、SOI基板であることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記n型MISトランジスタおよび前記p型MISトランジスタのいずれか一方は、前記界面層に接する前記半導体基板中に不純物を有することを特徴とする請求項8に記載の半導体装置。
【請求項1】
素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記拡散領域上に形成されたシリサイド層とを具備し、
前記シリサイド層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする半導体装置。
【請求項2】
素子分離領域を有する半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板のソース・ドレイン領域上に形成されたコンタクト層とを具備し、
前記コンタクト層は、前記半導体基板との界面にEr、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドからなる界面層を有するMISトランジスタを含むことを特徴とする半導体装置。
【請求項3】
前記MISトランジスタはn型であり、前記界面層はErのシリサイドであることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記半導体基板上に形成されたp型MISトランジスタをさらに具備する相補型MISトランジスタであることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記MISトランジスタはp型であり、前記界面層はPtのシリサイドであることを特徴とする請求項1または2に記載の半導体装置。
【請求項6】
前記半導体基板上に形成されたn型MISトランジスタをさらに具備する相補型MISトランジスタであることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記コンタクト層は、上層が金属からなることを特徴とする請求項1、2、4ないし6のいずれか1項に記載の半導体装置。
【請求項8】
素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第1の界面層を介して形成されたシリサイド層を有するn型MISトランジスタと、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第2の界面層を介して形成されたシリサイド層を有するp型MISトランジスタとを具備し、
前記n型MISトランジスタにおける前記第1の界面層は、Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu、およびPtからなる群から選択される少なくとも1種の金属のシリサイドを含み、前記p型MISトランジスタにおける前記第2の界面層は、前記n型MISトランジスタにおける前記第1の界面層と同一のシリサイドを含むことを特徴とする半導体装置。
【請求項9】
前記半導体基板は、SOI基板であることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記n型MISトランジスタおよび前記p型MISトランジスタのいずれか一方は、前記界面層に接する前記半導体基板中に不純物を有することを特徴とする請求項8に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
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【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2006−60045(P2006−60045A)
【公開日】平成18年3月2日(2006.3.2)
【国際特許分類】
【出願番号】特願2004−240846(P2004−240846)
【出願日】平成16年8月20日(2004.8.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年3月2日(2006.3.2)
【国際特許分類】
【出願日】平成16年8月20日(2004.8.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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