半導体装置及びその製造方法
【課題】ゲート長が１００ｎｍ以下であってもオフリーク電流を十分に抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】Ｎ型ウェル並びにゲート絶縁膜３２及びゲート電極３３が形成された半導体基板３１に対し、リンをイオン注入することにより、半導体基板３１の表面にＮ型ポケット層３４を形成する。ゲート電極３３の長さ（ゲート長）は、１００ｎｍ以下である。イオン注入は、４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを１５乃至３０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．５×１０13ｃｍ-2とする。この方法によれば、Ｎ型ポケット層３４の形成にあたり、リンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。
【解決手段】Ｎ型ウェル並びにゲート絶縁膜３２及びゲート電極３３が形成された半導体基板３１に対し、リンをイオン注入することにより、半導体基板３１の表面にＮ型ポケット層３４を形成する。ゲート電極３３の長さ（ゲート長）は、１００ｎｍ以下である。イオン注入は、４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを１５乃至３０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．５×１０13ｃｍ-2とする。この方法によれば、Ｎ型ポケット層３４の形成にあたり、リンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフリーク電流の低減に好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、チップサイズの縮小化の要請等により、ＭＯＳトランジスタのゲート長の短縮が進められている。また、携帯電話等のバッテリ駆動される電子機器、即ち低オフリーク電流が特に必要とされる電子機器に用いられ、ゲート長が短いＭＯＳトランジスタでは、そのエクステンション層の形成やポケット層の形成に当たって、Ｎ型の不純物としては、拡散係数が低いＡｓが用いられている。具体的には、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタのポケット層及びＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタのエクステンション層に、Ｎ型不純物としてＡｓが用いられている。ゲート長の短縮に伴う短チャネル効果、特にオフリーク電流の発生及びしきい値電圧の低下を抑制するためには、従来、チャネルの不純物濃度を高める方法を形成する方法が採られている。
【０００３】
ＮＭＯＳトランジスタを製造する場合、先ず、図２６（ａ）に示すように、Ｐ型ウェルが表面に形成された半導体基板１０１上に、ゲート絶縁膜１０２及びゲート電極１０３を形成する。次に、図２６（ｂ）に示すように、ボロン（Ｂ）をイオン注入することにより、半導体基板１０１の表面にＰ型ポケット層１０４を形成する。このイオン注入は、平面視で互いに直交する４方向からの斜めイオン注入により行う。また、注入エネルギを５乃至１０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．８×１０13ｃｍ-2とする。次いで、図２６（ｃ）に示すように、砒素（Ａｓ）をイオン注入することにより、ポケット層１０４の表面にＮ型エクステンション層１０６を形成する。このイオン注入は、半導体基板１０１の表面に垂直な方向から行う。また、注入エネルギを２乃至５ｋｅＶとし、ドーズ量を５×１０14乃至３×１０15ｃｍ-2とする。その後、深いＮ型ソース・ドレイン拡散層等を形成してＮＭＯＳトランジスタを完成させる。
【０００４】
一方、ＰＭＯＳトランジスタを製造する場合には、先ず、図２７（ａ）に示すように、Ｎ型ウェルが表面に形成された半導体基板１３１上に、ゲート絶縁膜１３２及びゲート電極１３３を形成する。次に、図２７（ｂ）に示すように、Ａｓをイオン注入することにより、半導体基板１３１の表面にＮ型ポケット層１３４を形成する。このイオン注入は、平面視で互いに直交する４方向からの斜めイオン注入により行う。また、注入エネルギを４０乃至８０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．５×１０13ｃｍ-2とする。次いで、図２７（ｃ）に示すように、Ｂをイオン注入することにより、ポケット層１３４の表面にＰ型エクステンション層１３６を形成する。このイオン注入は、半導体基板１３１の表面に垂直な方向から行う。また、注入エネルギを０．２乃至０．５ｋｅＶとし、ドーズ量を５×１０14乃至２×１０15ｃｍ-2とする。その後、深いＰ型ソース・ドレイン拡散層等を形成してＰＭＯＳトランジスタを完成させる。
【０００５】
【特許文献１】特開平１１−１６３１５７号公報
【特許文献２】特開平５−２６７３３１号公報
【特許文献３】特開平６−２２４３８１号公報
【特許文献４】特開平６−３３８５９１号公報
【特許文献５】特開２０００−１９６０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近時、ゲート長が１００ｎｍ以下となり、ポケット層を形成してチャネルの不純物濃度を高めると、エクステンション近傍のＰＮ接合の電界が強くなり、ドレイン−ボディ間のＢａｎｄ−ｔｏ−Ｂａｎｄトンネルリークが大きくなる。このトンネルリークにより、オフリーク電流が大きくなってしまうという問題がある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであって、ゲート長が１００ｎｍ以下であってもオフリーク電流を十分に抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明に係る半導体装置には、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、前記ゲート電極の側方に形成された１対のサイドウォール絶縁膜と、が設けられている。また、前記半導体基板の表面に第１の深さで、前記ゲート電極に対して自己整合的に形成された１対の第１のＰ型不純物拡散層が形成されている。更に、前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極及び前記サイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＰ型不純物拡散層が形成されている。そして、前記１対の第２のＰ型不純物拡散層の間に形成され、夫々が前記１対の第１のＰ型不純物拡散層の夫々に隣接し、リンを含有する１対のＮ型不純物拡散層が形成されている。また、前記ゲート電極の長さが１００ｎｍ以下であり、前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が３０原子％以上である。
【００１０】
本発明に係る半導体装置の製造方法では、先ず、半導体基板上にゲート絶縁膜及び長さが１００ｎｍ以下のゲート電極を形成する。次に、前記ゲート電極をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対のＮ型不純物拡散層を形成する。次いで、前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第１のＰ型不純物拡散層を第１の深さで形成する。その後、前記ゲート電極の側方に１対のサイドウォール絶縁膜を形成する。そして、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第２のＰ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する。また、前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を３０原子％以上とする。
【発明の効果】
【００１１】
本発明によれば、ゲート長が１００ｎｍ以下であっても、チャネル近傍の強い電界を緩和して半導体基板とドレインとの間で発生するリーク電流を抑制することができる。このため、オフリーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。
【００１３】
（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。
【００１４】
ＭＯＳトランジスタのオフリーク電流は、チャネルの不純物濃度（チャネルドーズ量）に伴って変動し、従来のＭＯＳトランジスタでは、チャネルドーズ量が高いほど、オフリーク電流が小さい。このため、従来、短チャネル効果を抑制するために、チャネルドーズ量を高める方法が採られている。しかし、前述のように、ゲート長がより短くなると、特に１００ｎｍ以下となると、チャネルドーズ量を高くしても、オフリーク電流がある値よりも下がらなくなってしまった。
【００１５】
そこで、本願発明者らがその原因を見出すべく鋭意検討を重ねた結果、次のような事項が明らかになった。図１は、ＮＭＯＳトランジスタにおけるオフリーク電流の種類を示す断面図である。
【００１６】
ＮＭＯＳトランジスタでは、オフ状態では、例えば、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５の電位が０Ｖと印加され、半導体基板１の表面に形成されたソース領域２の電位も０Ｖとされ、半導体基板１の電位も０Ｖとされ、半導体基板１の表面に形成されたドレイン領域３に１．２Ｖの電圧が印加される。
【００１７】
このとき、ソース領域２とドレイン領域３との間にソース−ドレイン（ＳＤ）間リーク電流が流れ、ゲート電極５とドレイン領域３との間にゲート−ドレイン（ＧＤ）間トンネルリーク電流が流れ、半導体基板１とドレイン領域３との間にボディ−ドレイン（ＢＤ）間リーク電流が流れる。これらの総和がオフリーク電流となる。
【００１８】
そして、ＰＭＯＳトランジスタにおけるチャネルドーズ量とオフリーク電流との関係は、図２のようになる。従来のＭＯＳトランジスタのゲート長では、ある程度のチャネルドーズ量であれば、オフリーク電流が許容される程度となっていた。この範囲では、図２に示すように、ＳＤ間リーク電流の影響が極めて大きく、また、ＢＤ間リーク電流の影響が極めて小さいため、チャネルドーズ量を高くすれば、ＳＤ間リーク電流が低減されてオフリーク電流が抑制される。
【００１９】
しかし、従来、よりゲート長を短くするためには、より高いチャネルドーズ量が必要と考えられているが、チャネルドーズ量を高くしていくと、ＢＤ間リーク電流の影響が大きくなって、逆に、オフリーク電流が上昇するようになってしまう。つまり、図２に示すように、実線で示すオフリーク電流には極小値が存在するのである。
【００２０】
このため、ゲート長が１００ｎｍ以下のＭＯＳトランジスタでは、従来のように、単にチャネルドーズ量を高めるだけでは、オフリーク電流を低減することはできなくなっている。
【００２１】
そこで、本願発明者らは、チャネル近傍での電界を弱めるべく、更に鋭意検討を重ねたところ、ＰＭＯＳトランジスタでは、ポケット層の形成に敢えて拡散係数が大きいＰを用いることにより、また、ＮＭＯＳトランジスタでは、エクステンション層の形成にＰを用いることにより、ＢＤ間リーク電流を抑制することができることに想到した。
【００２２】
図３は、チャネルドーズ量とオフリーク電流との関係を、ＡｓポケットとＰポケットとを比較しながら示すグラフである。図３に示すように、ＰＭＯＳトランジスタにおいては、Ａｓポケットを用いた場合（実線）よりも、Ｐポケットを用いた場合（２点鎖線）の方が、ＢＤ間リーク電流が低くなり、その分だけオフリーク電流の極小値が低下している。このことは、チャネルドーズ量を上げることにより、オフリーク電流をより低減することができることを意味している。ＮＭＯＳトランジスタにおいても、従来のＡｓエクステンション層の代わりにＰエクステンション層を用いることで、同様の効果が期待できる。
【００２３】
（ＮチャネルＭＯＳトランジスタにおける効果）
次に、ＮＭＯＳトランジスタにおけるＰエクステンション層の効果について説明する。図４は、Ａｓエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。図４は、ポケット層の形成にＢを用い、エクステンション層の形成にＡｓを用い、ソース・ドレイン拡散層の形成にＰを用いて作製したＮＭＯＳトランジスタに対して測定を行った結果を示している。図４中、▲、●、◆ではポケット層のドーズ量が相違しており、●及び◆のドーズ量は、夫々▲のドーズ量の１．５倍、２倍である。
【００２４】
図４に示すように、１１５ｎｍ（０．１１５μｍ）程度より長いゲート長では、ドーズ量の如何に拘わらず、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動は比較的小さかった。しかし、ゲート長が１００ｎｍ（０．１μｍ）よりも小さくなると、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動（ロールオフ）が大きく、短チャネル効果が顕著となった。
【００２５】
また、Ａｓエクステンション層を用いた場合には、１１５ｎｍのゲート長では、図５に示すように、ポケット層のドーズ量が低くても、ゲート電圧Ｖｇが０Ｖのときのドレイン電流Ｉｄ（オフリーク電流）として１０-11（Ａ／μｍ）程度が達成されているのに対し、８０ｎｍのゲート長では、図６に示すように、しきい値電圧を上げるためにポケット層のドーズ量を増加させると、オフリーク電流がポケット層のドーズ量に応じて大きく変動した。ここで、図５及び図６中の実線、破線、２点鎖線は、夫々図４中の▲、●、◆と同じドーズ量で得られたものである。以下の図７及び図８でも同様である。
【００２６】
つまり、Ａｓエクステンション層を用いた場合には、図５及び図６に示すように、ゲート長が１１５ｎｍの場合には、十分にオフリーク電流が低くなるドーズ量（実線）であっても、ゲート長が８０ｎｍの場合には、１桁以上オフリーク電流が増加し、ドーズ量を１．５倍（破線）、２倍（２点鎖線）にしても、十分に低減することはできず、オフリーク電流の低減は限界に達してしまった。
【００２７】
図７は、図６に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。図７中の太線がＢＤ間リーク電流を示し、より詳細には、太実線、太破線、太２点鎖線は、夫々図６中の実線、破線、２点鎖線で示すグラフのＢＤ間リーク電流を示している。Ａｓエクステンション層を用いた場合には、図７に示すように、ポケット層のドーズ量が高くなるほど、ＢＤ間リーク電流が高くなった。
【００２８】
このような状況に対し、ＮＭＯＳトランジスタにおいて、Ａｓエクステンション層の代わりにＰエクステンション層を用いると、ポケット層のドーズ量の増加に伴うＢＤ間リーク電流の増加を抑制することができる。図８は、Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。図８は、図６及び図７と同様にゲート長を８０ｎｍとしたときに得られたものである。
【００２９】
図８に示すように、Ｐエクステンション層を用いた場合には、ＢＤ間リーク電流は増大することなく、低い値で安定していた。このため、ポケット層のドーズ量を高めることにより、ＳＤ間リーク電流を低減してオフリーク電流を低減することができた。
【００３０】
図９に、参考のために、Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示す。図９中の▲、●及び◆は、夫々図４中の同じ記号と同様の条件で得られた結果を示す。図９に示すように、Ｐエクステンション層を用いた場合でも、８０ｎｍ程度のゲート長では、ロールオフが見受けられる。しかし、このような範囲でも、Ｐエクステンション層が用いられているので、図８に示すように、ポケット層のドーズ量、即ちチャネルドーズ量を高めることにより、オフリーク電流を低減することができる。
【００３１】
なお、Ｐエクステンション層を形成するに当たっては、ゲート電極をマスクとしてその両脇に自己整合的にエクステンション層を形成するのではなく、ゲート電極の側方に薄いサイドウォール絶縁膜を形成した状態で、イオン注入を行うことが必要である。これは、ＰはＡｓよりも拡散係数が大きいためである。図１０は、Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を、薄いサイドウォール絶縁膜の有無を比較しながら示すグラフであり、図１１は、ゲート長とオフリーク電流Ｉｏｆｆとの関係を、薄いサイドウォール絶縁膜の有無を比較しながら示すグラフである。図１０及び図１１中の▲及び◆は、夫々薄いサイドウォール絶縁膜がない場合の結果、薄いサイドウォール絶縁膜がある場合の結果を示している。図１０及び図１１に示すように、薄いサイドウォール絶縁膜がない場合（▲）には、ゲート長が１００ｎｍ以下であると、ロールオフがより顕著であると共に、オフリーク電流が高かった。例えば、ゲート長が９０ｎｍ程度の場合には、薄いサイドウォール絶縁膜が形成されていると（◆）、薄いサイドウォール絶縁膜がない場合（▲）と比較して、オフリーク電流が１桁以上低くなった。
【００３２】
（ＰチャネルＭＯＳトランジスタにおける効果）
次に、ＰＭＯＳトランジスタにおけるＰポケット層の効果について説明する。図１２は、Ａｓポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。図１２は、ポケット層の形成にＡｓを用い、エクステンション層の形成にＢを用い、ソース・ドレイン拡散層の形成にＢを用いて作製したＰＭＯＳトランジスタに対して測定を行った結果を示している。図１２中、▲、●、◆ではポケット層のドーズ量が相違しており、●及び◆のドーズ量は、夫々▲のドーズ量の２倍、３倍である。
【００３３】
図１２に示すように、１１５ｎｍ（０．１１５μｍ）程度より長いゲート長では、ドーズ量の如何に拘わらず、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動は小さかった。しかし、ゲート長が１００ｎｍ（０．１μｍ）よりも小さくなると、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動（ロールオフ）が大きく、短チャネル効果が顕著となった。これは、前述のＮＭＯＳトランジスタと同様の傾向である。
【００３４】
また、Ａｓポケット層を用いた場合には、１１５ｎｍのゲート長では、図１３に示すように、ポケット層のドーズ量が比較的低くても、オフリーク電流が１０-11（Ａ／μｍ）程度であるのに対し、８０ｎｍのゲート長では、図１４に示すように、オフリーク電流がポケット層のドーズ量に応じて大きく変動した。ここで、図１３及び図１４中の実線、破線、２点鎖線は、夫々図１２中の▲、●、◆と同じドーズ量で得られたものである。以下の図１５、図１６及び図１７でも同様である。
【００３５】
そして、Ａｓポケット層を用いた場合には、図１４に示すように、ゲート長が８０ｎｍであると、ポケット層のドーズ量を高くすることにより、オフリーク電流をある程度まで下げることは可能であるが、それ以上にドーズ量を高くしても、オフリーク電流は低下せず、オフリーク電流の低減は限界に達してしまった。
【００３６】
図１５は、図１４に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。図１５１５中の太線がＢＤ間リーク電流を示し、より詳細には、太実線、太破線、太２点鎖線は、夫々図１４中の実線、破線、２点鎖線で示すグラフのＢＤ間リーク電流を示している。Ａｓポケット層を用いた場合には、図１５に示すように、ポケット層のドーズ量が高くなるほど、ＢＤ間リーク電流が高くなった。
【００３７】
このような状況に対し、ＰＭＯＳトランジスタにおいて、Ａｓポケット層の代わりにＰポケット層を用いると、ポケット層のドーズ量の増加に伴うＢＤ間リーク電流の増加を抑制することができる。図１６は、Ｐポケット層を備えたＰＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。図１６は、図１４及び図１５と同様にゲート長を８０ｎｍとしたときに得られたものである。
【００３８】
図１６に示すように、Ｐポケット層を用いた場合には、ＢＤ間リーク電流は増大することなく、低い値で安定していた。このため、ポケット層のドーズ量を高めることにより、ＳＤ間リーク電流を低減してオフリーク電流を低減することができた。
【００３９】
図１７に、参考のために、ゲート長を１１５ｎｍとしたときのＰポケット層を備えたＰＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフを示す。図１７と図１３とを比較すると判るように、ゲート長を１１５ｎｍとした場合にも、ＢＤ間リーク電流の低減に伴うオフリーク電流の低減という効果が得られた。
【００４０】
また、図１８に、参考のために、Ｐポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示す。図１８中の▲、●及び◆は、夫々図１２中の同じ記号と同様の条件で得られた結果を示す。図１８に示すように、Ｐポケット層を用いた場合でも、８０ｎｍ程度のゲート長では、ロールオフが見受けられる。しかし、このような範囲でも、Ｐポケット層が用いられているので、図１６に示すように、ポケット層のドーズ量、即ちチャネルドーズ量を高めることにより、オフリーク電流を低減することができる。
【００４１】
なお、ＰＭＯＳトランジスタにおいて、ポケット層中のＮ型不純物が全てＰである必要はなく、Ａｓが含まれていてもよい。本願発明者らがＡｓの割合とオフリーク電流との関係を調べたところ、図１９に示すような結果が得られた。即ち、ポケット層中のＮ型不純物のうち、Ａｓの割合が０．７（７０％）未満であれば、つまり、Ｐの割合が０．３（３０％）以上であれば、Ｐポケット層と同様に、十分に低いオフリーク電流が得られた。このような結果は、ＮＭＯＳトランジスタでも得られ、ＮＭＯＳトランジスタでは、エクステンション層中のＮ型不純物が全てＰである必要はなく、Ａｓが含まれていてもよい。この場合、Ｐの割合が０．５（５０％）以上であれば、Ｐエクステンション層と同様に、十分に低いオフリーク電流が得られた。
【００４２】
（参考例）
次に、本発明の参考例について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。参考例では、ＮＭＯＳトランジスタを備えた半導体装置を製造する。図２０乃至図２２は、参考例に係る半導体装置の製造方法を工程順に示す断面図である。
【００４３】
参考例では、先ず、図２０（ａ）に示すように、例えばＰ型ウェルが表面に形成されたシリコン基板等の半導体基板１１上に、ゲート絶縁膜１２及びゲート電極１３を形成する。ゲート電極１３の長さ（ゲート長）は、１００ｎｍ以下である。
【００４４】
次に、図２０（ｂ）に示すように、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、半導体基板１１の表面にＰ型ポケット層（Ｐ型不純物拡散層）１４を形成する。このイオン注入は、例えば平面視で互いに直交する４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを５乃至１０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．８×１０13ｃｍ-2とする。
【００４５】
次いで、図２０（ｃ）に示すように、ゲート絶縁膜１２及びゲート電極１３の側方に、薄いサイドウォール絶縁膜（第１のサイドウォール絶縁膜）１５を形成する。薄いサイドウォール絶縁膜１５の厚さは、例えば１０ｎｍ程度である。薄いサイドウォール絶縁膜１５の厚さが５ｎｍ未満であると、ロールオフが顕著になってしきい値電圧が低下する虞がある。また、薄いサイドウォール絶縁膜１５の厚さが１５ｎｍを超えると、寄生抵抗が増加してオン抵抗が上昇する虞がある。このため、薄いサイドウォール絶縁膜１５の厚さは、５乃至１５ｎｍ程度であることが好ましい。
【００４６】
その後、図２１（ａ）に示すように、リン（Ｐ）をイオン注入することにより、ポケット層１４の表面にＮ型エクステンション層（第１のＮ型不純物拡散層）１６を形成する。このイオン注入は、例えば半導体基板１１の表面に垂直な方向から行う。また、例えば、注入エネルギを１乃至２．５ｋｅＶとし、ドーズ量を５×１０14乃至２×１０15ｃｍ-2とする。
【００４７】
続いて、全面に絶縁膜、例えばシリコン酸化膜を形成した後、薄いサイドウォール絶縁膜１５の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、図２１（ｂ）に示すように、サイドウォール絶縁膜（第２のサイドウォール絶縁膜）１７を形成する。サイドウォール絶縁膜１７の幅は、例えば７５ｎｍ程度である。従って、サイドウォール絶縁膜１７の幅は、サイドウォール絶縁膜１５の幅よりも広い。
【００４８】
その後、図２１（ｃ）に示すように、Ｎ型不純物、例えばリンを高濃度でイオン注入することにより、半導体基板１１の表面に深いＮ型ソース・ドレイン拡散層（第２のＮ型不純物拡散層）１８を形成する。このイオン注入は、例えば半導体基板１１の表面に垂直な方向から行う。また、例えば、注入エネルギを４乃至１０ｋｅＶとし、ドーズ量を６×１０15乃至１．２×１０16ｃｍ-2とする。なお、Ｎ型ソース・ドレイン拡散層１８の深さは、Ｎ型エクステンション層１６の深さよりも深い。このイオン注入の後、アニールを行うことにより、注入された不純物を活性化させる。
【００４９】
そして、図２２に示すように、層間絶縁膜１９の形成、この層間絶縁膜１９に対するＮ型ソース・ドレイン拡散層１８まで到達するコンタクトホール２０の開口、及びこのコンタクトホール２０への導電材２１の埋め込み、配線（図示せず）の形成等を行って半導体装置を完成させる。
【００５０】
このようにして製造された半導体装置は、図２２に示す構造を備えている。
【００５１】
このような参考例によれば、Ｎ型エクステンション層１６の形成にあたり、薄いサイドウォール絶縁膜１５をオフセット膜として用いながら拡散係数が砒素よりも大きいリンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。
【００５２】
（実施形態）
次に、本発明の実施形態について説明する。但し、ここでも、便宜上、半導体装置の構造については、その製造方法と共に説明する。本実施形態では、ＰＭＯＳトランジスタを備えた半導体装置を製造する。図２３乃至図２５は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５３】
本実施形態では、先ず、図２３（ａ）に示すように、例えばＮ型ウェルが表面に形成されたシリコン基板等の半導体基板３１上に、ゲート絶縁膜３２及びゲート電極３３を形成する。ゲート電極３３の長さ（ゲート長）は、例えば１００ｎｍ以下である。
【００５４】
次に、図２３（ｂ）に示すように、リンをイオン注入することにより、半導体基板３１の表面にＮ型ポケット層（Ｎ型不純物拡散層）３４を形成する。このイオン注入は、例えば平面視で互いに直交する４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを１５乃至３０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．５×１０13ｃｍ-2とする。
【００５５】
次に、図２３（ｃ）に示すように、Ｐ型不純物、例えばボロンをイオン注入することにより、ポケット層３４の表面にＰ型エクステンション層（第１のＰ型不純物拡散層）３６を形成する。このイオン注入は、例えば半導体基板３１の表面に垂直な方向から行う。また、例えば、注入エネルギを０．２乃至０．５ｋｅＶとし、ドーズ量を５×１０14乃至２×１０15ｃｍ-2とする。
【００５６】
その後、全面に絶縁膜、例えばシリコン酸化膜を形成した後、ゲート絶縁膜３２及びゲート電極３３の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、図２４（ａ）に示すように、サイドウォール絶縁膜３７を形成する。サイドウォール絶縁膜３７の幅は、例えば７５ｎｍ程度である。
【００５７】
続いて、図２４（ｂ）に示すように、Ｐ型不純物、例えばボロンを高濃度でイオン注入することにより、半導体基板３１の表面に深いＰ型ソース・ドレイン拡散層（第２のＰ型不純物拡散層）３８を形成する。このイオン注入は、例えば半導体基板３１の表面に垂直な方向から行う。また、例えば、注入エネルギを３乃至６ｋｅＶとし、ドーズ量を４×１０15乃至６×１０15ｃｍ-2とする。なお、Ｐ型ソース・ドレイン拡散層３８の深さは、Ｐ型エクステンション層３６の深さよりも深い。このイオン注入の後、アニールを行うことにより、注入された不純物を活性化させる。
【００５８】
そして、図２５に示すように、層間絶縁膜３９の形成、この層間絶縁膜３９に対するＰ型ソース・ドレイン拡散層３８まで到達するコンタクトホール４０の開口、及びこのコンタクトホール４０への導電材４１の埋め込み、配線（図示せず）の形成等を行って半導体装置を完成させる。
【００５９】
このようにして製造された半導体装置は、図２５に示す構造を備えている。
【００６０】
このような本発明の実施形態によれば、Ｎ型ポケット層３４の形成にあたり、リンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、参考例と同様に、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。
【００６１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６２】
（付記１） 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の側方に形成された１対の第１のサイドウォール絶縁膜と、
前記ゲート電極との間で前記第１のサイドウォール絶縁膜を挟み、その幅が前記第１のサイドウォール絶縁膜の幅よりも広い１対の第２のサイドウォール絶縁膜と、
前記半導体基板の表面に第１の深さで、前記ゲート電極及び前記第１のサイドウォール絶縁膜に対して自己整合的に形成され、リンを含有する１対の第１のＮ型不純物拡散層と、
前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＮ型不純物拡散層と、
前記１対の第２のＮ型不純物拡散層の間に形成され、夫々が前記１対の第１のＮ型不純物拡散層の夫々に隣接する１対のＰ型不純物拡散層と、
を有することを特徴とする半導体装置。
【００６３】
（付記２） 前記第１のサイドウォール絶縁膜の幅は、５乃至１５ｎｍであることを特徴とする付記１に記載の半導体装置。
【００６４】
（付記３） 前記第１のＮ型不純物拡散層は、砒素を含有することを特徴とする付記１又は２に記載の半導体装置。
【００６５】
（付記４） 前記第１のＮ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が５０原子％以上であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００６６】
（付記５） 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の側方に形成された１対のサイドウォール絶縁膜と、
前記半導体基板の表面に第１の深さで、前記ゲート電極に対して自己整合的に形成された１対の第１のＰ型不純物拡散層と、
前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極及び前記サイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＰ型不純物拡散層と、
前記１対の第２のＰ型不純物拡散層の間に形成され、夫々が前記１対の第１のＰ型不純物拡散層の夫々に隣接し、リンを含有する１対のＮ型不純物拡散層と、
を有することを特徴とする半導体装置。
【００６７】
（付記６） 前記Ｎ型不純物拡散層は、砒素を含有することを特徴とする付記５に記載の半導体装置。
【００６８】
（付記７） 前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が３０原子％以上であることを特徴とする付記５又は６に記載の半導体装置。
【００６９】
（付記８） 前記ゲート電極の長さが１００ｎｍ以下であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００７０】
（付記９） 半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対のＰ型不純物拡散層を形成する工程と、
前記ゲート電極の側方に１対の第１のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記第１のサイドウォール絶縁膜をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対の第１のＮ型不純物拡散層を第１の深さで形成する工程と、
前記ゲート電極との間で前記第１のサイドウォールを挟み、その幅が前記第１のサイドウォール絶縁膜の幅よりも広い１対の第２のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＮ型不純物を導入することにより、１対の第２のＮ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７１】
（付記１０） 前記第１のサイドウォール絶縁膜の幅を、５乃至１５ｎｍとすることを特徴とする付記９に記載の半導体装置の製造方法。
【００７２】
（付記１１） 前記第１のＮ型不純物拡散層を形成する工程において、リンと共に砒素を前記半導体基板の表面に導入することを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００７３】
（付記１２） 前記第１のＮ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を５０原子％以上とすることを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記１３） 前記Ｐ型不純物拡散層を形成する工程は、前記半導体基板の表面に対して傾斜した方向から前記Ｐ型不純物のイオン注入を行う工程を有することを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００７５】
（付記１４） 半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対のＮ型不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第１のＰ型不純物拡散層を第１の深さで形成する工程と、
前記ゲート電極の側方に１対のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第２のＰ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７６】
（付記１５） 前記Ｎ型不純物拡散層を形成する工程において、リンと共に砒素を前記半導体基板の表面に導入することを特徴とする付記１４に記載の半導体装置の製造方法。
【００７７】
（付記１６） 前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を３０原子％以上とすることを特徴とする付記１４又は１５に記載の半導体装置の製造方法。
【００７８】
（付記１７） 前記Ｎ型不純物拡散層を形成する工程は、前記半導体基板の表面に対して傾斜した方向からリンのイオン注入を行う工程を有することを特徴とする付記１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００７９】
（付記１８） 前記ゲート電極を形成する工程において、前記ゲート電極の長さを１００ｎｍ以下とすることを特徴とする付記９乃至１７のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８０】
【図１】ＮＭＯＳトランジスタにおけるオフリーク電流の種類を示す断面図である。
【図２】ＰＭＯＳトランジスタにおけるチャネルドーズ量とオフリーク電流との関係を示すグラフである。
【図３】チャネルドーズ量とオフリーク電流との関係を、ＡｓポケットとＰポケットとを比較しながら示すグラフである。
【図４】Ａｓエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図５】Ａｓエクステンション層を用いてゲート長を１１５ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図６】Ａｓエクステンション層を用いてゲート長を８０ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図７】図６に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。
【図８】Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。
【図９】Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図１０】Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を、薄いサイドウォールの有無を比較しながら示すグラフである。
【図１１】ゲート長とオフリーク電流Ｉｏｆｆとの関係を、薄いサイドウォールの有無を比較しながら示すグラフである。
【図１２】Ａｓポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図１３】Ａｓポケット層を用いてゲート長を１１５ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図１４】Ａｓポケット層を用いてゲート長を８０ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図１５】図１４に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。
【図１６】Ｐポケット層を備えたＰＭＯＳトランジスタ（ゲート長：８０ｎｍ）におけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。
【図１７】Ｐポケット層を備えたＰＭＯＳトランジスタ（ゲート長：１１５ｎｍ）におけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。
【図１８】Ｐポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図１９】Ａｓの比率とオフリーク電流との関係を示すグラフである。
【図２０】参考例に係るＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２１】図２０に引き続き、参考例に係るＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２２】図２１に引き続き、参考例に係るＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２３】本発明の実施形態に係るＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２４】図２３に引き続き、本発明の実施形態に係るＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２５】図２４に引き続き、本発明の実施形態に係るＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２６】従来のＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２７】従来のＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【符号の説明】
【００８１】
１：半導体基板
２：ソース領域
３：ドレイン領域
４：ゲート絶縁膜
５：ゲート電極
１１、３１：半導体基板
１２、３２：ゲート絶縁膜
１３：３３：ゲート電極
１４：Ｐ型ポケット層
１５：薄いサイドウォール絶縁膜
１６：Ｎ型エクステンション層
１７、３７：サイドウォール絶縁膜
１８：Ｎ型ソース・ドレイン拡散層
１９、３９：層間絶縁膜
２０、４０：コンタクトホール
２１、４１：導電材
３４：Ｎ型ポケット層
３６：Ｐ型エクステンション層
３８：Ｐ型ソース・ドレイン拡散層
【技術分野】
【０００１】
本発明は、オフリーク電流の低減に好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、チップサイズの縮小化の要請等により、ＭＯＳトランジスタのゲート長の短縮が進められている。また、携帯電話等のバッテリ駆動される電子機器、即ち低オフリーク電流が特に必要とされる電子機器に用いられ、ゲート長が短いＭＯＳトランジスタでは、そのエクステンション層の形成やポケット層の形成に当たって、Ｎ型の不純物としては、拡散係数が低いＡｓが用いられている。具体的には、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタのポケット層及びＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタのエクステンション層に、Ｎ型不純物としてＡｓが用いられている。ゲート長の短縮に伴う短チャネル効果、特にオフリーク電流の発生及びしきい値電圧の低下を抑制するためには、従来、チャネルの不純物濃度を高める方法を形成する方法が採られている。
【０００３】
ＮＭＯＳトランジスタを製造する場合、先ず、図２６（ａ）に示すように、Ｐ型ウェルが表面に形成された半導体基板１０１上に、ゲート絶縁膜１０２及びゲート電極１０３を形成する。次に、図２６（ｂ）に示すように、ボロン（Ｂ）をイオン注入することにより、半導体基板１０１の表面にＰ型ポケット層１０４を形成する。このイオン注入は、平面視で互いに直交する４方向からの斜めイオン注入により行う。また、注入エネルギを５乃至１０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．８×１０13ｃｍ-2とする。次いで、図２６（ｃ）に示すように、砒素（Ａｓ）をイオン注入することにより、ポケット層１０４の表面にＮ型エクステンション層１０６を形成する。このイオン注入は、半導体基板１０１の表面に垂直な方向から行う。また、注入エネルギを２乃至５ｋｅＶとし、ドーズ量を５×１０14乃至３×１０15ｃｍ-2とする。その後、深いＮ型ソース・ドレイン拡散層等を形成してＮＭＯＳトランジスタを完成させる。
【０００４】
一方、ＰＭＯＳトランジスタを製造する場合には、先ず、図２７（ａ）に示すように、Ｎ型ウェルが表面に形成された半導体基板１３１上に、ゲート絶縁膜１３２及びゲート電極１３３を形成する。次に、図２７（ｂ）に示すように、Ａｓをイオン注入することにより、半導体基板１３１の表面にＮ型ポケット層１３４を形成する。このイオン注入は、平面視で互いに直交する４方向からの斜めイオン注入により行う。また、注入エネルギを４０乃至８０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．５×１０13ｃｍ-2とする。次いで、図２７（ｃ）に示すように、Ｂをイオン注入することにより、ポケット層１３４の表面にＰ型エクステンション層１３６を形成する。このイオン注入は、半導体基板１３１の表面に垂直な方向から行う。また、注入エネルギを０．２乃至０．５ｋｅＶとし、ドーズ量を５×１０14乃至２×１０15ｃｍ-2とする。その後、深いＰ型ソース・ドレイン拡散層等を形成してＰＭＯＳトランジスタを完成させる。
【０００５】
【特許文献１】特開平１１−１６３１５７号公報
【特許文献２】特開平５−２６７３３１号公報
【特許文献３】特開平６−２２４３８１号公報
【特許文献４】特開平６−３３８５９１号公報
【特許文献５】特開２０００−１９６０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近時、ゲート長が１００ｎｍ以下となり、ポケット層を形成してチャネルの不純物濃度を高めると、エクステンション近傍のＰＮ接合の電界が強くなり、ドレイン−ボディ間のＢａｎｄ−ｔｏ−Ｂａｎｄトンネルリークが大きくなる。このトンネルリークにより、オフリーク電流が大きくなってしまうという問題がある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであって、ゲート長が１００ｎｍ以下であってもオフリーク電流を十分に抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明に係る半導体装置には、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、前記ゲート電極の側方に形成された１対のサイドウォール絶縁膜と、が設けられている。また、前記半導体基板の表面に第１の深さで、前記ゲート電極に対して自己整合的に形成された１対の第１のＰ型不純物拡散層が形成されている。更に、前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極及び前記サイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＰ型不純物拡散層が形成されている。そして、前記１対の第２のＰ型不純物拡散層の間に形成され、夫々が前記１対の第１のＰ型不純物拡散層の夫々に隣接し、リンを含有する１対のＮ型不純物拡散層が形成されている。また、前記ゲート電極の長さが１００ｎｍ以下であり、前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が３０原子％以上である。
【００１０】
本発明に係る半導体装置の製造方法では、先ず、半導体基板上にゲート絶縁膜及び長さが１００ｎｍ以下のゲート電極を形成する。次に、前記ゲート電極をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対のＮ型不純物拡散層を形成する。次いで、前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第１のＰ型不純物拡散層を第１の深さで形成する。その後、前記ゲート電極の側方に１対のサイドウォール絶縁膜を形成する。そして、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第２のＰ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する。また、前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を３０原子％以上とする。
【発明の効果】
【００１１】
本発明によれば、ゲート長が１００ｎｍ以下であっても、チャネル近傍の強い電界を緩和して半導体基板とドレインとの間で発生するリーク電流を抑制することができる。このため、オフリーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。
【００１３】
（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。
【００１４】
ＭＯＳトランジスタのオフリーク電流は、チャネルの不純物濃度（チャネルドーズ量）に伴って変動し、従来のＭＯＳトランジスタでは、チャネルドーズ量が高いほど、オフリーク電流が小さい。このため、従来、短チャネル効果を抑制するために、チャネルドーズ量を高める方法が採られている。しかし、前述のように、ゲート長がより短くなると、特に１００ｎｍ以下となると、チャネルドーズ量を高くしても、オフリーク電流がある値よりも下がらなくなってしまった。
【００１５】
そこで、本願発明者らがその原因を見出すべく鋭意検討を重ねた結果、次のような事項が明らかになった。図１は、ＮＭＯＳトランジスタにおけるオフリーク電流の種類を示す断面図である。
【００１６】
ＮＭＯＳトランジスタでは、オフ状態では、例えば、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５の電位が０Ｖと印加され、半導体基板１の表面に形成されたソース領域２の電位も０Ｖとされ、半導体基板１の電位も０Ｖとされ、半導体基板１の表面に形成されたドレイン領域３に１．２Ｖの電圧が印加される。
【００１７】
このとき、ソース領域２とドレイン領域３との間にソース−ドレイン（ＳＤ）間リーク電流が流れ、ゲート電極５とドレイン領域３との間にゲート−ドレイン（ＧＤ）間トンネルリーク電流が流れ、半導体基板１とドレイン領域３との間にボディ−ドレイン（ＢＤ）間リーク電流が流れる。これらの総和がオフリーク電流となる。
【００１８】
そして、ＰＭＯＳトランジスタにおけるチャネルドーズ量とオフリーク電流との関係は、図２のようになる。従来のＭＯＳトランジスタのゲート長では、ある程度のチャネルドーズ量であれば、オフリーク電流が許容される程度となっていた。この範囲では、図２に示すように、ＳＤ間リーク電流の影響が極めて大きく、また、ＢＤ間リーク電流の影響が極めて小さいため、チャネルドーズ量を高くすれば、ＳＤ間リーク電流が低減されてオフリーク電流が抑制される。
【００１９】
しかし、従来、よりゲート長を短くするためには、より高いチャネルドーズ量が必要と考えられているが、チャネルドーズ量を高くしていくと、ＢＤ間リーク電流の影響が大きくなって、逆に、オフリーク電流が上昇するようになってしまう。つまり、図２に示すように、実線で示すオフリーク電流には極小値が存在するのである。
【００２０】
このため、ゲート長が１００ｎｍ以下のＭＯＳトランジスタでは、従来のように、単にチャネルドーズ量を高めるだけでは、オフリーク電流を低減することはできなくなっている。
【００２１】
そこで、本願発明者らは、チャネル近傍での電界を弱めるべく、更に鋭意検討を重ねたところ、ＰＭＯＳトランジスタでは、ポケット層の形成に敢えて拡散係数が大きいＰを用いることにより、また、ＮＭＯＳトランジスタでは、エクステンション層の形成にＰを用いることにより、ＢＤ間リーク電流を抑制することができることに想到した。
【００２２】
図３は、チャネルドーズ量とオフリーク電流との関係を、ＡｓポケットとＰポケットとを比較しながら示すグラフである。図３に示すように、ＰＭＯＳトランジスタにおいては、Ａｓポケットを用いた場合（実線）よりも、Ｐポケットを用いた場合（２点鎖線）の方が、ＢＤ間リーク電流が低くなり、その分だけオフリーク電流の極小値が低下している。このことは、チャネルドーズ量を上げることにより、オフリーク電流をより低減することができることを意味している。ＮＭＯＳトランジスタにおいても、従来のＡｓエクステンション層の代わりにＰエクステンション層を用いることで、同様の効果が期待できる。
【００２３】
（ＮチャネルＭＯＳトランジスタにおける効果）
次に、ＮＭＯＳトランジスタにおけるＰエクステンション層の効果について説明する。図４は、Ａｓエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。図４は、ポケット層の形成にＢを用い、エクステンション層の形成にＡｓを用い、ソース・ドレイン拡散層の形成にＰを用いて作製したＮＭＯＳトランジスタに対して測定を行った結果を示している。図４中、▲、●、◆ではポケット層のドーズ量が相違しており、●及び◆のドーズ量は、夫々▲のドーズ量の１．５倍、２倍である。
【００２４】
図４に示すように、１１５ｎｍ（０．１１５μｍ）程度より長いゲート長では、ドーズ量の如何に拘わらず、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動は比較的小さかった。しかし、ゲート長が１００ｎｍ（０．１μｍ）よりも小さくなると、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動（ロールオフ）が大きく、短チャネル効果が顕著となった。
【００２５】
また、Ａｓエクステンション層を用いた場合には、１１５ｎｍのゲート長では、図５に示すように、ポケット層のドーズ量が低くても、ゲート電圧Ｖｇが０Ｖのときのドレイン電流Ｉｄ（オフリーク電流）として１０-11（Ａ／μｍ）程度が達成されているのに対し、８０ｎｍのゲート長では、図６に示すように、しきい値電圧を上げるためにポケット層のドーズ量を増加させると、オフリーク電流がポケット層のドーズ量に応じて大きく変動した。ここで、図５及び図６中の実線、破線、２点鎖線は、夫々図４中の▲、●、◆と同じドーズ量で得られたものである。以下の図７及び図８でも同様である。
【００２６】
つまり、Ａｓエクステンション層を用いた場合には、図５及び図６に示すように、ゲート長が１１５ｎｍの場合には、十分にオフリーク電流が低くなるドーズ量（実線）であっても、ゲート長が８０ｎｍの場合には、１桁以上オフリーク電流が増加し、ドーズ量を１．５倍（破線）、２倍（２点鎖線）にしても、十分に低減することはできず、オフリーク電流の低減は限界に達してしまった。
【００２７】
図７は、図６に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。図７中の太線がＢＤ間リーク電流を示し、より詳細には、太実線、太破線、太２点鎖線は、夫々図６中の実線、破線、２点鎖線で示すグラフのＢＤ間リーク電流を示している。Ａｓエクステンション層を用いた場合には、図７に示すように、ポケット層のドーズ量が高くなるほど、ＢＤ間リーク電流が高くなった。
【００２８】
このような状況に対し、ＮＭＯＳトランジスタにおいて、Ａｓエクステンション層の代わりにＰエクステンション層を用いると、ポケット層のドーズ量の増加に伴うＢＤ間リーク電流の増加を抑制することができる。図８は、Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。図８は、図６及び図７と同様にゲート長を８０ｎｍとしたときに得られたものである。
【００２９】
図８に示すように、Ｐエクステンション層を用いた場合には、ＢＤ間リーク電流は増大することなく、低い値で安定していた。このため、ポケット層のドーズ量を高めることにより、ＳＤ間リーク電流を低減してオフリーク電流を低減することができた。
【００３０】
図９に、参考のために、Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示す。図９中の▲、●及び◆は、夫々図４中の同じ記号と同様の条件で得られた結果を示す。図９に示すように、Ｐエクステンション層を用いた場合でも、８０ｎｍ程度のゲート長では、ロールオフが見受けられる。しかし、このような範囲でも、Ｐエクステンション層が用いられているので、図８に示すように、ポケット層のドーズ量、即ちチャネルドーズ量を高めることにより、オフリーク電流を低減することができる。
【００３１】
なお、Ｐエクステンション層を形成するに当たっては、ゲート電極をマスクとしてその両脇に自己整合的にエクステンション層を形成するのではなく、ゲート電極の側方に薄いサイドウォール絶縁膜を形成した状態で、イオン注入を行うことが必要である。これは、ＰはＡｓよりも拡散係数が大きいためである。図１０は、Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を、薄いサイドウォール絶縁膜の有無を比較しながら示すグラフであり、図１１は、ゲート長とオフリーク電流Ｉｏｆｆとの関係を、薄いサイドウォール絶縁膜の有無を比較しながら示すグラフである。図１０及び図１１中の▲及び◆は、夫々薄いサイドウォール絶縁膜がない場合の結果、薄いサイドウォール絶縁膜がある場合の結果を示している。図１０及び図１１に示すように、薄いサイドウォール絶縁膜がない場合（▲）には、ゲート長が１００ｎｍ以下であると、ロールオフがより顕著であると共に、オフリーク電流が高かった。例えば、ゲート長が９０ｎｍ程度の場合には、薄いサイドウォール絶縁膜が形成されていると（◆）、薄いサイドウォール絶縁膜がない場合（▲）と比較して、オフリーク電流が１桁以上低くなった。
【００３２】
（ＰチャネルＭＯＳトランジスタにおける効果）
次に、ＰＭＯＳトランジスタにおけるＰポケット層の効果について説明する。図１２は、Ａｓポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。図１２は、ポケット層の形成にＡｓを用い、エクステンション層の形成にＢを用い、ソース・ドレイン拡散層の形成にＢを用いて作製したＰＭＯＳトランジスタに対して測定を行った結果を示している。図１２中、▲、●、◆ではポケット層のドーズ量が相違しており、●及び◆のドーズ量は、夫々▲のドーズ量の２倍、３倍である。
【００３３】
図１２に示すように、１１５ｎｍ（０．１１５μｍ）程度より長いゲート長では、ドーズ量の如何に拘わらず、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動は小さかった。しかし、ゲート長が１００ｎｍ（０．１μｍ）よりも小さくなると、ゲート長の相違に伴うしきい値電圧Ｖｔｈの変動（ロールオフ）が大きく、短チャネル効果が顕著となった。これは、前述のＮＭＯＳトランジスタと同様の傾向である。
【００３４】
また、Ａｓポケット層を用いた場合には、１１５ｎｍのゲート長では、図１３に示すように、ポケット層のドーズ量が比較的低くても、オフリーク電流が１０-11（Ａ／μｍ）程度であるのに対し、８０ｎｍのゲート長では、図１４に示すように、オフリーク電流がポケット層のドーズ量に応じて大きく変動した。ここで、図１３及び図１４中の実線、破線、２点鎖線は、夫々図１２中の▲、●、◆と同じドーズ量で得られたものである。以下の図１５、図１６及び図１７でも同様である。
【００３５】
そして、Ａｓポケット層を用いた場合には、図１４に示すように、ゲート長が８０ｎｍであると、ポケット層のドーズ量を高くすることにより、オフリーク電流をある程度まで下げることは可能であるが、それ以上にドーズ量を高くしても、オフリーク電流は低下せず、オフリーク電流の低減は限界に達してしまった。
【００３６】
図１５は、図１４に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。図１５１５中の太線がＢＤ間リーク電流を示し、より詳細には、太実線、太破線、太２点鎖線は、夫々図１４中の実線、破線、２点鎖線で示すグラフのＢＤ間リーク電流を示している。Ａｓポケット層を用いた場合には、図１５に示すように、ポケット層のドーズ量が高くなるほど、ＢＤ間リーク電流が高くなった。
【００３７】
このような状況に対し、ＰＭＯＳトランジスタにおいて、Ａｓポケット層の代わりにＰポケット層を用いると、ポケット層のドーズ量の増加に伴うＢＤ間リーク電流の増加を抑制することができる。図１６は、Ｐポケット層を備えたＰＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。図１６は、図１４及び図１５と同様にゲート長を８０ｎｍとしたときに得られたものである。
【００３８】
図１６に示すように、Ｐポケット層を用いた場合には、ＢＤ間リーク電流は増大することなく、低い値で安定していた。このため、ポケット層のドーズ量を高めることにより、ＳＤ間リーク電流を低減してオフリーク電流を低減することができた。
【００３９】
図１７に、参考のために、ゲート長を１１５ｎｍとしたときのＰポケット層を備えたＰＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフを示す。図１７と図１３とを比較すると判るように、ゲート長を１１５ｎｍとした場合にも、ＢＤ間リーク電流の低減に伴うオフリーク電流の低減という効果が得られた。
【００４０】
また、図１８に、参考のために、Ｐポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示す。図１８中の▲、●及び◆は、夫々図１２中の同じ記号と同様の条件で得られた結果を示す。図１８に示すように、Ｐポケット層を用いた場合でも、８０ｎｍ程度のゲート長では、ロールオフが見受けられる。しかし、このような範囲でも、Ｐポケット層が用いられているので、図１６に示すように、ポケット層のドーズ量、即ちチャネルドーズ量を高めることにより、オフリーク電流を低減することができる。
【００４１】
なお、ＰＭＯＳトランジスタにおいて、ポケット層中のＮ型不純物が全てＰである必要はなく、Ａｓが含まれていてもよい。本願発明者らがＡｓの割合とオフリーク電流との関係を調べたところ、図１９に示すような結果が得られた。即ち、ポケット層中のＮ型不純物のうち、Ａｓの割合が０．７（７０％）未満であれば、つまり、Ｐの割合が０．３（３０％）以上であれば、Ｐポケット層と同様に、十分に低いオフリーク電流が得られた。このような結果は、ＮＭＯＳトランジスタでも得られ、ＮＭＯＳトランジスタでは、エクステンション層中のＮ型不純物が全てＰである必要はなく、Ａｓが含まれていてもよい。この場合、Ｐの割合が０．５（５０％）以上であれば、Ｐエクステンション層と同様に、十分に低いオフリーク電流が得られた。
【００４２】
（参考例）
次に、本発明の参考例について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。参考例では、ＮＭＯＳトランジスタを備えた半導体装置を製造する。図２０乃至図２２は、参考例に係る半導体装置の製造方法を工程順に示す断面図である。
【００４３】
参考例では、先ず、図２０（ａ）に示すように、例えばＰ型ウェルが表面に形成されたシリコン基板等の半導体基板１１上に、ゲート絶縁膜１２及びゲート電極１３を形成する。ゲート電極１３の長さ（ゲート長）は、１００ｎｍ以下である。
【００４４】
次に、図２０（ｂ）に示すように、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、半導体基板１１の表面にＰ型ポケット層（Ｐ型不純物拡散層）１４を形成する。このイオン注入は、例えば平面視で互いに直交する４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを５乃至１０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．８×１０13ｃｍ-2とする。
【００４５】
次いで、図２０（ｃ）に示すように、ゲート絶縁膜１２及びゲート電極１３の側方に、薄いサイドウォール絶縁膜（第１のサイドウォール絶縁膜）１５を形成する。薄いサイドウォール絶縁膜１５の厚さは、例えば１０ｎｍ程度である。薄いサイドウォール絶縁膜１５の厚さが５ｎｍ未満であると、ロールオフが顕著になってしきい値電圧が低下する虞がある。また、薄いサイドウォール絶縁膜１５の厚さが１５ｎｍを超えると、寄生抵抗が増加してオン抵抗が上昇する虞がある。このため、薄いサイドウォール絶縁膜１５の厚さは、５乃至１５ｎｍ程度であることが好ましい。
【００４６】
その後、図２１（ａ）に示すように、リン（Ｐ）をイオン注入することにより、ポケット層１４の表面にＮ型エクステンション層（第１のＮ型不純物拡散層）１６を形成する。このイオン注入は、例えば半導体基板１１の表面に垂直な方向から行う。また、例えば、注入エネルギを１乃至２．５ｋｅＶとし、ドーズ量を５×１０14乃至２×１０15ｃｍ-2とする。
【００４７】
続いて、全面に絶縁膜、例えばシリコン酸化膜を形成した後、薄いサイドウォール絶縁膜１５の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、図２１（ｂ）に示すように、サイドウォール絶縁膜（第２のサイドウォール絶縁膜）１７を形成する。サイドウォール絶縁膜１７の幅は、例えば７５ｎｍ程度である。従って、サイドウォール絶縁膜１７の幅は、サイドウォール絶縁膜１５の幅よりも広い。
【００４８】
その後、図２１（ｃ）に示すように、Ｎ型不純物、例えばリンを高濃度でイオン注入することにより、半導体基板１１の表面に深いＮ型ソース・ドレイン拡散層（第２のＮ型不純物拡散層）１８を形成する。このイオン注入は、例えば半導体基板１１の表面に垂直な方向から行う。また、例えば、注入エネルギを４乃至１０ｋｅＶとし、ドーズ量を６×１０15乃至１．２×１０16ｃｍ-2とする。なお、Ｎ型ソース・ドレイン拡散層１８の深さは、Ｎ型エクステンション層１６の深さよりも深い。このイオン注入の後、アニールを行うことにより、注入された不純物を活性化させる。
【００４９】
そして、図２２に示すように、層間絶縁膜１９の形成、この層間絶縁膜１９に対するＮ型ソース・ドレイン拡散層１８まで到達するコンタクトホール２０の開口、及びこのコンタクトホール２０への導電材２１の埋め込み、配線（図示せず）の形成等を行って半導体装置を完成させる。
【００５０】
このようにして製造された半導体装置は、図２２に示す構造を備えている。
【００５１】
このような参考例によれば、Ｎ型エクステンション層１６の形成にあたり、薄いサイドウォール絶縁膜１５をオフセット膜として用いながら拡散係数が砒素よりも大きいリンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。
【００５２】
（実施形態）
次に、本発明の実施形態について説明する。但し、ここでも、便宜上、半導体装置の構造については、その製造方法と共に説明する。本実施形態では、ＰＭＯＳトランジスタを備えた半導体装置を製造する。図２３乃至図２５は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５３】
本実施形態では、先ず、図２３（ａ）に示すように、例えばＮ型ウェルが表面に形成されたシリコン基板等の半導体基板３１上に、ゲート絶縁膜３２及びゲート電極３３を形成する。ゲート電極３３の長さ（ゲート長）は、例えば１００ｎｍ以下である。
【００５４】
次に、図２３（ｂ）に示すように、リンをイオン注入することにより、半導体基板３１の表面にＮ型ポケット層（Ｎ型不純物拡散層）３４を形成する。このイオン注入は、例えば平面視で互いに直交する４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを１５乃至３０ｋｅＶとし、ドーズ量を１方向当たり３×１０12乃至１．５×１０13ｃｍ-2とする。
【００５５】
次に、図２３（ｃ）に示すように、Ｐ型不純物、例えばボロンをイオン注入することにより、ポケット層３４の表面にＰ型エクステンション層（第１のＰ型不純物拡散層）３６を形成する。このイオン注入は、例えば半導体基板３１の表面に垂直な方向から行う。また、例えば、注入エネルギを０．２乃至０．５ｋｅＶとし、ドーズ量を５×１０14乃至２×１０15ｃｍ-2とする。
【００５６】
その後、全面に絶縁膜、例えばシリコン酸化膜を形成した後、ゲート絶縁膜３２及びゲート電極３３の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、図２４（ａ）に示すように、サイドウォール絶縁膜３７を形成する。サイドウォール絶縁膜３７の幅は、例えば７５ｎｍ程度である。
【００５７】
続いて、図２４（ｂ）に示すように、Ｐ型不純物、例えばボロンを高濃度でイオン注入することにより、半導体基板３１の表面に深いＰ型ソース・ドレイン拡散層（第２のＰ型不純物拡散層）３８を形成する。このイオン注入は、例えば半導体基板３１の表面に垂直な方向から行う。また、例えば、注入エネルギを３乃至６ｋｅＶとし、ドーズ量を４×１０15乃至６×１０15ｃｍ-2とする。なお、Ｐ型ソース・ドレイン拡散層３８の深さは、Ｐ型エクステンション層３６の深さよりも深い。このイオン注入の後、アニールを行うことにより、注入された不純物を活性化させる。
【００５８】
そして、図２５に示すように、層間絶縁膜３９の形成、この層間絶縁膜３９に対するＰ型ソース・ドレイン拡散層３８まで到達するコンタクトホール４０の開口、及びこのコンタクトホール４０への導電材４１の埋め込み、配線（図示せず）の形成等を行って半導体装置を完成させる。
【００５９】
このようにして製造された半導体装置は、図２５に示す構造を備えている。
【００６０】
このような本発明の実施形態によれば、Ｎ型ポケット層３４の形成にあたり、リンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、参考例と同様に、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。
【００６１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６２】
（付記１） 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の側方に形成された１対の第１のサイドウォール絶縁膜と、
前記ゲート電極との間で前記第１のサイドウォール絶縁膜を挟み、その幅が前記第１のサイドウォール絶縁膜の幅よりも広い１対の第２のサイドウォール絶縁膜と、
前記半導体基板の表面に第１の深さで、前記ゲート電極及び前記第１のサイドウォール絶縁膜に対して自己整合的に形成され、リンを含有する１対の第１のＮ型不純物拡散層と、
前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＮ型不純物拡散層と、
前記１対の第２のＮ型不純物拡散層の間に形成され、夫々が前記１対の第１のＮ型不純物拡散層の夫々に隣接する１対のＰ型不純物拡散層と、
を有することを特徴とする半導体装置。
【００６３】
（付記２） 前記第１のサイドウォール絶縁膜の幅は、５乃至１５ｎｍであることを特徴とする付記１に記載の半導体装置。
【００６４】
（付記３） 前記第１のＮ型不純物拡散層は、砒素を含有することを特徴とする付記１又は２に記載の半導体装置。
【００６５】
（付記４） 前記第１のＮ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が５０原子％以上であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００６６】
（付記５） 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の側方に形成された１対のサイドウォール絶縁膜と、
前記半導体基板の表面に第１の深さで、前記ゲート電極に対して自己整合的に形成された１対の第１のＰ型不純物拡散層と、
前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極及び前記サイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＰ型不純物拡散層と、
前記１対の第２のＰ型不純物拡散層の間に形成され、夫々が前記１対の第１のＰ型不純物拡散層の夫々に隣接し、リンを含有する１対のＮ型不純物拡散層と、
を有することを特徴とする半導体装置。
【００６７】
（付記６） 前記Ｎ型不純物拡散層は、砒素を含有することを特徴とする付記５に記載の半導体装置。
【００６８】
（付記７） 前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が３０原子％以上であることを特徴とする付記５又は６に記載の半導体装置。
【００６９】
（付記８） 前記ゲート電極の長さが１００ｎｍ以下であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００７０】
（付記９） 半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対のＰ型不純物拡散層を形成する工程と、
前記ゲート電極の側方に１対の第１のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記第１のサイドウォール絶縁膜をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対の第１のＮ型不純物拡散層を第１の深さで形成する工程と、
前記ゲート電極との間で前記第１のサイドウォールを挟み、その幅が前記第１のサイドウォール絶縁膜の幅よりも広い１対の第２のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＮ型不純物を導入することにより、１対の第２のＮ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７１】
（付記１０） 前記第１のサイドウォール絶縁膜の幅を、５乃至１５ｎｍとすることを特徴とする付記９に記載の半導体装置の製造方法。
【００７２】
（付記１１） 前記第１のＮ型不純物拡散層を形成する工程において、リンと共に砒素を前記半導体基板の表面に導入することを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００７３】
（付記１２） 前記第１のＮ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を５０原子％以上とすることを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記１３） 前記Ｐ型不純物拡散層を形成する工程は、前記半導体基板の表面に対して傾斜した方向から前記Ｐ型不純物のイオン注入を行う工程を有することを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００７５】
（付記１４） 半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対のＮ型不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第１のＰ型不純物拡散層を第１の深さで形成する工程と、
前記ゲート電極の側方に１対のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第２のＰ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７６】
（付記１５） 前記Ｎ型不純物拡散層を形成する工程において、リンと共に砒素を前記半導体基板の表面に導入することを特徴とする付記１４に記載の半導体装置の製造方法。
【００７７】
（付記１６） 前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を３０原子％以上とすることを特徴とする付記１４又は１５に記載の半導体装置の製造方法。
【００７８】
（付記１７） 前記Ｎ型不純物拡散層を形成する工程は、前記半導体基板の表面に対して傾斜した方向からリンのイオン注入を行う工程を有することを特徴とする付記１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００７９】
（付記１８） 前記ゲート電極を形成する工程において、前記ゲート電極の長さを１００ｎｍ以下とすることを特徴とする付記９乃至１７のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８０】
【図１】ＮＭＯＳトランジスタにおけるオフリーク電流の種類を示す断面図である。
【図２】ＰＭＯＳトランジスタにおけるチャネルドーズ量とオフリーク電流との関係を示すグラフである。
【図３】チャネルドーズ量とオフリーク電流との関係を、ＡｓポケットとＰポケットとを比較しながら示すグラフである。
【図４】Ａｓエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図５】Ａｓエクステンション層を用いてゲート長を１１５ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図６】Ａｓエクステンション層を用いてゲート長を８０ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図７】図６に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。
【図８】Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。
【図９】Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図１０】Ｐエクステンション層を備えたＮＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を、薄いサイドウォールの有無を比較しながら示すグラフである。
【図１１】ゲート長とオフリーク電流Ｉｏｆｆとの関係を、薄いサイドウォールの有無を比較しながら示すグラフである。
【図１２】Ａｓポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図１３】Ａｓポケット層を用いてゲート長を１１５ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図１４】Ａｓポケット層を用いてゲート長を８０ｎｍとしたときに得られたゲート電圧とドレイン電流との関係を示すグラフである。
【図１５】図１４に示すドレイン電流Ｉｄ中のＢＤ間リーク電流を示すグラフである。
【図１６】Ｐポケット層を備えたＰＭＯＳトランジスタ（ゲート長：８０ｎｍ）におけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。
【図１７】Ｐポケット層を備えたＰＭＯＳトランジスタ（ゲート長：１１５ｎｍ）におけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。
【図１８】Ｐポケット層を備えたＰＭＯＳトランジスタにおけるゲート長としきい値電圧Ｖｔｈとの関係を示すグラフである。
【図１９】Ａｓの比率とオフリーク電流との関係を示すグラフである。
【図２０】参考例に係るＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２１】図２０に引き続き、参考例に係るＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２２】図２１に引き続き、参考例に係るＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２３】本発明の実施形態に係るＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２４】図２３に引き続き、本発明の実施形態に係るＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２５】図２４に引き続き、本発明の実施形態に係るＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２６】従来のＮＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【図２７】従来のＰＭＯＳトランジスタの製造方法を工程順に示す断面図である。
【符号の説明】
【００８１】
１：半導体基板
２：ソース領域
３：ドレイン領域
４：ゲート絶縁膜
５：ゲート電極
１１、３１：半導体基板
１２、３２：ゲート絶縁膜
１３：３３：ゲート電極
１４：Ｐ型ポケット層
１５：薄いサイドウォール絶縁膜
１６：Ｎ型エクステンション層
１７、３７：サイドウォール絶縁膜
１８：Ｎ型ソース・ドレイン拡散層
１９、３９：層間絶縁膜
２０、４０：コンタクトホール
２１、４１：導電材
３４：Ｎ型ポケット層
３６：Ｐ型エクステンション層
３８：Ｐ型ソース・ドレイン拡散層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の側方に形成された１対のサイドウォール絶縁膜と、
前記半導体基板の表面に第１の深さで、前記ゲート電極に対して自己整合的に形成された１対の第１のＰ型不純物拡散層と、
前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極及び前記サイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＰ型不純物拡散層と、
前記１対の第２のＰ型不純物拡散層の間に形成され、夫々が前記１対の第１のＰ型不純物拡散層の夫々に隣接し、リンを含有する１対のＮ型不純物拡散層と、
を有し、
前記ゲート電極の長さが１００ｎｍ以下であり、
前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が３０原子％以上であることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜及び長さが１００ｎｍ以下のゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対のＮ型不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第１のＰ型不純物拡散層を第１の深さで形成する工程と、
前記ゲート電極の側方に１対のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第２のＰ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する工程と、
を有し、
前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を３０原子％以上とすることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の側方に形成された１対のサイドウォール絶縁膜と、
前記半導体基板の表面に第１の深さで、前記ゲート電極に対して自己整合的に形成された１対の第１のＰ型不純物拡散層と、
前記半導体基板の表面に前記第１の深さよりも深い第２の深さで、前記ゲート電極及び前記サイドウォール絶縁膜に対して自己整合的に形成された１対の第２のＰ型不純物拡散層と、
前記１対の第２のＰ型不純物拡散層の間に形成され、夫々が前記１対の第１のＰ型不純物拡散層の夫々に隣接し、リンを含有する１対のＮ型不純物拡散層と、
を有し、
前記ゲート電極の長さが１００ｎｍ以下であり、
前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合が３０原子％以上であることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜及び長さが１００ｎｍ以下のゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面に少なくともリンを導入することにより、１対のＮ型不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第１のＰ型不純物拡散層を第１の深さで形成する工程と、
前記ゲート電極の側方に１対のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記半導体基板の表面にＰ型不純物を導入することにより、１対の第２のＰ型不純物拡散層を前記第１の深さよりも深い第２の深さで形成する工程と、
を有し、
前記Ｎ型不純物拡散層中に導入されたＮ型不純物のうち、リンの割合を３０原子％以上とすることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００６−３３９６７０（Ｐ２００６−３３９６７０Ａ）
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００６−２２４４４７（Ｐ２００６−２２４４４７）
【出願日】平成１８年８月２１日（２００６．８．２１）
【分割の表示】特願２００３−５３３３０（Ｐ２００３−５３３３０）の分割
【原出願日】平成１５年２月２８日（２００３．２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願日】平成１８年８月２１日（２００６．８．２１）
【分割の表示】特願２００３−５３３３０（Ｐ２００３−５３３３０）の分割
【原出願日】平成１５年２月２８日（２００３．２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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