半導体装置およびその製造方法
【課題】 活性領域とタングステンプラグとの接触面積の低下を防止する。
【解決手段】 シリコン基板１にＳＴＩ２を形成し、活性領域３を区画形成する。ゲート電極４ａを形成した後に、活性領域３のコンタクトホール５を形成する領域の表面を上に凸の滑らかな表面となるようにＲＩＥ加工する。層間絶縁膜１０にコンタクトホール５を形成する際に、パターンずれが発生してもコンタクトプラグ１３との接触面積の低下を防止できる。設計ルールの縮小化に伴う不具合を回避することができる。
【解決手段】 シリコン基板１にＳＴＩ２を形成し、活性領域３を区画形成する。ゲート電極４ａを形成した後に、活性領域３のコンタクトホール５を形成する領域の表面を上に凸の滑らかな表面となるようにＲＩＥ加工する。層間絶縁膜１０にコンタクトホール５を形成する際に、パターンずれが発生してもコンタクトプラグ１３との接触面積の低下を防止できる。設計ルールの縮小化に伴う不具合を回避することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に素子分離領域を設けることで素子形成領域を形成する構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の半導体装置である例えばフラッシュメモリでは、半導体基板上でトランジスタを形成する活性領域をＳＴＩ（Shallow Trench Isolation ）で分離する構成のものがある。このような技術として例えば特許文献１に示すようなものがある。
【０００３】
これは、例えばシリコン基板にシリコン酸化膜、多結晶シリコン膜、シリコン窒化膜を順次形成し、これをフォトリソグラフィ処理により所定パターンにエッチングすると共に、シリコン基板にトレンチを形成し、このトレンチ内部にシリコン酸化膜を埋め込む。これにより、シリコン基板にＳＴＩを形成してシリコン基板表面を素子形成領域に区画形成する。
【０００４】
次に、ＣＭＰ法により平坦化処理を実施し、さらにＲＩＥ法によりＳＴＩに埋め込んだシリコン酸化膜の高さを調整した後、シリコン窒化膜を剥離する。この後、コントロールゲート形成用のＯＮＯ膜、多結晶シリコン膜、ＷＳｉ（タングステンシリサイド）膜、シリコン窒化膜を積層形成すると共に、シリコン酸化膜を形成する。続いて、フォトリソグラフィ処理により、ＲＩＥ加工を行い、シリコン酸化膜、シリコン窒化膜、ＷＳｉ膜、多結晶シリコン膜、ＯＮＯ膜をエッチングしてゲート電極を形成する。
【０００５】
次に、ゲート電極の側壁にシリコン酸化膜を形成し、さらに、シリコン酸化膜を形成してこれをエッチング加工し、この上にシリコン窒化膜を形成する。この後、再びシリコン酸化膜を形成してＣＭＰ法による平坦化処理を行い、続いて、シリコン酸化膜を形成してフォトリソグラフィ処理によりマスクを形成し、コンタクトホールを形成して導体を埋め込む。
【特許文献１】特開２００４−３５６４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のようにして製造する場合に、コンタクトホールを形成する際にパターンずれが生ずると、コンタクトホールとシリコン基板の素子形成領域と対向する部分の面積が小さくなり、これによってコンタクトホール内に形成した導体が素子形成領域と接触する面積が小さくなって接触抵抗が増大することになる。
【０００７】
このような現象は、パターンずれが生ずることを想定したプロセスでは必ず発生するのであるが、これまでの微細化の程度では問題とならぬ程度の接触抵抗の増大であった。しかし、近年の設計ルールの縮小化の傾向により、この接触抵抗の増大が素子の特性上において悪影響を及ぼす程度となりつつある。そして、このような接触抵抗の増大は、書込み動作において書込み時間が長くなることにつながり、素子特性として機能が低下することになる。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的は、素子形成領域の絶縁膜に接続孔を形成して電極を形成する部分について、フォトリソグラフィ処理においてパターンずれが発生しても接触抵抗の増大を極力抑制でき、素子特性に悪影響が及ばないようにすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、
半導体基板と、
この半導体基板に形成された溝内に第１の絶縁膜を埋め込んでなる素子分離領域と、
前記半導体基板の表面領域に前記素子分離領域により区画形成された素子形成領域と、
この素子形成領域の上面に形成された第２の絶縁膜と、
前記素子形成領域の電極形成領域に対応して前記第２の絶縁膜に形成された接続孔とを備え、
前記素子形成領域の前記接続孔を形成する部分の表面を、中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に形成したところに特徴を有する。
【００１０】
また、本発明の半導体装置の製造方法は、
半導体基板にトレンチを形成して内部に素子分離絶縁膜を埋め込むことで素子分離領域を形成する素子分離工程と、
この素子分離領域で分離形成された素子形成領域にゲート電極を形成するゲート電極形成工程と、
前記素子形成領域のうちの接続孔を形成する部分の表面を中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に加工するエッチング工程と、
層間絶縁膜を形成する成膜工程と、
前記接続孔を形成する接続孔形成工程と、
前記接続孔に電極材料を埋め込み形成する電極形成工程と
を備えたところに特徴を有する。
【発明の効果】
【００１１】
本発明によれば、素子形成領域のうちの接続孔を形成する部分の表面を中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状としているので、この接続孔を形成する際にパターンずれが発生した場合でも、この内部に埋め込み形成する電極材料と素子形成領域との電気的接触の面積を確保することができるようになり、接触抵抗の増大を防止して素子特性が劣化するのを防止することができるようになる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態について図面を参照しながら説明する。
図１（ａ）、（ｂ）および図２はフラッシュメモリのメモリセル領域の模式的な断面構造を示す図およびその切断位置を示す概略的な平面図を示す。図２に示しているように、フラッシュメモリは、半導体基板としてのシリコン基板１に素子分離領域としてのＳＴＩ２を形成することにより基板表面部を帯状に分離することで素子形成領域である活性領域（ＡＡ：Active Area）３を形成する構成となっている。
【００１３】
上記したＳＴＩ２および活性領域３の上部には、これを横切るように所定間隔でゲート電極４が形成されている。このゲート電極４は、上部側の帯状に形成されている部分は、コントロールゲートとして機能する部分であり、このコントロールゲートの下部の各活性領域３と交差する部分に対応してフローティングゲートが形成された構成となっている。
【００１４】
なお、図中、ゲート電極４ａで示したものは、セレクトゲート（選択ゲート）として機能するもので、この部分のトランジスタは選択トランジスタとして設けられており、フローティングゲートも設けない構成となっている。そして、活性領域３のセレクトゲート４ａと４ａとの間に位置する部分には、図示しない層間絶縁膜に後述するようにコンタクトホール５が形成され、電気的に接触をとる構成となっている。
【００１５】
図１（ａ）は、図２に示した構成中、コンタクトホール５を形成した活性領域３を横切る方向でゲート電極４ａ、４ａ間をＡ−Ａ切断線に沿って切断した模式的断面図であり、図１（ｂ）は、同じく図２に示した構成中、ゲート電極４、４ａを横切る方向で活性領域３の上に示すＢ−Ｂ切断線に沿って切断した模式的断面図である。
【００１６】
図１（ａ）、（ｂ）において、シリコン基板１には、表面から所定深さまでエッチングで掘り下げて形成されたトレンチ６が設けられ、その内壁には薄いシリコン酸化膜７が形成されている。このトレンチ６のシリコン酸化膜７の内部側にはＨＤＰ(High Density Plasma)法により形成された第１の絶縁膜である素子分離絶縁膜としてのシリコン酸化膜８により埋め込まれている。このように構成されたＳＴＩ２により、シリコン基板１の表面が区画され、これによって素子形成領域に相当する活性領域３が分離形成される。
【００１７】
図１（ａ）に示す断面部分では、活性領域３のうちで、選択トランジスタのコンタクトホール５が形成される部分であり、この部分は図示のように、ＳＴＩ２および活性領域３の表面が波状にカーブを描く形状に形成されている。そして、この選択トランジスタの活性領域３の表面は、中央部３ａ付近が最も高く、ＳＴＩ２と隣接する端部３ｂにおいては低くなるように上方に凸で滑らかな面に形成されている。
【００１８】
上記構成の上面にはシリコン窒化膜９が形成されると共に、第２の絶縁膜である層間絶縁膜としてのシリコン酸化膜１０、シリコン酸化膜１１が積層形成されている。シリコン酸化膜１０、１１には上記したコンタクトホール５が貫通するように形成され、シリコン窒化膜９も開口されている。このコンタクトホール５の内部には薄い膜厚のバリアメタル層１２が形成されると共にその内側を充填するようにタングステンプラグ１３が埋め込み形成されている。
【００１９】
次に、図１（ｂ）において、活性領域３の形成方向に沿った断面では、ゲート酸化膜１４の上に、活性領域３を横切るようにしてゲート電極４ａが形成されている。このゲート電極１４ａ（あるいはゲート電極１４）は、下層からフローティングゲートを形成する多結晶シリコン膜１５、ＯＮＯ膜１６、コントロールゲートを形成する多結晶シリコン膜１７、タングステンシリサイド（ＷＳｉ）膜１８を積層したものである。なお、選択トランジスタでは、フローティングゲートは不要のため、多結晶シリコン膜１５と１７とはＯＮＯ膜１６の一部に開口を形成して電気的に導通する状態に形成されている。
【００２０】
ゲート電極４ａの側壁部には薄いシリコン酸化膜１９が形成されており、さらにスペーサとしてシリコン酸化膜２０が形成されている。ゲート電極４ａの上面にはシリコン窒化膜２１が形成されており、さらにこれらを覆うようにシリコン酸化膜１０、１１が形成されている。ゲート電極４ａ、４ａ間に、シリコン酸化膜１０、１１を貫通するようにコンタクトホール５が形成されており、この内部には上記したバリアメタル層１２およびタングステンプラグ１３が形成されている。
【００２１】
上記構成によれば、コンタクトホール５を形成している活性領域３の表面が凸状に盛り上がった形状に形成されているので、パターンずれが発生してコンタクトホール５の位置が標準位置からずれた図示のような場合でも、電極として形成しているコンタクトプラグ１３と接触する部分の面積を確保することができるようになり、パターンずれに起因した接触抵抗の増大を防止して良好な動作を行わせることができるようになる。
【００２２】
次に、上記構成の製造工程について図３〜図１０を参照して説明する。
図３において、まず、シリコン基板１を７５０℃の水蒸気雰囲気で加熱し、表面にシリコン酸化膜１４を膜厚８ｎｍで形成する。次に減圧ＣＶＤ（Chemical Vapor Deposition）法で、Ｐ（リン）を添加した膜厚１４０ｎｍの第１の多結晶シリコン膜１５と、膜厚７０ｎｍのシリコン窒化膜２２とを推積する。
【００２３】
この後、マスク材としてのシリコン酸化膜（図示せず）を推積し、フォトリソグラフィ処理によりフォトレジストを所望のパターンに形成し、ＲＩＥ（Reactive Ion Etching）法によりマスク材としてのシリコン酸化膜を加工し、続いてＯ２プラズマ中にシリコン基板をさらしてフォトレジストを除去する。
【００２４】
次に、図４に示すように、シリコン酸化膜を加工して形成したマスクを用いてシリコン窒化膜２２を加工し、パターニングしたシリコン窒化膜２２をマスクにして多結晶シリコン膜１５とシリコン酸化膜１４およびシリコン基板１を加工し、シリコン基板１中にトレンチ６を形成する。次に、１０００℃の酸素雰囲気中で加熱し、トレンチ６の外壁にシリコン酸化膜７を形成する。続いてＨＤＰ法により膜厚７５０ｎｍのシリコン酸化膜８を堆積する。続いて、ＣＭＰ(Chemical Mechanical Polish)法によりシリコン酸化膜８を平坦化し、８５０℃の窒素雰囲気中で加熱する。
次に、図５に示すように、ＲＩＥ法にてシリコン基板１の表面から所望の高さとなるようにエッチングを行ってシリコン酸化膜８の高さをあわせる。この後、図６に示すように、１５０℃のリン酸処理によりシリコン窒化膜２２を除去する。
【００２５】
次に、図７に示すように、減圧ＣＶＤ法で、ＯＮＯ膜（５．５ｎｍのシリコン酸化膜、９．５ｎｍのシリコン窒化膜、５．３ｎｍのシリコン酸化膜の３層膜）１６、Ｐ（リン）を添加した膜厚８０ｎｍの多結晶シリコン膜１７、膜厚１２０ｎｍのＷＳｉ（タングステンシリサイド）膜１８、膜厚２２０ｎｍのシリコン窒化膜２１を堆積する。次にマスク材としてのシリコン酸化膜（図示せず）を推積する。フォトリソグラフィ処理によりフォトレジストを所望の形にパターニングし、それをマスクにしてシリコン酸化膜をＲＩＥ法により加工し、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストを除去する。
【００２６】
エッチング加工したシリコン酸化膜をマスクとして、シリコン窒化膜２１をＲＩＥ法で加工し、続いてシリコン窒化膜２１をマスクに、ＷＳｉ膜１８、多結晶シリコン膜１７、ＯＮＯ膜１６、多結晶シリコン膜１５を順次ＲＩＥ法で加工し、この後、１０００℃の酸素雰囲気中で加熱し、ゲート電極４ａの側壁にシリコン酸化膜１９を形成する。
【００２７】
次に、二層のシリコン酸化膜を堆積させて、ＲＩＥ法により加工することでゲート電極４ａの側壁部にシリコン酸化膜２０を形成する。このとき、図８（ａ）に示すように、後にコンタクトホール５を形成する部分の活性領域３は、ＳＴＩ２と隣接する部分の肩部が丸くなるような条件でＲＩＥ加工する。これによって、図示のように、活性領域３の中央部付近が高く端部が低くなるような山形の形状とされる。続いてシリコン窒化膜９を２０ｎｍの膜厚で推積する。
【００２８】
次に、図９に示すように、シリコン酸化膜１０を推積し、７５０℃の酸素雰囲気中で加熱処理をする。この後、ＣＭＰ法によりシリコン酸化膜１０を平坦化し、続いてシリコン酸化膜１１を推積する。次に、図１０に示すように、フォトリソグラフィ処理によりコンタクトホール５の形成パターンにレジストをパターニングし、これをマスクにしてシリコン酸化膜１１、１０をＲＩＥ法で加工し、Ｏ２プラズマ中にシリコン基板をさらし、フォトレジストを除去する。続いてシリコン窒化膜９とシリコン酸化膜１４をＲＩＥ法で加工する。
【００２９】
この後、スパッタ法でバリアメタル１２をコンタクトエリアに成膜し、５５０℃の窒素雰囲気中で加熱処理する。続いてＣＶＤ法によりタングステン１３を推積させ、ＣＭＰ法によりタングステン１３およびバリアメタル１２を研磨し、前述の図１に示したように平坦化した状態の構成を得る。
【００３０】
このような本実施形態によれば、コンタクトホール５を形成する部分の活性領域３の表面を中央部から隣接するＳＴＩ２の端部にかけて凸状になるようにＲＩＥ法の加工条件を選んで形成しているので、コンタクトホール５の形成時にフォトリソグラフィ処理工程の工程能力としてパターンずれが発生した場合でも、バリアメタル１２およびタングステンプラグ１３と活性領域３との接触面積を確保することができるようになり、接触抵抗が増大するのを防止することができる。これによって、メモリセルの書込み速度が低下するなどの動作時間の低下を防止することができる。
【００３１】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
コンタクトホール５を形成する活性領域３の表面形状は、上記実施形態に示した形状以外にも、中央部からＳＴＩ２との境界部にかけて低くなるような種々の形状に形成することができる。
ＮＡＮＤフラッシュメモリ以外にも、ＮＯＲ型フラッシュメモリあるいは他のメモリ素子にも適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態を示す異なる方向で切断した要部の模式的断面図（（ａ）、（ｂ）は、図２中、Ａ−Ａ線およびＢ−Ｂ線で切断した各断面図）
【図２】模式的な平面図
【図３】製造工程における図１に対応する模式的断面図（その１）
【図４】製造工程における図１に対応する模式的断面図（その２）
【図５】製造工程における図１に対応する模式的断面図（その３）
【図６】製造工程における図１に対応する模式的断面図（その４）
【図７】製造工程における図１に対応する模式的断面図（その５）
【図８】製造工程における図１に対応する模式的断面図（その６）
【図９】製造工程における図１に対応する模式的断面図（その７）
【図１０】製造工程における図１に対応する模式的断面図（その８）
【符号の説明】
【００３３】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域（素子形成領域）、４、４ａはゲート電極、５はコンタクトホール（接続孔）、６はトレンチ、９はシリコン窒化膜、１２はバリアメタル、１３はタングステンプラグ（電極材料）、１４はゲート酸化膜である。
【技術分野】
【０００１】
本発明は、半導体基板に素子分離領域を設けることで素子形成領域を形成する構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の半導体装置である例えばフラッシュメモリでは、半導体基板上でトランジスタを形成する活性領域をＳＴＩ（Shallow Trench Isolation ）で分離する構成のものがある。このような技術として例えば特許文献１に示すようなものがある。
【０００３】
これは、例えばシリコン基板にシリコン酸化膜、多結晶シリコン膜、シリコン窒化膜を順次形成し、これをフォトリソグラフィ処理により所定パターンにエッチングすると共に、シリコン基板にトレンチを形成し、このトレンチ内部にシリコン酸化膜を埋め込む。これにより、シリコン基板にＳＴＩを形成してシリコン基板表面を素子形成領域に区画形成する。
【０００４】
次に、ＣＭＰ法により平坦化処理を実施し、さらにＲＩＥ法によりＳＴＩに埋め込んだシリコン酸化膜の高さを調整した後、シリコン窒化膜を剥離する。この後、コントロールゲート形成用のＯＮＯ膜、多結晶シリコン膜、ＷＳｉ（タングステンシリサイド）膜、シリコン窒化膜を積層形成すると共に、シリコン酸化膜を形成する。続いて、フォトリソグラフィ処理により、ＲＩＥ加工を行い、シリコン酸化膜、シリコン窒化膜、ＷＳｉ膜、多結晶シリコン膜、ＯＮＯ膜をエッチングしてゲート電極を形成する。
【０００５】
次に、ゲート電極の側壁にシリコン酸化膜を形成し、さらに、シリコン酸化膜を形成してこれをエッチング加工し、この上にシリコン窒化膜を形成する。この後、再びシリコン酸化膜を形成してＣＭＰ法による平坦化処理を行い、続いて、シリコン酸化膜を形成してフォトリソグラフィ処理によりマスクを形成し、コンタクトホールを形成して導体を埋め込む。
【特許文献１】特開２００４−３５６４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のようにして製造する場合に、コンタクトホールを形成する際にパターンずれが生ずると、コンタクトホールとシリコン基板の素子形成領域と対向する部分の面積が小さくなり、これによってコンタクトホール内に形成した導体が素子形成領域と接触する面積が小さくなって接触抵抗が増大することになる。
【０００７】
このような現象は、パターンずれが生ずることを想定したプロセスでは必ず発生するのであるが、これまでの微細化の程度では問題とならぬ程度の接触抵抗の増大であった。しかし、近年の設計ルールの縮小化の傾向により、この接触抵抗の増大が素子の特性上において悪影響を及ぼす程度となりつつある。そして、このような接触抵抗の増大は、書込み動作において書込み時間が長くなることにつながり、素子特性として機能が低下することになる。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的は、素子形成領域の絶縁膜に接続孔を形成して電極を形成する部分について、フォトリソグラフィ処理においてパターンずれが発生しても接触抵抗の増大を極力抑制でき、素子特性に悪影響が及ばないようにすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、
半導体基板と、
この半導体基板に形成された溝内に第１の絶縁膜を埋め込んでなる素子分離領域と、
前記半導体基板の表面領域に前記素子分離領域により区画形成された素子形成領域と、
この素子形成領域の上面に形成された第２の絶縁膜と、
前記素子形成領域の電極形成領域に対応して前記第２の絶縁膜に形成された接続孔とを備え、
前記素子形成領域の前記接続孔を形成する部分の表面を、中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に形成したところに特徴を有する。
【００１０】
また、本発明の半導体装置の製造方法は、
半導体基板にトレンチを形成して内部に素子分離絶縁膜を埋め込むことで素子分離領域を形成する素子分離工程と、
この素子分離領域で分離形成された素子形成領域にゲート電極を形成するゲート電極形成工程と、
前記素子形成領域のうちの接続孔を形成する部分の表面を中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に加工するエッチング工程と、
層間絶縁膜を形成する成膜工程と、
前記接続孔を形成する接続孔形成工程と、
前記接続孔に電極材料を埋め込み形成する電極形成工程と
を備えたところに特徴を有する。
【発明の効果】
【００１１】
本発明によれば、素子形成領域のうちの接続孔を形成する部分の表面を中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状としているので、この接続孔を形成する際にパターンずれが発生した場合でも、この内部に埋め込み形成する電極材料と素子形成領域との電気的接触の面積を確保することができるようになり、接触抵抗の増大を防止して素子特性が劣化するのを防止することができるようになる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態について図面を参照しながら説明する。
図１（ａ）、（ｂ）および図２はフラッシュメモリのメモリセル領域の模式的な断面構造を示す図およびその切断位置を示す概略的な平面図を示す。図２に示しているように、フラッシュメモリは、半導体基板としてのシリコン基板１に素子分離領域としてのＳＴＩ２を形成することにより基板表面部を帯状に分離することで素子形成領域である活性領域（ＡＡ：Active Area）３を形成する構成となっている。
【００１３】
上記したＳＴＩ２および活性領域３の上部には、これを横切るように所定間隔でゲート電極４が形成されている。このゲート電極４は、上部側の帯状に形成されている部分は、コントロールゲートとして機能する部分であり、このコントロールゲートの下部の各活性領域３と交差する部分に対応してフローティングゲートが形成された構成となっている。
【００１４】
なお、図中、ゲート電極４ａで示したものは、セレクトゲート（選択ゲート）として機能するもので、この部分のトランジスタは選択トランジスタとして設けられており、フローティングゲートも設けない構成となっている。そして、活性領域３のセレクトゲート４ａと４ａとの間に位置する部分には、図示しない層間絶縁膜に後述するようにコンタクトホール５が形成され、電気的に接触をとる構成となっている。
【００１５】
図１（ａ）は、図２に示した構成中、コンタクトホール５を形成した活性領域３を横切る方向でゲート電極４ａ、４ａ間をＡ−Ａ切断線に沿って切断した模式的断面図であり、図１（ｂ）は、同じく図２に示した構成中、ゲート電極４、４ａを横切る方向で活性領域３の上に示すＢ−Ｂ切断線に沿って切断した模式的断面図である。
【００１６】
図１（ａ）、（ｂ）において、シリコン基板１には、表面から所定深さまでエッチングで掘り下げて形成されたトレンチ６が設けられ、その内壁には薄いシリコン酸化膜７が形成されている。このトレンチ６のシリコン酸化膜７の内部側にはＨＤＰ(High Density Plasma)法により形成された第１の絶縁膜である素子分離絶縁膜としてのシリコン酸化膜８により埋め込まれている。このように構成されたＳＴＩ２により、シリコン基板１の表面が区画され、これによって素子形成領域に相当する活性領域３が分離形成される。
【００１７】
図１（ａ）に示す断面部分では、活性領域３のうちで、選択トランジスタのコンタクトホール５が形成される部分であり、この部分は図示のように、ＳＴＩ２および活性領域３の表面が波状にカーブを描く形状に形成されている。そして、この選択トランジスタの活性領域３の表面は、中央部３ａ付近が最も高く、ＳＴＩ２と隣接する端部３ｂにおいては低くなるように上方に凸で滑らかな面に形成されている。
【００１８】
上記構成の上面にはシリコン窒化膜９が形成されると共に、第２の絶縁膜である層間絶縁膜としてのシリコン酸化膜１０、シリコン酸化膜１１が積層形成されている。シリコン酸化膜１０、１１には上記したコンタクトホール５が貫通するように形成され、シリコン窒化膜９も開口されている。このコンタクトホール５の内部には薄い膜厚のバリアメタル層１２が形成されると共にその内側を充填するようにタングステンプラグ１３が埋め込み形成されている。
【００１９】
次に、図１（ｂ）において、活性領域３の形成方向に沿った断面では、ゲート酸化膜１４の上に、活性領域３を横切るようにしてゲート電極４ａが形成されている。このゲート電極１４ａ（あるいはゲート電極１４）は、下層からフローティングゲートを形成する多結晶シリコン膜１５、ＯＮＯ膜１６、コントロールゲートを形成する多結晶シリコン膜１７、タングステンシリサイド（ＷＳｉ）膜１８を積層したものである。なお、選択トランジスタでは、フローティングゲートは不要のため、多結晶シリコン膜１５と１７とはＯＮＯ膜１６の一部に開口を形成して電気的に導通する状態に形成されている。
【００２０】
ゲート電極４ａの側壁部には薄いシリコン酸化膜１９が形成されており、さらにスペーサとしてシリコン酸化膜２０が形成されている。ゲート電極４ａの上面にはシリコン窒化膜２１が形成されており、さらにこれらを覆うようにシリコン酸化膜１０、１１が形成されている。ゲート電極４ａ、４ａ間に、シリコン酸化膜１０、１１を貫通するようにコンタクトホール５が形成されており、この内部には上記したバリアメタル層１２およびタングステンプラグ１３が形成されている。
【００２１】
上記構成によれば、コンタクトホール５を形成している活性領域３の表面が凸状に盛り上がった形状に形成されているので、パターンずれが発生してコンタクトホール５の位置が標準位置からずれた図示のような場合でも、電極として形成しているコンタクトプラグ１３と接触する部分の面積を確保することができるようになり、パターンずれに起因した接触抵抗の増大を防止して良好な動作を行わせることができるようになる。
【００２２】
次に、上記構成の製造工程について図３〜図１０を参照して説明する。
図３において、まず、シリコン基板１を７５０℃の水蒸気雰囲気で加熱し、表面にシリコン酸化膜１４を膜厚８ｎｍで形成する。次に減圧ＣＶＤ（Chemical Vapor Deposition）法で、Ｐ（リン）を添加した膜厚１４０ｎｍの第１の多結晶シリコン膜１５と、膜厚７０ｎｍのシリコン窒化膜２２とを推積する。
【００２３】
この後、マスク材としてのシリコン酸化膜（図示せず）を推積し、フォトリソグラフィ処理によりフォトレジストを所望のパターンに形成し、ＲＩＥ（Reactive Ion Etching）法によりマスク材としてのシリコン酸化膜を加工し、続いてＯ２プラズマ中にシリコン基板をさらしてフォトレジストを除去する。
【００２４】
次に、図４に示すように、シリコン酸化膜を加工して形成したマスクを用いてシリコン窒化膜２２を加工し、パターニングしたシリコン窒化膜２２をマスクにして多結晶シリコン膜１５とシリコン酸化膜１４およびシリコン基板１を加工し、シリコン基板１中にトレンチ６を形成する。次に、１０００℃の酸素雰囲気中で加熱し、トレンチ６の外壁にシリコン酸化膜７を形成する。続いてＨＤＰ法により膜厚７５０ｎｍのシリコン酸化膜８を堆積する。続いて、ＣＭＰ(Chemical Mechanical Polish)法によりシリコン酸化膜８を平坦化し、８５０℃の窒素雰囲気中で加熱する。
次に、図５に示すように、ＲＩＥ法にてシリコン基板１の表面から所望の高さとなるようにエッチングを行ってシリコン酸化膜８の高さをあわせる。この後、図６に示すように、１５０℃のリン酸処理によりシリコン窒化膜２２を除去する。
【００２５】
次に、図７に示すように、減圧ＣＶＤ法で、ＯＮＯ膜（５．５ｎｍのシリコン酸化膜、９．５ｎｍのシリコン窒化膜、５．３ｎｍのシリコン酸化膜の３層膜）１６、Ｐ（リン）を添加した膜厚８０ｎｍの多結晶シリコン膜１７、膜厚１２０ｎｍのＷＳｉ（タングステンシリサイド）膜１８、膜厚２２０ｎｍのシリコン窒化膜２１を堆積する。次にマスク材としてのシリコン酸化膜（図示せず）を推積する。フォトリソグラフィ処理によりフォトレジストを所望の形にパターニングし、それをマスクにしてシリコン酸化膜をＲＩＥ法により加工し、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストを除去する。
【００２６】
エッチング加工したシリコン酸化膜をマスクとして、シリコン窒化膜２１をＲＩＥ法で加工し、続いてシリコン窒化膜２１をマスクに、ＷＳｉ膜１８、多結晶シリコン膜１７、ＯＮＯ膜１６、多結晶シリコン膜１５を順次ＲＩＥ法で加工し、この後、１０００℃の酸素雰囲気中で加熱し、ゲート電極４ａの側壁にシリコン酸化膜１９を形成する。
【００２７】
次に、二層のシリコン酸化膜を堆積させて、ＲＩＥ法により加工することでゲート電極４ａの側壁部にシリコン酸化膜２０を形成する。このとき、図８（ａ）に示すように、後にコンタクトホール５を形成する部分の活性領域３は、ＳＴＩ２と隣接する部分の肩部が丸くなるような条件でＲＩＥ加工する。これによって、図示のように、活性領域３の中央部付近が高く端部が低くなるような山形の形状とされる。続いてシリコン窒化膜９を２０ｎｍの膜厚で推積する。
【００２８】
次に、図９に示すように、シリコン酸化膜１０を推積し、７５０℃の酸素雰囲気中で加熱処理をする。この後、ＣＭＰ法によりシリコン酸化膜１０を平坦化し、続いてシリコン酸化膜１１を推積する。次に、図１０に示すように、フォトリソグラフィ処理によりコンタクトホール５の形成パターンにレジストをパターニングし、これをマスクにしてシリコン酸化膜１１、１０をＲＩＥ法で加工し、Ｏ２プラズマ中にシリコン基板をさらし、フォトレジストを除去する。続いてシリコン窒化膜９とシリコン酸化膜１４をＲＩＥ法で加工する。
【００２９】
この後、スパッタ法でバリアメタル１２をコンタクトエリアに成膜し、５５０℃の窒素雰囲気中で加熱処理する。続いてＣＶＤ法によりタングステン１３を推積させ、ＣＭＰ法によりタングステン１３およびバリアメタル１２を研磨し、前述の図１に示したように平坦化した状態の構成を得る。
【００３０】
このような本実施形態によれば、コンタクトホール５を形成する部分の活性領域３の表面を中央部から隣接するＳＴＩ２の端部にかけて凸状になるようにＲＩＥ法の加工条件を選んで形成しているので、コンタクトホール５の形成時にフォトリソグラフィ処理工程の工程能力としてパターンずれが発生した場合でも、バリアメタル１２およびタングステンプラグ１３と活性領域３との接触面積を確保することができるようになり、接触抵抗が増大するのを防止することができる。これによって、メモリセルの書込み速度が低下するなどの動作時間の低下を防止することができる。
【００３１】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
コンタクトホール５を形成する活性領域３の表面形状は、上記実施形態に示した形状以外にも、中央部からＳＴＩ２との境界部にかけて低くなるような種々の形状に形成することができる。
ＮＡＮＤフラッシュメモリ以外にも、ＮＯＲ型フラッシュメモリあるいは他のメモリ素子にも適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態を示す異なる方向で切断した要部の模式的断面図（（ａ）、（ｂ）は、図２中、Ａ−Ａ線およびＢ−Ｂ線で切断した各断面図）
【図２】模式的な平面図
【図３】製造工程における図１に対応する模式的断面図（その１）
【図４】製造工程における図１に対応する模式的断面図（その２）
【図５】製造工程における図１に対応する模式的断面図（その３）
【図６】製造工程における図１に対応する模式的断面図（その４）
【図７】製造工程における図１に対応する模式的断面図（その５）
【図８】製造工程における図１に対応する模式的断面図（その６）
【図９】製造工程における図１に対応する模式的断面図（その７）
【図１０】製造工程における図１に対応する模式的断面図（その８）
【符号の説明】
【００３３】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域（素子形成領域）、４、４ａはゲート電極、５はコンタクトホール（接続孔）、６はトレンチ、９はシリコン窒化膜、１２はバリアメタル、１３はタングステンプラグ（電極材料）、１４はゲート酸化膜である。
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された溝内に第１の絶縁膜を埋め込んでなる素子分離領域と、
前記半導体基板の表面領域に前記素子分離領域により区画形成された素子形成領域と、
この素子形成領域の上面に形成された第２の絶縁膜と、
前記素子形成領域の電極形成領域に対応して前記第２の絶縁膜に形成された接続孔とを備え、
前記素子形成領域の前記接続孔を形成する部分の表面は、中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板に形成された溝内に第１の絶縁膜を埋め込んでなる素子分離領域と、
前記半導体基板の表面領域に前記素子分離領域により区画形成された素子形成領域と、
この素子形成領域の上面に形成された第２の絶縁膜と、
前記素子形成領域の電極形成領域に対応して前記第２の絶縁膜に形成された接続孔とを備え、
前記素子形成領域の前記接続孔を形成する部分の表面は、中央部の高さが前記素子分離領域との境界部との高さより高い湾曲形状に形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板にトレンチを形成して内部に素子分離絶縁膜を埋め込むことで素子分離領域を形成する素子分離工程と、
この素子分離領域で分離形成された素子形成領域にゲート電極を形成するゲート電極形成工程と、
前記素子形成領域のうちの接続孔を形成する部分の表面を中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に加工するエッチング工程と、
層間絶縁膜を形成する成膜工程と、
前記接続孔を形成する接続孔形成工程と、
前記接続孔に電極材料を埋め込み形成する電極形成工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記エッチング工程では、ＲＩＥ（Reactive Ion Etching）法により前記形状を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記エッチング工程は、前記ゲート電極の側壁に絶縁膜を形成する加工工程で同時に行うことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
この半導体基板に形成された溝内に第１の絶縁膜を埋め込んでなる素子分離領域と、
前記半導体基板の表面領域に前記素子分離領域により区画形成された素子形成領域と、
この素子形成領域の上面に形成された第２の絶縁膜と、
前記素子形成領域の電極形成領域に対応して前記第２の絶縁膜に形成された接続孔とを備え、
前記素子形成領域の前記接続孔を形成する部分の表面は、中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板に形成された溝内に第１の絶縁膜を埋め込んでなる素子分離領域と、
前記半導体基板の表面領域に前記素子分離領域により区画形成された素子形成領域と、
この素子形成領域の上面に形成された第２の絶縁膜と、
前記素子形成領域の電極形成領域に対応して前記第２の絶縁膜に形成された接続孔とを備え、
前記素子形成領域の前記接続孔を形成する部分の表面は、中央部の高さが前記素子分離領域との境界部との高さより高い湾曲形状に形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板にトレンチを形成して内部に素子分離絶縁膜を埋め込むことで素子分離領域を形成する素子分離工程と、
この素子分離領域で分離形成された素子形成領域にゲート電極を形成するゲート電極形成工程と、
前記素子形成領域のうちの接続孔を形成する部分の表面を中央部から前記素子分離領域との境界部に向かって低くなるように傾斜した形状に加工するエッチング工程と、
層間絶縁膜を形成する成膜工程と、
前記接続孔を形成する接続孔形成工程と、
前記接続孔に電極材料を埋め込み形成する電極形成工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記エッチング工程では、ＲＩＥ（Reactive Ion Etching）法により前記形状を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記エッチング工程は、前記ゲート電極の側壁に絶縁膜を形成する加工工程で同時に行うことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−２７８９６８（Ｐ２００６−２７８９６８Ａ）
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願番号】特願２００５−９９５８４（Ｐ２００５−９９５８４）
【出願日】平成１７年３月３０日（２００５．３．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願日】平成１７年３月３０日（２００５．３．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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