半導体装置の製造方法
【課題】 サイドウォール幅の減少を抑制し、ゲート電極が微細化された場合であっても接合リーク電流に起因する製造歩留まりの低下を回避することができる半導体装置の製造方法を提供する。
【解決手段】 ゲート電極３上にスペーサパターン１３を形成し、サイドウォール６形成後にスペーサパターン１３を除去する。当該手法により、ゲート電極３の高さより高い、もしくは同等の高さのサイドウォール６を形成した後、コンタクトホール２１を形成する。これにより、ストッパ膜７を異方性エッチングする際にサイドウォール６の幅が減少することを抑制し、エクステンション領域が露出することにより生じる接合リーク電流に起因する半導体装置の歩留まり低下を抑制することができる。
【解決手段】 ゲート電極３上にスペーサパターン１３を形成し、サイドウォール６形成後にスペーサパターン１３を除去する。当該手法により、ゲート電極３の高さより高い、もしくは同等の高さのサイドウォール６を形成した後、コンタクトホール２１を形成する。これにより、ストッパ膜７を異方性エッチングする際にサイドウォール６の幅が減少することを抑制し、エクステンション領域が露出することにより生じる接合リーク電流に起因する半導体装置の歩留まり低下を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、シェアードコンタクトを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化にともない、層間絶縁膜を介して上下に配置された導電体を電気的に接続するコンタクトにシェアードコンタクトが採用されている（例えば、特許文献１等参照。）。シェアードコンタクトは、例えば、シリコン基板等の半導体基板上に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極及びドレイン領域（あるいは、ソース領域）が同一の上層配線に接続される場合に、ゲート電極上とドレイン領域上とに渡って形成された１つのコンタクトにより上層電極との接続を行う。このため、シェアードコンタクトを採用することにより、個別にコンタクトを形成する場合に必要であった隣接するコンタクト間のマージン等が不要となるため素子の小型化が可能となる。
【０００３】
図１０、及び図１１はシェアードコンタクトを備えた半導体装置の製造工程を示す工程断面図である。図１０（ａ）に示すように、シリコン基板１の表面部のＳＴＩ（Shallow Trench Isolation）等の素子分離領域４で区分された領域にゲート絶縁膜１１を介して、例えば、ポリシリコン等からなるゲート電極３が形成され、当該ゲート電極３をマスクとしたイオン注入により、エクステンション領域２が形成される。
【０００４】
次いで、図１０（ｂ）に示すように、シリコン基板１上に、例えば、シリコン窒化膜からなる絶縁膜５が成膜され、当該絶縁膜５に異方性エッチングを行うことにより、図１０（ｃ）に示すようにゲート電極３の側面にサイドウォール１６が形成される。当該異方性エッチングにおいて、サイドウォール１６以外の部位に絶縁膜５の残渣が生じると、以降の洗浄工程等において当該残渣が基板上から剥離してパーティクルとなり、半導体装置の製造歩留まりを低下させる。このため、当該異方性エッチングのエッチング量は、シリコン基板１面内における、絶縁膜５の膜厚ばらつき、素子分離領域４の段差（シリコン基板１表面からＳＴＩ上面までの高さ）の形成ばらつき、及び前記異方性エッチングのエッチングレートばらつき等が考慮され、シリコン基板１の全面において絶縁膜５の残渣が生じないエッチング量に設定される。すなわち、当該異方性エッチングのエッチング量は、ゲート電極３上の絶縁膜５の膜厚以上に設定され、当該異方性エッチングにより形成されたサイドウォール１６の高さはゲート電極３の高さよりも低くなる（図１０（ｃ）参照）。
【０００５】
続いて、サイドウォール１６及びゲート電極３をマスクとして不純物がシリコン基板１にイオン注入され、ゲート電極３の両側にソース領域、ドレイン領域として機能する不純物拡散領域１０が形成される（図１０（ｃ））。そして、半導体基板１の全面にコバルトやチタン等の金属膜が成膜された後、熱処理が実施され、当該金属膜とシリコン基板１とが接触する領域、並びに、金属膜とゲート電極３であるポリシリコンとが接触する領域に、金属シリサイド層１２が形成される。この後、未反応の金属膜がウェットエッチングにより除去され、ＭＯＳ型のトランジスタが完成する。
【０００６】
当該トランジスタが形成されたシリコン基板１上には、図１１（ａ）に示すように、シリコン窒化膜等からなるストッパ膜７と、シリコン酸化膜等からなる層間絶縁膜８が順に形成される。層間絶縁膜８上には、レジスト膜が形成され、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィ等により形成される。シェアードコンタクトの場合、当該コンタクトホール２１は、ゲート電極３上とドレイン領域（あるいは、ソース領域）１３上とに渡って形成される。
【０００７】
続いて、図１１（ｂ）に示すように、レジストパターン９をエッチングマスクとしたドライエッチングが行われる。当該エッチングでは、層間絶縁膜８とストッパ膜７とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。したがって、層間絶縁膜８のエッチングは、当該エッチングにより形成されるコンタクトホール２１の底部にストッパ膜７が露出した状態で自動的に停止する。
【０００８】
レジストパターン９が剥離された後、図１１（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７が異方性エッチングにより除去される。この後、コンタクトホール２１の底部に露出した金属シリサイド層１２の表面酸化膜除去が行われた後、金属膜堆積、及び、当該金属膜のＣＭＰによりコンタクトプラグ２２が形成され、図１１（ｄ）に示すように、シェアードコンタクト構造が完成する。
【特許文献１】特開２００４−２７３９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、ストッパ膜７の異方性エッチングを行う工程では、コンタクトホール２１の底部にコンタクト不良の要因となるストッパ膜７のエッチング残渣を発生させないために、オーバエッチングが行われている。このため、当該異方性エッチングでは、ストッパ膜７のエッチングにともなって、コンタクトホール２１の底部に露出したサイドウォール１６もエッチングされる。このとき、サイドウォール１６の形状によってはサイドウォール１６が除去され、図１１（ｃ）の矢指部Ａに示すように、エクステンション領域２が露出されることがある。
【００１０】
エクステンション領域２が露出された状態でコンタクトプラグ２２が形成されると、図１１（ｄ）の矢指部Ａに示すように、エクステンション領域２とコンタクトプラグ２２とが直接接触する。近年の微細化されたトランジスタでは、エクステンション領域２は非常に浅い不純物拡散領域により構成されている。このため、コンタクトプラグ２２がエクステンション領域２の上面に形成された場合、エクステンション領域２の底部を構成するｐｎ接合とコンタクトプラグ２２の底面とが非常に近接することになる。そして、コンタクトプラグ２２を構成する金属元素がシリコン基板１中に拡散した場合には、ｐｎ接合とコンタクトプラグ２２との実効的な距離はさらに小さくなる。コンタクトプラグ２２とエクステンション領域２底部のｐｎ接合とが近接して形成されると、当該ｐｎ接合を介して流れる接合リーク電流が増大し、トランジスタの素子特性が低下する。このため、半導体装置の製造歩留まりが大きく低下する。
【００１１】
以下、サイドウォール１６の形状と、エクステンション領域２の露出量との関係について簡単に説明する。図１２（ａ）は、ゲート電極３の高さが１３０ｎｍ、絶縁膜５の膜厚が６０ｎｍである場合に、異方性エッチングを行ったときのサイドウォール高さの減少量ΔＹと、サイドウォール幅の減少量ΔＸとの関係を示す図である。ここで、サイドウォール高さ減少量ΔＹとは、形成されたサイドウォール１６の高さと、ゲート電極３の高さとの差であり、また、サイドウォール幅減少量ΔＸとは、サイドウォール１６の高さとゲート電極３の高さとが同一である場合のサイドウォール幅と、実際に形成されたサイドウォール１６のサイドウォール幅との差である（図１２（ｂ）参照。）。なお、図１２（ａ）において、下軸がサイドウォール高さ減少量ΔＹに対応し、左軸がサイドウォール幅減少量ΔＸに対応する。
【００１２】
図１２（ａ）から、サイドウォール高さ減少量ΔＹが大きくなるにつれて、サイドウォール幅減少量ΔＸが２次関数的に大きくなることが理解できる。したがって、サイドウォール１６形成時のサイドウォール高さ減少量ΔＹが大きいほど、ストッパ膜７のエッチング工程におけるサイドウォール幅の減少量ΔＸが大きくなる。つまりエクステンション領域２の露出量が大きくなる。
【００１３】
例えば、サイドウォール１６形成時の高さ減少量ΔＹが３０ｎｍ（エッチング量が９０ｎｍ）であった場合、ストッパ膜７のエッチング工程においてサイドウォール高さがさらに３０ｎｍ減少したとすると、図１２（ａ）によれば、当該エッチングによりサイドウォール幅が７ｎｍ減少する。
【００１４】
また、このようなエッチングを行ったシリコン基板１上に、絶縁膜５の膜厚ばらつきにより、ゲート電極３上の絶縁膜５の膜厚が５０ｎｍである箇所が存在し、シリコン基板１上におけるサイドウォール１６形成時のエッチング工程、及びストッパ膜７のエッチング工程におけるエッチングレートばらつきにより、当該箇所のエッチング量が設定エッチング量よりも１０ｎｍ大きくなる状況が生じたとする。この場合、サイドウォール１６形成直後の高さ減少量ΔＹは５０ｎｍとなり、ストッパ膜７の異方性エッチング後には、さらに４０ｎｍエッチングされ、高さ減少量ΔＹは９０ｎｍとなる。この場合、図１２（ａ）によれば、サイドウォール１６の幅は、不純物拡散領域１０を形成した状態に比べて２０ｎｍ小さくなる。このとき、エクステンション領域２は確実に露出している。
【００１５】
このように、上記従来技術では、ストッパ膜７のエッチングを行う際のプロセスマージンが非常に小さく、シリコン基板１の全面において、接合リーク電流の小さい半導体装置を安定して製造することが難しかった。
【００１６】
さらに、図１３は、ゲート電極３のゲート長と、ゲート電極３の高さに対するサイドウォール高さ減少量ΔＹの割合（ΔＹ／ゲート電極高さ）との関係を示す図である。ここで、ゲート電極高さ及び絶縁膜５の膜厚は、ゲート長の短縮とともに、スケーリング則にしたがって減少されている。図１３から理解できるように、ゲート電極３のゲート長が短くなるほど、サイドウォール高さ減少量ΔＹのゲート高さに対する割合は増大する。すなわち、図１３は、ゲート長が短くなった場合、形成直後のサイドウォール１６の高さが低く、スットパ膜７の異方性エッチングの際にサイドウォール１６完全に除去されてしまうことになる。したがって、上記従来の方法では、今後、短ゲート長化が進行した場合、接合リーク電流の小さい半導体装置を製造することは不可能となる。また、ストッパ膜７の異方性エッチングの際に除去される程度の高さしか有しないサイドウォールに対して、上記特許文献１に記載された技術を適用した場合、コンタクトホール形成後にサイドウォール上に設けられた窒化膜は完全に除去されてしまうため、接合リーク電流を抑制する十分な効果を得ることはできない。
【００１７】
上述のような、接合リーク電流を抑制するために、サイドウォール形成時の異方性エッチングのオーバエッチング量を低減することが考えられる。しかしながら、上述のように、サイドウォール形成時のオーバエッチング量は、シリコン基板１上に絶縁膜５の残渣が生じない程度に設定される。当該絶縁膜５の残渣は、素子分離領域４の端部に形成されている段差部で特に発生しやすい。これは、絶縁膜５が当該段差部を被覆する状態で形成されるため、当該段差部において、サイドウォール形成時の異方性エッチングにおいてエッチングされるべき絶縁膜５の膜厚が増大することに起因している。
【００１８】
例えば、図１４に示すように、素子分離領域４の端部にシリコン基板１上の平坦部に対する傾斜角がθである段差が形成されている場合、シリコン基板１の平坦部に形成された絶縁膜５の膜厚ｄに対し、エッチングされるべき絶縁膜５の膜厚Ｄは、Ｄ＝ｄ／ｃｏｓθとなる。当該膜厚Ｄの大きさはＳＴＩ形成工程に依存するものであり、ゲート長には依存しない。すなわち、サイドウォール形成時には、ゲート長に関わらず、素子分離領域４の端部に形成された段差部の膜厚Ｄの絶縁膜５を確実に除去できるエッチング量が必要があり、オーバエッチング量を低減することは困難である。
【００１９】
本発明は、上記従来の事情を鑑みて提案されたものであって、サイドウォール幅の減少を抑制し、ゲート電極が微細化された場合であっても接合リーク電流に起因する製造歩留まりの低下を回避することができる半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
本発明は、上記目的を達成するために以下の手段を採用している。まず、本発明は、半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法を前提としている。そして、本発明に係る第１の半導体装置の製造方法は、まず、半導体層上に形成されたゲート絶縁膜上に、上面がスペーサパターンに被覆されたゲート電極が形成される。次いで、当該スペーサパターンを備えたゲート電極をマスクとして、ゲート電極の両側に位置する半導体層にエクステンション領域として機能する第１の不純物拡散領域が形成される。続いて、上記スペーサパターンを備えたゲート電極を被覆する第１の絶縁膜が形成され、当該第１の絶縁膜に対して異方性エッチングを行うことにより、ゲート電極の側面にサイドウォールが形成される。これにより、当該サイドウォールの上端は、ゲート電極の上面より高い位置に形成される。この後、ゲート電極上の上記スペーサパターンが除去される。本構成において、上記第１の絶縁膜は、上記スペーサパターンと異なるエッチング特性、すなわち、異なるエッチングレートを有することが好ましい。
【００２１】
また、本発明に係る他の半導体装置の製造方法は、まず、半導体層上に形成されたゲート絶縁膜上に、ゲート電極が形成され、当該ゲート電極をマスクとして、ゲート電極の両側に位置する半導体層に、エクステンション領域として機能する第１の不純物拡散領域が形成される。次いで、基板上に上記ゲート電極を被覆する第１の絶縁膜が形成され、当該第１の絶縁膜上に、サイドウォールの形成領域及び上記ゲート電極を被覆するマスクパターンが形成される。続いて、当該マスクパターンをマスクとして第１の絶縁膜の異方性エッチングが行われ、上記マスクパターンに被覆されていない第１の絶縁膜の膜厚が低減される。この後、上記マスクパターンが除去され、マスクパターンが除去された第１の絶縁膜に対して異方性エッチングが行われる。これにより、ゲート電極の側面にサイドウォールが形成される。ここで、上記マスクパターンはレジストパターンにより構成することができる。
【００２２】
なお、以上の構成において、サイドウォールの両側に位置する半導体層には、当該サイドウォール及び上記ゲート電極をマスクとして、それぞれ、ソース領域、ドレイン領域として機能する第２の不純物拡散領域が形成される。
【００２３】
本発明に係るさらに他の半導体装置の製造方法は、まず、半導体層上に形成されたゲート絶縁膜上に、ゲート電極が形成される。次いで、当該ゲート電極をマスクとして、ゲート電極の両側に位置する半導体層にエクステンション領域として機能する第１の不純物拡散領域が形成される。続いて、基板上に上記ゲート電極を被覆する第１の絶縁膜が形成され、当該第１の絶縁膜に対して異方性エッチングを行うことで、ゲート電極の側面に第１のサイドウォールが形成される。また、基板上に、第１のサイドウォールが形成されたゲート電極を被覆する前記第１の絶縁膜と同一の材質からなる第２の絶縁膜が形成される。そして、当該第２の絶縁膜に対して異方性エッチングを行うことにより、第１のサイドウォールが形成されたゲート電極の側面に第２のサイドウォールが形成される。
【００２４】
本構成において、ソース領域、ドレイン領域として機能する第２の不純物拡散領域は、上記ゲート電極及び上記第２のサイドウォールをマスクとして形成される。また、当該第２の不純物拡散領域は、上記第２の絶縁膜の形成前に、ゲート電極及び上記第１のサイドウォールをマスクとして形成されてもよい。
【００２５】
なお、以上の構成において、上記第２の不純物拡散領域が形成された後、上記第２の不純物拡散領域の表面部には金属シリサイド層が形成される。この後、第３の絶縁膜からなるストッパ膜、及び当該ストッパ膜と異なるエッチング特性を有する第４の絶縁膜（層間絶縁膜）が順に形成される。次いで、第４の絶縁膜上に、上記ゲート電極上及び当該ゲート電極の一方の側に位置する上記第２の不純物拡散領域上に渡って開口を有するマスクパターンが形成され、当該マスクパターンをエッチングマスクとした第４の絶縁膜のエッチングにより、底部にゲート電極及び金属シリサイド層が露出される。ここで、ストッパ膜は、上記第１の絶縁膜と同一の材質とすることができる。
【発明の効果】
【００２６】
本発明によれば、いずれの手法を用いても、形成直後のサイドウォールの高さを従来に比べて高くすることができ、従来、コンタクトホール形成時のオーバエッチングにより生じていたサイドウォール幅の減少を抑制することができる。このため、コンタクトホールを形成する際のエッチングにおいて、サイドウォールに被覆されているべき不純物拡散領域（エクステンション領域）が露出することが防止され、接合リーク電流が増大することを抑制することができる。この結果、半導体装置の製造歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。なお、以下では、本発明を、ｐチャネル型のＭＯＳ型トランジスタに適用した事例について説明する。また、図面において、上記従来の半導体装置と同一の作用効果を奏する部位には、従来の半導体装置に付した符号と同一の符号を付し、以下での詳細な説明は省略する。
【００２８】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【００２９】
本実施形態では、まず、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１が形成される。次いで、ゲート絶縁膜１１上に、厚さ１５０ｎｍ程度のポリシリコン膜、及び、厚さ５０ｎｍ程度のＰＳＧ（Phospho Silicate Glass）膜等からなる酸化膜がＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法等により順に成膜される。
【００３０】
当該酸化膜上にゲート電極３に対応するレジストパターンがフォトリソグラフィ等により形成され、当該レジストパターンをエッチングマスクとして、ドライエッチングすることにより酸化膜のエッチングを行い、ゲート電極３に対応する酸化膜パターン１３が形成される。この後、当該酸化膜パターン１３をハードマスクとして、ポリシリコン膜のドライエッチングを行うことにより、図１（ａ）に示すように、上面が酸化膜パターン１３（以下、スペーサパターン１３という。）に被覆されたゲート電極３が形成される。なお、酸化膜パターン１３の形成マスクであるレジストパターンは、多結晶シリコン膜のエッチング中に除去される。
【００３１】
次に、スペーサパターン１３及びゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物が、例えば、３ｋｅＶ程度の注入エネルギーでシリコン基板１にイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される。エクステンション領域２の形成が完了すると、図１（ｂ）に示すように、シリコン窒化膜等からなる膜厚６０ｎｍ程度の絶縁膜５がＣＶＤ法により成膜される。
【００３２】
続いて、図１（ｃ）に示すように、絶縁膜５に異方性ドライエッチングを行うことにより、ゲート電極３の側面にシリコン窒化膜からなるサイドウォール６が形成される。このとき、上述したオーバエッチングにより、サイドウォール６の上端はスペーサパターン１３の上端からから３０ｎｍ程度低い位置になる。本実施形態では、ゲート電極３上にスペーサパターン１３を設けているため、サイドウォール６の上端を、従来に比べて、スペーサパターン１３の膜厚分だけ上方に位置させることができる。ここでは、スペーサパターン１３の膜厚が５０ｎｍであるため、サイドウォール６の上端は、ゲート電極３の上端よりも上方に位置することになる。なお、上記オーバエッチングは、素子分離領域４の端部に形成されている段差部の絶縁膜５がシリコン基板１の面内において完全に除去される条件に設定されている。また、特に限定されるものではないが、スペーサパターン１３の材質と絶縁膜５の材質とは、サイドウォール６を形成する際のエッチングにおいて、エッチング選択比を確保することができる材質の組み合わせであることが好ましい。
【００３３】
サイドウォール６の形成が完了した後、図１（ｄ）に示すように、スペーサパターン１３がウェットエッチングにより除去される。また、ゲート電極３、及びサイドウォール６をマスクとして、ボロン等のｐ型不純物が、例えば、４０ｋｅＶの注入エネルギーでシリコン基板１にイオン注入され、サイドウォール６の両側にソース領域及びドレイン領域として機能する深さ４５ｎｍ程度のｐ型不純物拡散領域１０が形成される。
【００３４】
この後、シリコン基板１の全面に、コバルトやチタン等の高融点金属膜が成膜され、熱処理が実施される。これにより、高融点金属膜とシリコン基板１とが接触する領域、並びに、高融点金属膜とゲート電極３であるポリシリコンとが接触する領域に、金属シリサイド層１２が形成される。この後、未反応の高融点金属膜がウェットエッチングにより除去され、トランジスタが完成する。
【００３５】
以上のようにしてトランジスタが形成されたシリコン基板１上に、図２（ａ）に示すように、シリコン窒化膜等からなるストッパ膜７、及び、例えば、ＢＰＳＧ（Boro Phospho Silicate Glass）やＨＤＰ−ＮＳＧ（High Density Plasma - Non-doped Silicate Glass）等からなる層間絶縁膜８が順に成膜される。次に、層間絶縁膜８の表面が、ＣＭＰ（Chemical Mechanical Polishing）法等により平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される。ここで、絶縁膜８の膜厚は平坦化前で７００ｎｍ程度であり、平坦化後で４００ｎｍ程度である。また、ストッパ膜７の膜厚は３０ｎｍ程度である。
【００３６】
続いて、図２（ｂ）に示すように、レジストパターン９をエッチングマスクとしたドライエッチングが行われる。当該エッチングでは、絶縁膜８とストッパ膜７とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。このため、絶縁膜８のエッチングは、当該エッチングにより形成されるコンタクトホール２１の底部にストッパ膜７が露出した状態で自動的に停止する。上記事例では、エッチングガスとして、例えば、フルオロカーボン系ガス（例えば、Ｃ4Ｆ6、Ｃ5Ｆ8等）、酸素ガス、及びアルゴンガスの混合ガス等を使用することができる。
【００３７】
レジストパターン９が剥離された後、ＣＦ4ガス等のフッ素系ガスを用いた全面エッチングが行われ、図２（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。このとき、コンタクトホール２１の底部に露出するサイドウォール６もエッチングされる。しかしながら、本実施形態のサイドウォール６は、上述したように、従来法のサイドウォール１６に比べて５０ｎｍ高く形成されている。このため、本実施形態のサイドウォール６は、従来法のサイドウォール１６と比較して、底面から上方に向かって狭くなるサイドウォール幅の狭まり方が緩やかになっている。すなわち、本実施形態のサイドウォール６は、従来と比較してサイドウォール６端部近傍の膜厚が厚く、サイドウォール幅の減少が抑制される。
【００３８】
また、図１２に基づけば、本実施形態のサイドウォール６は、サイドウォール高さ減少量ΔＹが０以下の状態であり、ストッパ膜７のエッチングにおいて、サイドウォール６が数十ｎｍエッチングされた場合であっても、サイドウォール幅はほとんど減少しないことが理解できる。したがって、本実施形態では、ストッパ膜７のエッチングの実施後であっても、コンタクトホール２１の底部に露出したサイドウォール６がエクステンション領域２を完全に被覆している。さらにいえば、本実施形態によれば、サイドウォール高さの減少に対応してサイドウォール幅の減少する量を小さくすることができ、プロセスマージンを広くすることができる。
【００３９】
この後、アルゴンスパッタ処理等により、コンタクトホール２１の底部に露出した金属シリサイド層１２の表面酸化膜除去が行われた後、シリコン基板１上に膜厚が１０ｎｍ程度のチタン膜、及び、膜厚が５ｎｍ程度の窒化チタン膜からなるバリア膜２３と、タングステンからなる金属膜が順次堆積される。そして、ＣＭＰ法により層間絶縁膜５上の不要な金属膜及びバリア膜を除去することによって、コンタクトプラグ２２が形成され、シェアードコンタクト構造が完成する。なお、当該コンタクトプラグ２２上に、コンタクトプラグ２２と電気的に接続される金属配線等が、周知のプロセスを用いて形成されることはいうまでもない。また、このような金属配線を含む上部配線構造が周知のプロセスにより形成されることで、シェアードコンタクトを備えた半導体装置の形成が完了する。
【００４０】
図３は、本製造方法により形成した半導体装置の平均的なリーク電流と、従来法により製造した半導体装置の平均的なリーク電流とを示す図である。図３から理解できるように、本実施形態によれば、従来に比べて、リーク電流が２桁小さい半導体装置を形成することができる。
【００４１】
以上説明したように、本実施形態によれば、ストッパ膜７のエッチング工程において、サイドウォール６がエッチングされた際のサイドウォール幅の減少を抑制することができる。このため、当該エッチングにおいて、サイドウォール６直下のエクステンション領域２が露出することを防止することできる。この結果、接合リーク電流を抑制することができ、半導体装置の製造歩留まりの低下を抑制することができる。
【００４２】
（第２の実施形態）
上述したように、サイドウォール高さを高くすることにより、ストッパ膜７のエッチング工程におけるサイドウォール幅の減少は抑制される。そこで、第２の実施形態では、スペーサパターン１３を形成することなく、サイドウォール高さの高いサイドウォール６を形成する方法について説明する。図４及び図５は本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００４３】
本実施形態では、まず、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１が形成される。次いで、ゲート絶縁膜１１上に、厚さ１５０ｎｍ程度のポリシリコン膜がＬＰＣＶＤ法等により成膜され、当該ポリシリコン膜上にゲート電極３に対応するレジストパターンがフォトリソグラフィ等により形成され、当該レジストパターンをエッチングマスクとしてポリシリコン膜をエッチングすることにより、図４（ａ）に示すように、ゲート電極３が形成される。なお、レジストパターンはポリシリコン膜のエッチング後にアッシング及び洗浄により除去される。
【００４４】
次に、ゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物が、例えば、３ｋｅＶの注入エネルギーでシリコン基板１にイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される。エクステンション領域２の形成が完了すると、図４（ｂ）に示すように、シリコン窒化膜等からなる膜厚６０ｎｍ程度の絶縁膜５がＣＶＤ法により成膜される。
【００４５】
さて、本実施形態では、続いて、図４（ｃ）に示すように、絶縁膜５上にゲート電極３及びサイドウォール６の形成領域を被覆するマスクパターン１４が形成される。マスクパターン１４は例えばレジストパターンにより構成することができる。当該マスクパターン１４は、リソグラフィ工程での位置ずれを考慮したパターンとして形成されることが好ましい。例えば、ゲート電極３の側面に形成された絶縁膜５の膜厚が６０ｎｍであるとき、ゲート電極３を被覆する絶縁膜５の側面とマスクパターン１４の端部との間には２０ｎｍ程度のマージンが設けられる。これにより、マスクパターン１４を形成するためのリソグラフィ工程において位置ずれが生じた場合であっても、マスクパターン１４はゲート電極３及びサイドウォール形成領域を確実に被覆することができる。
【００４６】
上記マスクパターン１４を形成した後、図４（ｃ）に示すように、マスクパターン１４を介して絶縁膜５のエッチングが行われ、マスクパターン１４に被覆されていない絶縁膜５の薄化が行われる。ここでは、当該エッチングにより、素子分離領域４の段差部を含む領域の絶縁膜５の膜厚を１０ｎｍ程度にまで減少させている。このとき、絶縁膜５を完全に除去することも可能であるが、以下の異方性エッチングにおいて、シリコン基板１にエッチング種が入射して欠陥が形成されることを抑制する観点では、絶縁膜５を残存させることが好ましい。
【００４７】
次に、マスクパターン１４がアッシング等により除去された後、シリコン基板１の全面に対して、異方性ドライエッチングが行われ、図４（ｄ）に示すように、ゲート電極３の側面にサイドウォール６が形成される。本実施形態では、素子分離領域４の段差部の絶縁膜５の膜厚が予め１０ｎｍに減少されている。このため、ゲート電極３上に存在する絶縁膜５がエッチング除去される際に素子分離領域４の段差部は自動的にオーバエッチングされることになり、絶縁膜５の残渣が生じない。したがって、本実施形態では、当該異方性エッチングにおけるオーバエッチング量は、ゲート電極３の上面を完全に露出させることができる条件、すなわち、シリコン基板１面内における絶縁膜５の膜厚ばらつき、及び、絶縁膜５のエッチングレートばらつきのみを考慮した条件とすればよく、従来に比べて小さくすることができる。この結果、従来に比べてサイドウォール高さの高いサイドウォール６を形成することができる。本実施形態では、当該エッチングにより、サイドウォール６の上端はゲート電極３の上端から１５ｎｍ程度低い位置になる。なお、サイドウォール６が形成された後、第１の実施形態と同様に、サイドウォール６の両側に位置するシリコン基板１にソース領域及びドレイン領域として機能するｐ型不純物拡散領域１０が形成され、当該不純物拡散領域１０の表面、及びゲート電極３の上面に金属シリサイド層１２が形成される。
【００４８】
以上のようにして、トランジスタが形成されたシリコン基板１上には、第１の実施形態と同様に、シリコン窒化膜等からなるストッパ膜７、及び、ＢＰＳＧやＨＤＰ−ＮＳＧ等のシリコン酸化膜からなる層間絶縁膜８が順に成膜されて平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される（図５（ａ））。そして、図５（ｂ）に示すように、レジストパターン９をエッチングマスクとしたフルオロカーボン系ガスのドライエッチングが行われた後、フッ素系ガスを用いた全面エッチングが行われ、図５（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。
【００４９】
このとき、コンタクトホール２１の底部に露出するサイドウォール６もエッチングされる。しかしながら、本実施形態のサイドウォール６は、上述したように、従来のサイドウォール１６に比べて１５ｎｍ高く形成されている。このため、本実施形態のサイドウォール６は、従来法のサイドウォール１６と比較して、底面から上方に向かって狭くなるサイドウォール幅の狭まり方が緩やかになっている。すなわち、本実施形態のサイドウォール６は、従来と比較してサイドウォール６端部近傍の膜厚が厚く、サイドウォール幅の減少が抑制される。
【００５０】
また、図１２に基づけば、本実施形態のサイドウォール６は、サイドウォール高さ減少量ΔＹが１５ｎｍの状態であり、ストッパ膜７のエッチングにおいて、サイドウォール６が２０ｎｍ程度エッチングされた場合であっても、サイドウォール幅はほとんど減少しないことが理解できる。したがって、本実施形態では、ストッパ膜７のエッチングの実施後であっても、コンタクトホール２１の底部に露出したサイドウォール６がエクステンション領域２を完全に被覆している。さらにいえば、本実施形態によれば、サイドウォール高さの減少に対応してサイドウォール幅が減少する量を小さくすることができ、プロセスマージンを広くすることができる。
【００５１】
この後、図５（ｄ）に示すように、第１の実施形態と同様の手法により、バリア膜２３及びコンタクトプラグ２２が形成され、さらに上部構造が形成されることにより、シェアードコンタクト構造を備えた半導体装置が完成する。
【００５２】
以上説明したように、本実施形態においても、第１の実施形態と同様に、ストッパ膜７のエッチング工程において、サイドウォール６がエッチングされた際のサイドウォール幅の減少を抑制することができる。このため、当該エッチングにおいて、サイドウォール６直下のエクステンション領域２が露出することを防止することできる。この結果、接合リーク電流を抑制することができ、半導体装置の製造歩留まりの低下を抑制することができる。
【００５３】
（第３の実施形態）
上記各実施形態では、従来の製造工程では使用されていない、スペーサパターン１３、あるいはマスクパターン１４を形成することにより、十分な高さを有するサイドウォール６を形成した。しかしながら、このようなサイドウォール６は、特別なパターンを使用することなく形成することも可能である。そこで、第３の実施形態では、特別なパターンを形成することなく十分な高さを有するサイドウォール６を形成する方法について説明する。図６及び図７は本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００５４】
まず、上記第２の実施形態と同様に、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１を介して、厚さ１５０ｎｍ程度のゲート電極３が形成される。次に、ゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物がイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される（図６（ａ））。
【００５５】
さて、本実施形態では、エクステンション領域２の形成が完了すると、図６（ｂ）に示すように、シリコン窒化膜等からなる膜厚３０ｎｍ程度の絶縁膜５１がＣＶＤ法により成膜される。そして、当該絶縁膜５１に対して異方性エッチングを行うことにより、図６（ｃ）に示すように、ゲート電極３の側面に第１のサイドウォール６１が形成される。当該異方性エッチングにおけるオーバエッチング量は、素子分離領域４の段差部に絶縁膜５１の残渣が生じない条件に設定される。本実施形態では、絶縁膜５１の膜厚は第１の実施形態に比べて薄いため、オーバエッチング量も第１の実施形態に比べて小さくすることができる。このため、当該異方性エッチングにより形成された第１のサイドウォール６１の上端は、ゲート電極３の上端から１５ｎｍ程度低い位置となる。
【００５６】
続いて、図６（ｄ）に示すように、第１のサイドウォール６１が形成されたシリコン基板１上に、再び、シリコン窒化膜からなる絶縁膜５２が３０ｎｍ程度の膜厚で堆積される。そして、当該絶縁膜５２に対して異方性エッチングが行われ、図６（ｅ）に示すように、第１のサイドウォール６１の側面に第２のサイドウォール６２が形成される。当該異方性エッチングのオーバエッチング量も、素子分離領域４の段差部に絶縁膜５２の残渣が生じない条件に設定される。この場合、絶縁膜５２の膜厚が絶縁膜５１の膜厚と同等であるため、第２のサイドウォール６２の上端は、ゲート電極３の上端から１５ｎｍ程度低い位置となる。
【００５７】
このように第１のサイドウォール６１と第２のサイドウォール６２（以下、これらを合わせてサイドウォール６という。）とに分割してサイドウォールを形成することにより、オーバエッチング量を低下させることができ、膜厚が６０ｎｍの絶縁膜を異方性エッチングすることにより形成されるサイドウォールに比べて、サイドウォール高さを高くすることができる。本実施形態では、従来に比べて、サイドウォール高さが１５ｎｍ程度高くなっている。なお、本実施形態では、サイドウォールの形成を２回に分けて実施しているが、分割回数は２回に限定されるものではない。
【００５８】
この後、第１及び第２の実施形態と同様に、サイドウォール６の両側に位置するシリコン基板１にソース領域及びドレイン領域として機能するｐ型不純物拡散領域１０が形成され、不純物拡散領域１０の表面、及びゲート電極３の上面に金属シリサイド層１２が形成される（図６（ｆ））。
【００５９】
以上のようにして、トランジスタが形成されたシリコン基板１上には、第１及び第２の実施形態と同様に、シリコン窒化膜等からなるストッパ膜７、及び、ＢＰＳＧやＨＤＰ−ＮＳＧ等のシリコン酸化膜からなる層間絶縁膜８が順に成膜されて平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される（図７（ａ））。そして、図７（ｂ）に示すように、レジストパターン９をエッチングマスクとしたフルオロカーボン系ガスのドライエッチングが行われた後、フッ素系ガスを用いた全面エッチングが行われ、図７（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。
【００６０】
このとき、コンタクトホール２１の底部に露出するサイドウォール６もエッチングされる。しかしながら、本実施形態のサイドウォール６は、上述したように、従来のサイドウォール１６に比べて１５ｎｍ高く形成されている。このため、第２の実施形態と同様の効果を奏することができる。
【００６１】
この後、図７（ｄ）に示すように、第１及び第２の実施形態と同様の手法により、バリア膜２３及びコンタクトプラグ２２が形成され、さらに上部構造が形成されることにより、シェアードコンタクト構造を備えた半導体装置が完成する。
【００６２】
以上説明したように、本実施形態においても、第１及び第２の実施形態と同様に、ストッパ膜７のエッチング工程において、サイドウォール６がエッチングされた際のサイドウォール幅の減少を抑制することができる。このため、当該エッチングにおいて、サイドウォール６直下のエクステンション領域２が露出することを防止することできる。この結果、接合リーク電流を抑制することができ、半導体装置の製造歩留まりの低下を抑制することができる。
【００６３】
ところで、本実施形態では、サイドウォール６を分割して形成しているため、エクステンション領域２の露出防止にさらに好適な変形例を提供することが可能である。図８及び図９は当該変形例の製造工程を示す工程断面図である。この変形例では、不純物拡散領域１０の形成順が異なるだけであり、他の構成は上述の製造工程と同一である。
【００６４】
すなわち、上記と同様に、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１を介して、厚さ１５０ｎｍ程度のゲート電極３が形成される。次に、ゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物がイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される（図８（ａ））。
【００６５】
続いて、図８（ｂ）に示すようにシリコン窒化膜等からなる膜厚３０ｎｍ程度の絶縁膜５１がＣＶＤ法により成膜され、当該絶縁膜５１に対して異方性エッチングを行うことにより、ゲート電極３の側面に第１のサイドウォール６１が形成される。
【００６６】
本変形例では、図８（ｃ）に示すように、第１のサイドウォール６１が形成された際に、サイドウォール６１の両側に位置するシリコン基板１にソース領域及びドレイン領域として機能するｐ型不純物拡散領域１０が形成される。
【００６７】
この後、図８（ｄ）に示すように、シリコン基板１上に、再び、シリコン窒化膜からなる絶縁膜５２が３０ｎｍ程度の膜厚で堆積され、当該絶縁膜５２に対して異方性エッチングが行われ行うことにより、第１のサイドウォール６１の側面に第２のサイドウォール６２が形成される（図８（ｅ））。そして、第２のサイドウォール６２の両側に位置する不純物拡散領域１０の表面、及びゲート電極３の上面に金属シリサイド層１２が形成される（図６（ｆ））。
【００６８】
続いて、シリコン基板１上に、シリコン窒化膜等からなるストッパ膜７、及びＢＰＳＧやＨＤＰ−ＮＳＧ等のシリコン酸化膜からなる層間絶縁膜８が順に成膜されて平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される（図９（ａ））。そして、図９（ｂ）に示すように、レジストパターン９をエッチングマスクとしたフルオロカーボン系ガスのドライエッチングが行われた後、フッ素系ガスを用いた全面エッチングが行われ、図９（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。この後、図９（ｄ）に示すように、バリア膜２３及びコンタクトプラグ２２が形成され、さらに上部構造が形成されることにより、シェアードコンタクト構造を備えた半導体装置が完成する。
【００６９】
本変形例では、サイドウォール６が従来のサイドウォール１６に比べて１５ｎｍ高く形成されるため、上述したように、エクステンション領域２の露出は防止される。さらに、本変形例では、ソース領域、及び、ドレイン領域として機能する不純物拡散領域１０が第１のサイドウォール６１の両側部に形成されているため、第２のサイドウォール６２の幅が減少したとしても、エクステンション領域２が露出することはない。したがって、本変形例によれば、より確実に接合リーク電流の発生を防止することが可能となる。なお、本変形例においても、サイドウォール６を形成する際の分割回数は２回に限定されるものではなく、３回あるいはそれ以上であってもよい。
【００７０】
なお、上記各実施形態では、ｐチャネル型のトランジスタにシェアードコンタクトホールを形成する事例を説明したが、ｎチャネル型のトランジスタにシェアードコンタクトを形成した場合にも同様の効果を得られることは勿論である。
【００７１】
以上説明したように、本発明によれば、いずれの手法を用いても、サイドウォールの高さを従来に比べて高く形成することができ、従来、コンタクトホール形成時のオーバエッチングにより生じていたサイドウォール幅の減少を抑制することができる。このため、コンタクトホールを形成する際のエッチングにおいて、サイドウォールに被覆されているべき不純物拡散領域が露出されることが防止され、接合リーク電流が増大することを抑制することができる。この結果、半導体装置の製造歩留まりを向上させることが可能となる。
【００７２】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、シェアードコンタクトの形成を例示したが、上記ストッパ膜７を備え、ゲート電極３、不純物拡散領域１０（ドレイン領域、及びソース領域）にそれぞれ個別にコンタクトを形成する場合（いわゆる、ボーダレスコンタクト）であっても、本発明を適用することによりコンタクトホールがサイドウォール６上に形成された際の接合リーク電流の増大を抑制することができる。すなわち、本発明は、サイドウォール上にコンタクトホールが形成される全ての半導体装置の製造に適用可能である。
【００７３】
また、上記では、ゲート電極３がポリシリコンからなる事例を説明したが、ゲート電極の材質は特に限定されるものではない。例えば、ポリシリコンに代えて、アモルファスシリコン、シリコン化合物、タングステン、チタン、アルミニウム等を用いることができる。同様に、サイドウォールとなる絶縁膜の材質も特に限定されるものではなく、シリコン窒化膜に代えて、シリコン酸化膜、シリコン炭窒化膜、炭素含有シリコン酸化膜等の材料膜を採用することができる。また、コンタクトホール２１の底部に露出する半導体基板１の表面状態は、特に限定されるものではなく、金属シリサイド層１２が形成されていなくてもよい。
【００７４】
さらに、上記各実施形態では、半導体層を有する基板として、シリコン基板を例示したが、本発明は、ＳＯＩ（Silicon On Insulator）基板等のように、表面に半導体層を有する全ての基板に対して適用可能であることはいうまでもない。
【００７５】
加えて、本発明の技術的思想を逸脱しない範囲において、上記説明したリソグラフィ、成膜、エッチング等のプロセスは、他の等価なプロセスに置換することも可能である。
【産業上の利用可能性】
【００７６】
以上に説明したように、本発明は、サイドウォール上にコンタクトが形成される半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態の半導体装置の製造工程を示す工程断面図
【図２】本発明の第１の実施形態の半導体装置の製造工程を示す工程断面図
【図３】本発明が適用された半導体装置の接合リーク電流を示す図
【図４】本発明の第２の実施形態の半導体装置の製造工程を示す工程断面図
【図５】本発明の第２の実施形態の半導体装置の製造工程を示す工程断面図
【図６】本発明の第３の実施形態の半導体装置の製造工程を示す工程断面図
【図７】本発明の第３の実施形態の半導体装置の製造工程を示す工程断面図
【図８】本発明の第３の実施形態の半導体装置の製造工程の変形例を示す工程断面図
【図９】本発明の第３の実施形態の半導体装置の製造工程の変形例を示す工程断面図
【図１０】従来の半導体装置の製造工程を示す工程断面図
【図１１】従来の半導体装置の製造工程を示す工程断面図
【図１２】サイドウォール高さ減少量とサイドウォール幅減少量の関係を示す図
【図１３】サイドウォール高さ減少量がゲート高さに占める割合のゲート長依存性を示す図
【図１４】絶縁膜残渣の発生を説明する図
【符号の説明】
【００７８】
１ シリコン基板
２ エクステンション領域（第１の不純物拡散領域）
３ ゲート電極
４ 素子分離領域
５ 絶縁膜
６ サイドウォール
７ ストッパ膜
８ 層間絶縁膜
１０ ソース領域、ドレイン領域（第２の不純物拡散領域）
１３ スペーサパターン
１４ マスクパターン
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、シェアードコンタクトを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化にともない、層間絶縁膜を介して上下に配置された導電体を電気的に接続するコンタクトにシェアードコンタクトが採用されている（例えば、特許文献１等参照。）。シェアードコンタクトは、例えば、シリコン基板等の半導体基板上に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極及びドレイン領域（あるいは、ソース領域）が同一の上層配線に接続される場合に、ゲート電極上とドレイン領域上とに渡って形成された１つのコンタクトにより上層電極との接続を行う。このため、シェアードコンタクトを採用することにより、個別にコンタクトを形成する場合に必要であった隣接するコンタクト間のマージン等が不要となるため素子の小型化が可能となる。
【０００３】
図１０、及び図１１はシェアードコンタクトを備えた半導体装置の製造工程を示す工程断面図である。図１０（ａ）に示すように、シリコン基板１の表面部のＳＴＩ（Shallow Trench Isolation）等の素子分離領域４で区分された領域にゲート絶縁膜１１を介して、例えば、ポリシリコン等からなるゲート電極３が形成され、当該ゲート電極３をマスクとしたイオン注入により、エクステンション領域２が形成される。
【０００４】
次いで、図１０（ｂ）に示すように、シリコン基板１上に、例えば、シリコン窒化膜からなる絶縁膜５が成膜され、当該絶縁膜５に異方性エッチングを行うことにより、図１０（ｃ）に示すようにゲート電極３の側面にサイドウォール１６が形成される。当該異方性エッチングにおいて、サイドウォール１６以外の部位に絶縁膜５の残渣が生じると、以降の洗浄工程等において当該残渣が基板上から剥離してパーティクルとなり、半導体装置の製造歩留まりを低下させる。このため、当該異方性エッチングのエッチング量は、シリコン基板１面内における、絶縁膜５の膜厚ばらつき、素子分離領域４の段差（シリコン基板１表面からＳＴＩ上面までの高さ）の形成ばらつき、及び前記異方性エッチングのエッチングレートばらつき等が考慮され、シリコン基板１の全面において絶縁膜５の残渣が生じないエッチング量に設定される。すなわち、当該異方性エッチングのエッチング量は、ゲート電極３上の絶縁膜５の膜厚以上に設定され、当該異方性エッチングにより形成されたサイドウォール１６の高さはゲート電極３の高さよりも低くなる（図１０（ｃ）参照）。
【０００５】
続いて、サイドウォール１６及びゲート電極３をマスクとして不純物がシリコン基板１にイオン注入され、ゲート電極３の両側にソース領域、ドレイン領域として機能する不純物拡散領域１０が形成される（図１０（ｃ））。そして、半導体基板１の全面にコバルトやチタン等の金属膜が成膜された後、熱処理が実施され、当該金属膜とシリコン基板１とが接触する領域、並びに、金属膜とゲート電極３であるポリシリコンとが接触する領域に、金属シリサイド層１２が形成される。この後、未反応の金属膜がウェットエッチングにより除去され、ＭＯＳ型のトランジスタが完成する。
【０００６】
当該トランジスタが形成されたシリコン基板１上には、図１１（ａ）に示すように、シリコン窒化膜等からなるストッパ膜７と、シリコン酸化膜等からなる層間絶縁膜８が順に形成される。層間絶縁膜８上には、レジスト膜が形成され、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィ等により形成される。シェアードコンタクトの場合、当該コンタクトホール２１は、ゲート電極３上とドレイン領域（あるいは、ソース領域）１３上とに渡って形成される。
【０００７】
続いて、図１１（ｂ）に示すように、レジストパターン９をエッチングマスクとしたドライエッチングが行われる。当該エッチングでは、層間絶縁膜８とストッパ膜７とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。したがって、層間絶縁膜８のエッチングは、当該エッチングにより形成されるコンタクトホール２１の底部にストッパ膜７が露出した状態で自動的に停止する。
【０００８】
レジストパターン９が剥離された後、図１１（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７が異方性エッチングにより除去される。この後、コンタクトホール２１の底部に露出した金属シリサイド層１２の表面酸化膜除去が行われた後、金属膜堆積、及び、当該金属膜のＣＭＰによりコンタクトプラグ２２が形成され、図１１（ｄ）に示すように、シェアードコンタクト構造が完成する。
【特許文献１】特開２００４−２７３９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、ストッパ膜７の異方性エッチングを行う工程では、コンタクトホール２１の底部にコンタクト不良の要因となるストッパ膜７のエッチング残渣を発生させないために、オーバエッチングが行われている。このため、当該異方性エッチングでは、ストッパ膜７のエッチングにともなって、コンタクトホール２１の底部に露出したサイドウォール１６もエッチングされる。このとき、サイドウォール１６の形状によってはサイドウォール１６が除去され、図１１（ｃ）の矢指部Ａに示すように、エクステンション領域２が露出されることがある。
【００１０】
エクステンション領域２が露出された状態でコンタクトプラグ２２が形成されると、図１１（ｄ）の矢指部Ａに示すように、エクステンション領域２とコンタクトプラグ２２とが直接接触する。近年の微細化されたトランジスタでは、エクステンション領域２は非常に浅い不純物拡散領域により構成されている。このため、コンタクトプラグ２２がエクステンション領域２の上面に形成された場合、エクステンション領域２の底部を構成するｐｎ接合とコンタクトプラグ２２の底面とが非常に近接することになる。そして、コンタクトプラグ２２を構成する金属元素がシリコン基板１中に拡散した場合には、ｐｎ接合とコンタクトプラグ２２との実効的な距離はさらに小さくなる。コンタクトプラグ２２とエクステンション領域２底部のｐｎ接合とが近接して形成されると、当該ｐｎ接合を介して流れる接合リーク電流が増大し、トランジスタの素子特性が低下する。このため、半導体装置の製造歩留まりが大きく低下する。
【００１１】
以下、サイドウォール１６の形状と、エクステンション領域２の露出量との関係について簡単に説明する。図１２（ａ）は、ゲート電極３の高さが１３０ｎｍ、絶縁膜５の膜厚が６０ｎｍである場合に、異方性エッチングを行ったときのサイドウォール高さの減少量ΔＹと、サイドウォール幅の減少量ΔＸとの関係を示す図である。ここで、サイドウォール高さ減少量ΔＹとは、形成されたサイドウォール１６の高さと、ゲート電極３の高さとの差であり、また、サイドウォール幅減少量ΔＸとは、サイドウォール１６の高さとゲート電極３の高さとが同一である場合のサイドウォール幅と、実際に形成されたサイドウォール１６のサイドウォール幅との差である（図１２（ｂ）参照。）。なお、図１２（ａ）において、下軸がサイドウォール高さ減少量ΔＹに対応し、左軸がサイドウォール幅減少量ΔＸに対応する。
【００１２】
図１２（ａ）から、サイドウォール高さ減少量ΔＹが大きくなるにつれて、サイドウォール幅減少量ΔＸが２次関数的に大きくなることが理解できる。したがって、サイドウォール１６形成時のサイドウォール高さ減少量ΔＹが大きいほど、ストッパ膜７のエッチング工程におけるサイドウォール幅の減少量ΔＸが大きくなる。つまりエクステンション領域２の露出量が大きくなる。
【００１３】
例えば、サイドウォール１６形成時の高さ減少量ΔＹが３０ｎｍ（エッチング量が９０ｎｍ）であった場合、ストッパ膜７のエッチング工程においてサイドウォール高さがさらに３０ｎｍ減少したとすると、図１２（ａ）によれば、当該エッチングによりサイドウォール幅が７ｎｍ減少する。
【００１４】
また、このようなエッチングを行ったシリコン基板１上に、絶縁膜５の膜厚ばらつきにより、ゲート電極３上の絶縁膜５の膜厚が５０ｎｍである箇所が存在し、シリコン基板１上におけるサイドウォール１６形成時のエッチング工程、及びストッパ膜７のエッチング工程におけるエッチングレートばらつきにより、当該箇所のエッチング量が設定エッチング量よりも１０ｎｍ大きくなる状況が生じたとする。この場合、サイドウォール１６形成直後の高さ減少量ΔＹは５０ｎｍとなり、ストッパ膜７の異方性エッチング後には、さらに４０ｎｍエッチングされ、高さ減少量ΔＹは９０ｎｍとなる。この場合、図１２（ａ）によれば、サイドウォール１６の幅は、不純物拡散領域１０を形成した状態に比べて２０ｎｍ小さくなる。このとき、エクステンション領域２は確実に露出している。
【００１５】
このように、上記従来技術では、ストッパ膜７のエッチングを行う際のプロセスマージンが非常に小さく、シリコン基板１の全面において、接合リーク電流の小さい半導体装置を安定して製造することが難しかった。
【００１６】
さらに、図１３は、ゲート電極３のゲート長と、ゲート電極３の高さに対するサイドウォール高さ減少量ΔＹの割合（ΔＹ／ゲート電極高さ）との関係を示す図である。ここで、ゲート電極高さ及び絶縁膜５の膜厚は、ゲート長の短縮とともに、スケーリング則にしたがって減少されている。図１３から理解できるように、ゲート電極３のゲート長が短くなるほど、サイドウォール高さ減少量ΔＹのゲート高さに対する割合は増大する。すなわち、図１３は、ゲート長が短くなった場合、形成直後のサイドウォール１６の高さが低く、スットパ膜７の異方性エッチングの際にサイドウォール１６完全に除去されてしまうことになる。したがって、上記従来の方法では、今後、短ゲート長化が進行した場合、接合リーク電流の小さい半導体装置を製造することは不可能となる。また、ストッパ膜７の異方性エッチングの際に除去される程度の高さしか有しないサイドウォールに対して、上記特許文献１に記載された技術を適用した場合、コンタクトホール形成後にサイドウォール上に設けられた窒化膜は完全に除去されてしまうため、接合リーク電流を抑制する十分な効果を得ることはできない。
【００１７】
上述のような、接合リーク電流を抑制するために、サイドウォール形成時の異方性エッチングのオーバエッチング量を低減することが考えられる。しかしながら、上述のように、サイドウォール形成時のオーバエッチング量は、シリコン基板１上に絶縁膜５の残渣が生じない程度に設定される。当該絶縁膜５の残渣は、素子分離領域４の端部に形成されている段差部で特に発生しやすい。これは、絶縁膜５が当該段差部を被覆する状態で形成されるため、当該段差部において、サイドウォール形成時の異方性エッチングにおいてエッチングされるべき絶縁膜５の膜厚が増大することに起因している。
【００１８】
例えば、図１４に示すように、素子分離領域４の端部にシリコン基板１上の平坦部に対する傾斜角がθである段差が形成されている場合、シリコン基板１の平坦部に形成された絶縁膜５の膜厚ｄに対し、エッチングされるべき絶縁膜５の膜厚Ｄは、Ｄ＝ｄ／ｃｏｓθとなる。当該膜厚Ｄの大きさはＳＴＩ形成工程に依存するものであり、ゲート長には依存しない。すなわち、サイドウォール形成時には、ゲート長に関わらず、素子分離領域４の端部に形成された段差部の膜厚Ｄの絶縁膜５を確実に除去できるエッチング量が必要があり、オーバエッチング量を低減することは困難である。
【００１９】
本発明は、上記従来の事情を鑑みて提案されたものであって、サイドウォール幅の減少を抑制し、ゲート電極が微細化された場合であっても接合リーク電流に起因する製造歩留まりの低下を回避することができる半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
本発明は、上記目的を達成するために以下の手段を採用している。まず、本発明は、半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法を前提としている。そして、本発明に係る第１の半導体装置の製造方法は、まず、半導体層上に形成されたゲート絶縁膜上に、上面がスペーサパターンに被覆されたゲート電極が形成される。次いで、当該スペーサパターンを備えたゲート電極をマスクとして、ゲート電極の両側に位置する半導体層にエクステンション領域として機能する第１の不純物拡散領域が形成される。続いて、上記スペーサパターンを備えたゲート電極を被覆する第１の絶縁膜が形成され、当該第１の絶縁膜に対して異方性エッチングを行うことにより、ゲート電極の側面にサイドウォールが形成される。これにより、当該サイドウォールの上端は、ゲート電極の上面より高い位置に形成される。この後、ゲート電極上の上記スペーサパターンが除去される。本構成において、上記第１の絶縁膜は、上記スペーサパターンと異なるエッチング特性、すなわち、異なるエッチングレートを有することが好ましい。
【００２１】
また、本発明に係る他の半導体装置の製造方法は、まず、半導体層上に形成されたゲート絶縁膜上に、ゲート電極が形成され、当該ゲート電極をマスクとして、ゲート電極の両側に位置する半導体層に、エクステンション領域として機能する第１の不純物拡散領域が形成される。次いで、基板上に上記ゲート電極を被覆する第１の絶縁膜が形成され、当該第１の絶縁膜上に、サイドウォールの形成領域及び上記ゲート電極を被覆するマスクパターンが形成される。続いて、当該マスクパターンをマスクとして第１の絶縁膜の異方性エッチングが行われ、上記マスクパターンに被覆されていない第１の絶縁膜の膜厚が低減される。この後、上記マスクパターンが除去され、マスクパターンが除去された第１の絶縁膜に対して異方性エッチングが行われる。これにより、ゲート電極の側面にサイドウォールが形成される。ここで、上記マスクパターンはレジストパターンにより構成することができる。
【００２２】
なお、以上の構成において、サイドウォールの両側に位置する半導体層には、当該サイドウォール及び上記ゲート電極をマスクとして、それぞれ、ソース領域、ドレイン領域として機能する第２の不純物拡散領域が形成される。
【００２３】
本発明に係るさらに他の半導体装置の製造方法は、まず、半導体層上に形成されたゲート絶縁膜上に、ゲート電極が形成される。次いで、当該ゲート電極をマスクとして、ゲート電極の両側に位置する半導体層にエクステンション領域として機能する第１の不純物拡散領域が形成される。続いて、基板上に上記ゲート電極を被覆する第１の絶縁膜が形成され、当該第１の絶縁膜に対して異方性エッチングを行うことで、ゲート電極の側面に第１のサイドウォールが形成される。また、基板上に、第１のサイドウォールが形成されたゲート電極を被覆する前記第１の絶縁膜と同一の材質からなる第２の絶縁膜が形成される。そして、当該第２の絶縁膜に対して異方性エッチングを行うことにより、第１のサイドウォールが形成されたゲート電極の側面に第２のサイドウォールが形成される。
【００２４】
本構成において、ソース領域、ドレイン領域として機能する第２の不純物拡散領域は、上記ゲート電極及び上記第２のサイドウォールをマスクとして形成される。また、当該第２の不純物拡散領域は、上記第２の絶縁膜の形成前に、ゲート電極及び上記第１のサイドウォールをマスクとして形成されてもよい。
【００２５】
なお、以上の構成において、上記第２の不純物拡散領域が形成された後、上記第２の不純物拡散領域の表面部には金属シリサイド層が形成される。この後、第３の絶縁膜からなるストッパ膜、及び当該ストッパ膜と異なるエッチング特性を有する第４の絶縁膜（層間絶縁膜）が順に形成される。次いで、第４の絶縁膜上に、上記ゲート電極上及び当該ゲート電極の一方の側に位置する上記第２の不純物拡散領域上に渡って開口を有するマスクパターンが形成され、当該マスクパターンをエッチングマスクとした第４の絶縁膜のエッチングにより、底部にゲート電極及び金属シリサイド層が露出される。ここで、ストッパ膜は、上記第１の絶縁膜と同一の材質とすることができる。
【発明の効果】
【００２６】
本発明によれば、いずれの手法を用いても、形成直後のサイドウォールの高さを従来に比べて高くすることができ、従来、コンタクトホール形成時のオーバエッチングにより生じていたサイドウォール幅の減少を抑制することができる。このため、コンタクトホールを形成する際のエッチングにおいて、サイドウォールに被覆されているべき不純物拡散領域（エクステンション領域）が露出することが防止され、接合リーク電流が増大することを抑制することができる。この結果、半導体装置の製造歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。なお、以下では、本発明を、ｐチャネル型のＭＯＳ型トランジスタに適用した事例について説明する。また、図面において、上記従来の半導体装置と同一の作用効果を奏する部位には、従来の半導体装置に付した符号と同一の符号を付し、以下での詳細な説明は省略する。
【００２８】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【００２９】
本実施形態では、まず、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１が形成される。次いで、ゲート絶縁膜１１上に、厚さ１５０ｎｍ程度のポリシリコン膜、及び、厚さ５０ｎｍ程度のＰＳＧ（Phospho Silicate Glass）膜等からなる酸化膜がＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法等により順に成膜される。
【００３０】
当該酸化膜上にゲート電極３に対応するレジストパターンがフォトリソグラフィ等により形成され、当該レジストパターンをエッチングマスクとして、ドライエッチングすることにより酸化膜のエッチングを行い、ゲート電極３に対応する酸化膜パターン１３が形成される。この後、当該酸化膜パターン１３をハードマスクとして、ポリシリコン膜のドライエッチングを行うことにより、図１（ａ）に示すように、上面が酸化膜パターン１３（以下、スペーサパターン１３という。）に被覆されたゲート電極３が形成される。なお、酸化膜パターン１３の形成マスクであるレジストパターンは、多結晶シリコン膜のエッチング中に除去される。
【００３１】
次に、スペーサパターン１３及びゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物が、例えば、３ｋｅＶ程度の注入エネルギーでシリコン基板１にイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される。エクステンション領域２の形成が完了すると、図１（ｂ）に示すように、シリコン窒化膜等からなる膜厚６０ｎｍ程度の絶縁膜５がＣＶＤ法により成膜される。
【００３２】
続いて、図１（ｃ）に示すように、絶縁膜５に異方性ドライエッチングを行うことにより、ゲート電極３の側面にシリコン窒化膜からなるサイドウォール６が形成される。このとき、上述したオーバエッチングにより、サイドウォール６の上端はスペーサパターン１３の上端からから３０ｎｍ程度低い位置になる。本実施形態では、ゲート電極３上にスペーサパターン１３を設けているため、サイドウォール６の上端を、従来に比べて、スペーサパターン１３の膜厚分だけ上方に位置させることができる。ここでは、スペーサパターン１３の膜厚が５０ｎｍであるため、サイドウォール６の上端は、ゲート電極３の上端よりも上方に位置することになる。なお、上記オーバエッチングは、素子分離領域４の端部に形成されている段差部の絶縁膜５がシリコン基板１の面内において完全に除去される条件に設定されている。また、特に限定されるものではないが、スペーサパターン１３の材質と絶縁膜５の材質とは、サイドウォール６を形成する際のエッチングにおいて、エッチング選択比を確保することができる材質の組み合わせであることが好ましい。
【００３３】
サイドウォール６の形成が完了した後、図１（ｄ）に示すように、スペーサパターン１３がウェットエッチングにより除去される。また、ゲート電極３、及びサイドウォール６をマスクとして、ボロン等のｐ型不純物が、例えば、４０ｋｅＶの注入エネルギーでシリコン基板１にイオン注入され、サイドウォール６の両側にソース領域及びドレイン領域として機能する深さ４５ｎｍ程度のｐ型不純物拡散領域１０が形成される。
【００３４】
この後、シリコン基板１の全面に、コバルトやチタン等の高融点金属膜が成膜され、熱処理が実施される。これにより、高融点金属膜とシリコン基板１とが接触する領域、並びに、高融点金属膜とゲート電極３であるポリシリコンとが接触する領域に、金属シリサイド層１２が形成される。この後、未反応の高融点金属膜がウェットエッチングにより除去され、トランジスタが完成する。
【００３５】
以上のようにしてトランジスタが形成されたシリコン基板１上に、図２（ａ）に示すように、シリコン窒化膜等からなるストッパ膜７、及び、例えば、ＢＰＳＧ（Boro Phospho Silicate Glass）やＨＤＰ−ＮＳＧ（High Density Plasma - Non-doped Silicate Glass）等からなる層間絶縁膜８が順に成膜される。次に、層間絶縁膜８の表面が、ＣＭＰ（Chemical Mechanical Polishing）法等により平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される。ここで、絶縁膜８の膜厚は平坦化前で７００ｎｍ程度であり、平坦化後で４００ｎｍ程度である。また、ストッパ膜７の膜厚は３０ｎｍ程度である。
【００３６】
続いて、図２（ｂ）に示すように、レジストパターン９をエッチングマスクとしたドライエッチングが行われる。当該エッチングでは、絶縁膜８とストッパ膜７とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。このため、絶縁膜８のエッチングは、当該エッチングにより形成されるコンタクトホール２１の底部にストッパ膜７が露出した状態で自動的に停止する。上記事例では、エッチングガスとして、例えば、フルオロカーボン系ガス（例えば、Ｃ4Ｆ6、Ｃ5Ｆ8等）、酸素ガス、及びアルゴンガスの混合ガス等を使用することができる。
【００３７】
レジストパターン９が剥離された後、ＣＦ4ガス等のフッ素系ガスを用いた全面エッチングが行われ、図２（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。このとき、コンタクトホール２１の底部に露出するサイドウォール６もエッチングされる。しかしながら、本実施形態のサイドウォール６は、上述したように、従来法のサイドウォール１６に比べて５０ｎｍ高く形成されている。このため、本実施形態のサイドウォール６は、従来法のサイドウォール１６と比較して、底面から上方に向かって狭くなるサイドウォール幅の狭まり方が緩やかになっている。すなわち、本実施形態のサイドウォール６は、従来と比較してサイドウォール６端部近傍の膜厚が厚く、サイドウォール幅の減少が抑制される。
【００３８】
また、図１２に基づけば、本実施形態のサイドウォール６は、サイドウォール高さ減少量ΔＹが０以下の状態であり、ストッパ膜７のエッチングにおいて、サイドウォール６が数十ｎｍエッチングされた場合であっても、サイドウォール幅はほとんど減少しないことが理解できる。したがって、本実施形態では、ストッパ膜７のエッチングの実施後であっても、コンタクトホール２１の底部に露出したサイドウォール６がエクステンション領域２を完全に被覆している。さらにいえば、本実施形態によれば、サイドウォール高さの減少に対応してサイドウォール幅の減少する量を小さくすることができ、プロセスマージンを広くすることができる。
【００３９】
この後、アルゴンスパッタ処理等により、コンタクトホール２１の底部に露出した金属シリサイド層１２の表面酸化膜除去が行われた後、シリコン基板１上に膜厚が１０ｎｍ程度のチタン膜、及び、膜厚が５ｎｍ程度の窒化チタン膜からなるバリア膜２３と、タングステンからなる金属膜が順次堆積される。そして、ＣＭＰ法により層間絶縁膜５上の不要な金属膜及びバリア膜を除去することによって、コンタクトプラグ２２が形成され、シェアードコンタクト構造が完成する。なお、当該コンタクトプラグ２２上に、コンタクトプラグ２２と電気的に接続される金属配線等が、周知のプロセスを用いて形成されることはいうまでもない。また、このような金属配線を含む上部配線構造が周知のプロセスにより形成されることで、シェアードコンタクトを備えた半導体装置の形成が完了する。
【００４０】
図３は、本製造方法により形成した半導体装置の平均的なリーク電流と、従来法により製造した半導体装置の平均的なリーク電流とを示す図である。図３から理解できるように、本実施形態によれば、従来に比べて、リーク電流が２桁小さい半導体装置を形成することができる。
【００４１】
以上説明したように、本実施形態によれば、ストッパ膜７のエッチング工程において、サイドウォール６がエッチングされた際のサイドウォール幅の減少を抑制することができる。このため、当該エッチングにおいて、サイドウォール６直下のエクステンション領域２が露出することを防止することできる。この結果、接合リーク電流を抑制することができ、半導体装置の製造歩留まりの低下を抑制することができる。
【００４２】
（第２の実施形態）
上述したように、サイドウォール高さを高くすることにより、ストッパ膜７のエッチング工程におけるサイドウォール幅の減少は抑制される。そこで、第２の実施形態では、スペーサパターン１３を形成することなく、サイドウォール高さの高いサイドウォール６を形成する方法について説明する。図４及び図５は本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００４３】
本実施形態では、まず、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１が形成される。次いで、ゲート絶縁膜１１上に、厚さ１５０ｎｍ程度のポリシリコン膜がＬＰＣＶＤ法等により成膜され、当該ポリシリコン膜上にゲート電極３に対応するレジストパターンがフォトリソグラフィ等により形成され、当該レジストパターンをエッチングマスクとしてポリシリコン膜をエッチングすることにより、図４（ａ）に示すように、ゲート電極３が形成される。なお、レジストパターンはポリシリコン膜のエッチング後にアッシング及び洗浄により除去される。
【００４４】
次に、ゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物が、例えば、３ｋｅＶの注入エネルギーでシリコン基板１にイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される。エクステンション領域２の形成が完了すると、図４（ｂ）に示すように、シリコン窒化膜等からなる膜厚６０ｎｍ程度の絶縁膜５がＣＶＤ法により成膜される。
【００４５】
さて、本実施形態では、続いて、図４（ｃ）に示すように、絶縁膜５上にゲート電極３及びサイドウォール６の形成領域を被覆するマスクパターン１４が形成される。マスクパターン１４は例えばレジストパターンにより構成することができる。当該マスクパターン１４は、リソグラフィ工程での位置ずれを考慮したパターンとして形成されることが好ましい。例えば、ゲート電極３の側面に形成された絶縁膜５の膜厚が６０ｎｍであるとき、ゲート電極３を被覆する絶縁膜５の側面とマスクパターン１４の端部との間には２０ｎｍ程度のマージンが設けられる。これにより、マスクパターン１４を形成するためのリソグラフィ工程において位置ずれが生じた場合であっても、マスクパターン１４はゲート電極３及びサイドウォール形成領域を確実に被覆することができる。
【００４６】
上記マスクパターン１４を形成した後、図４（ｃ）に示すように、マスクパターン１４を介して絶縁膜５のエッチングが行われ、マスクパターン１４に被覆されていない絶縁膜５の薄化が行われる。ここでは、当該エッチングにより、素子分離領域４の段差部を含む領域の絶縁膜５の膜厚を１０ｎｍ程度にまで減少させている。このとき、絶縁膜５を完全に除去することも可能であるが、以下の異方性エッチングにおいて、シリコン基板１にエッチング種が入射して欠陥が形成されることを抑制する観点では、絶縁膜５を残存させることが好ましい。
【００４７】
次に、マスクパターン１４がアッシング等により除去された後、シリコン基板１の全面に対して、異方性ドライエッチングが行われ、図４（ｄ）に示すように、ゲート電極３の側面にサイドウォール６が形成される。本実施形態では、素子分離領域４の段差部の絶縁膜５の膜厚が予め１０ｎｍに減少されている。このため、ゲート電極３上に存在する絶縁膜５がエッチング除去される際に素子分離領域４の段差部は自動的にオーバエッチングされることになり、絶縁膜５の残渣が生じない。したがって、本実施形態では、当該異方性エッチングにおけるオーバエッチング量は、ゲート電極３の上面を完全に露出させることができる条件、すなわち、シリコン基板１面内における絶縁膜５の膜厚ばらつき、及び、絶縁膜５のエッチングレートばらつきのみを考慮した条件とすればよく、従来に比べて小さくすることができる。この結果、従来に比べてサイドウォール高さの高いサイドウォール６を形成することができる。本実施形態では、当該エッチングにより、サイドウォール６の上端はゲート電極３の上端から１５ｎｍ程度低い位置になる。なお、サイドウォール６が形成された後、第１の実施形態と同様に、サイドウォール６の両側に位置するシリコン基板１にソース領域及びドレイン領域として機能するｐ型不純物拡散領域１０が形成され、当該不純物拡散領域１０の表面、及びゲート電極３の上面に金属シリサイド層１２が形成される。
【００４８】
以上のようにして、トランジスタが形成されたシリコン基板１上には、第１の実施形態と同様に、シリコン窒化膜等からなるストッパ膜７、及び、ＢＰＳＧやＨＤＰ−ＮＳＧ等のシリコン酸化膜からなる層間絶縁膜８が順に成膜されて平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される（図５（ａ））。そして、図５（ｂ）に示すように、レジストパターン９をエッチングマスクとしたフルオロカーボン系ガスのドライエッチングが行われた後、フッ素系ガスを用いた全面エッチングが行われ、図５（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。
【００４９】
このとき、コンタクトホール２１の底部に露出するサイドウォール６もエッチングされる。しかしながら、本実施形態のサイドウォール６は、上述したように、従来のサイドウォール１６に比べて１５ｎｍ高く形成されている。このため、本実施形態のサイドウォール６は、従来法のサイドウォール１６と比較して、底面から上方に向かって狭くなるサイドウォール幅の狭まり方が緩やかになっている。すなわち、本実施形態のサイドウォール６は、従来と比較してサイドウォール６端部近傍の膜厚が厚く、サイドウォール幅の減少が抑制される。
【００５０】
また、図１２に基づけば、本実施形態のサイドウォール６は、サイドウォール高さ減少量ΔＹが１５ｎｍの状態であり、ストッパ膜７のエッチングにおいて、サイドウォール６が２０ｎｍ程度エッチングされた場合であっても、サイドウォール幅はほとんど減少しないことが理解できる。したがって、本実施形態では、ストッパ膜７のエッチングの実施後であっても、コンタクトホール２１の底部に露出したサイドウォール６がエクステンション領域２を完全に被覆している。さらにいえば、本実施形態によれば、サイドウォール高さの減少に対応してサイドウォール幅が減少する量を小さくすることができ、プロセスマージンを広くすることができる。
【００５１】
この後、図５（ｄ）に示すように、第１の実施形態と同様の手法により、バリア膜２３及びコンタクトプラグ２２が形成され、さらに上部構造が形成されることにより、シェアードコンタクト構造を備えた半導体装置が完成する。
【００５２】
以上説明したように、本実施形態においても、第１の実施形態と同様に、ストッパ膜７のエッチング工程において、サイドウォール６がエッチングされた際のサイドウォール幅の減少を抑制することができる。このため、当該エッチングにおいて、サイドウォール６直下のエクステンション領域２が露出することを防止することできる。この結果、接合リーク電流を抑制することができ、半導体装置の製造歩留まりの低下を抑制することができる。
【００５３】
（第３の実施形態）
上記各実施形態では、従来の製造工程では使用されていない、スペーサパターン１３、あるいはマスクパターン１４を形成することにより、十分な高さを有するサイドウォール６を形成した。しかしながら、このようなサイドウォール６は、特別なパターンを使用することなく形成することも可能である。そこで、第３の実施形態では、特別なパターンを形成することなく十分な高さを有するサイドウォール６を形成する方法について説明する。図６及び図７は本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００５４】
まず、上記第２の実施形態と同様に、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１を介して、厚さ１５０ｎｍ程度のゲート電極３が形成される。次に、ゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物がイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される（図６（ａ））。
【００５５】
さて、本実施形態では、エクステンション領域２の形成が完了すると、図６（ｂ）に示すように、シリコン窒化膜等からなる膜厚３０ｎｍ程度の絶縁膜５１がＣＶＤ法により成膜される。そして、当該絶縁膜５１に対して異方性エッチングを行うことにより、図６（ｃ）に示すように、ゲート電極３の側面に第１のサイドウォール６１が形成される。当該異方性エッチングにおけるオーバエッチング量は、素子分離領域４の段差部に絶縁膜５１の残渣が生じない条件に設定される。本実施形態では、絶縁膜５１の膜厚は第１の実施形態に比べて薄いため、オーバエッチング量も第１の実施形態に比べて小さくすることができる。このため、当該異方性エッチングにより形成された第１のサイドウォール６１の上端は、ゲート電極３の上端から１５ｎｍ程度低い位置となる。
【００５６】
続いて、図６（ｄ）に示すように、第１のサイドウォール６１が形成されたシリコン基板１上に、再び、シリコン窒化膜からなる絶縁膜５２が３０ｎｍ程度の膜厚で堆積される。そして、当該絶縁膜５２に対して異方性エッチングが行われ、図６（ｅ）に示すように、第１のサイドウォール６１の側面に第２のサイドウォール６２が形成される。当該異方性エッチングのオーバエッチング量も、素子分離領域４の段差部に絶縁膜５２の残渣が生じない条件に設定される。この場合、絶縁膜５２の膜厚が絶縁膜５１の膜厚と同等であるため、第２のサイドウォール６２の上端は、ゲート電極３の上端から１５ｎｍ程度低い位置となる。
【００５７】
このように第１のサイドウォール６１と第２のサイドウォール６２（以下、これらを合わせてサイドウォール６という。）とに分割してサイドウォールを形成することにより、オーバエッチング量を低下させることができ、膜厚が６０ｎｍの絶縁膜を異方性エッチングすることにより形成されるサイドウォールに比べて、サイドウォール高さを高くすることができる。本実施形態では、従来に比べて、サイドウォール高さが１５ｎｍ程度高くなっている。なお、本実施形態では、サイドウォールの形成を２回に分けて実施しているが、分割回数は２回に限定されるものではない。
【００５８】
この後、第１及び第２の実施形態と同様に、サイドウォール６の両側に位置するシリコン基板１にソース領域及びドレイン領域として機能するｐ型不純物拡散領域１０が形成され、不純物拡散領域１０の表面、及びゲート電極３の上面に金属シリサイド層１２が形成される（図６（ｆ））。
【００５９】
以上のようにして、トランジスタが形成されたシリコン基板１上には、第１及び第２の実施形態と同様に、シリコン窒化膜等からなるストッパ膜７、及び、ＢＰＳＧやＨＤＰ−ＮＳＧ等のシリコン酸化膜からなる層間絶縁膜８が順に成膜されて平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される（図７（ａ））。そして、図７（ｂ）に示すように、レジストパターン９をエッチングマスクとしたフルオロカーボン系ガスのドライエッチングが行われた後、フッ素系ガスを用いた全面エッチングが行われ、図７（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。
【００６０】
このとき、コンタクトホール２１の底部に露出するサイドウォール６もエッチングされる。しかしながら、本実施形態のサイドウォール６は、上述したように、従来のサイドウォール１６に比べて１５ｎｍ高く形成されている。このため、第２の実施形態と同様の効果を奏することができる。
【００６１】
この後、図７（ｄ）に示すように、第１及び第２の実施形態と同様の手法により、バリア膜２３及びコンタクトプラグ２２が形成され、さらに上部構造が形成されることにより、シェアードコンタクト構造を備えた半導体装置が完成する。
【００６２】
以上説明したように、本実施形態においても、第１及び第２の実施形態と同様に、ストッパ膜７のエッチング工程において、サイドウォール６がエッチングされた際のサイドウォール幅の減少を抑制することができる。このため、当該エッチングにおいて、サイドウォール６直下のエクステンション領域２が露出することを防止することできる。この結果、接合リーク電流を抑制することができ、半導体装置の製造歩留まりの低下を抑制することができる。
【００６３】
ところで、本実施形態では、サイドウォール６を分割して形成しているため、エクステンション領域２の露出防止にさらに好適な変形例を提供することが可能である。図８及び図９は当該変形例の製造工程を示す工程断面図である。この変形例では、不純物拡散領域１０の形成順が異なるだけであり、他の構成は上述の製造工程と同一である。
【００６４】
すなわち、上記と同様に、表面部にＳＴＩ等の素子分離領域４が形成されたシリコン基板１上に、シリコン酸化膜やシリコン酸窒化膜等からなる厚さ２ｎｍ程度のゲート絶縁膜１１を介して、厚さ１５０ｎｍ程度のゲート電極３が形成される。次に、ゲート電極３をマスクとして、ボロン（Ｂ）等のｐ型不純物がイオン注入され、ゲート電極３の両側にエクステンション領域２となる深さ２０ｎｍのｐ型不純物拡散領域が形成される（図８（ａ））。
【００６５】
続いて、図８（ｂ）に示すようにシリコン窒化膜等からなる膜厚３０ｎｍ程度の絶縁膜５１がＣＶＤ法により成膜され、当該絶縁膜５１に対して異方性エッチングを行うことにより、ゲート電極３の側面に第１のサイドウォール６１が形成される。
【００６６】
本変形例では、図８（ｃ）に示すように、第１のサイドウォール６１が形成された際に、サイドウォール６１の両側に位置するシリコン基板１にソース領域及びドレイン領域として機能するｐ型不純物拡散領域１０が形成される。
【００６７】
この後、図８（ｄ）に示すように、シリコン基板１上に、再び、シリコン窒化膜からなる絶縁膜５２が３０ｎｍ程度の膜厚で堆積され、当該絶縁膜５２に対して異方性エッチングが行われ行うことにより、第１のサイドウォール６１の側面に第２のサイドウォール６２が形成される（図８（ｅ））。そして、第２のサイドウォール６２の両側に位置する不純物拡散領域１０の表面、及びゲート電極３の上面に金属シリサイド層１２が形成される（図６（ｆ））。
【００６８】
続いて、シリコン基板１上に、シリコン窒化膜等からなるストッパ膜７、及びＢＰＳＧやＨＤＰ−ＮＳＧ等のシリコン酸化膜からなる層間絶縁膜８が順に成膜されて平坦化された後、コンタクトホール２１の形成位置に開口部を有するレジストパターン９がフォトリソグラフィにより形成される（図９（ａ））。そして、図９（ｂ）に示すように、レジストパターン９をエッチングマスクとしたフルオロカーボン系ガスのドライエッチングが行われた後、フッ素系ガスを用いた全面エッチングが行われ、図９（ｃ）に示すように、コンタクトホール２１の底部に露出したストッパ膜７がエッチング除去される。この後、図９（ｄ）に示すように、バリア膜２３及びコンタクトプラグ２２が形成され、さらに上部構造が形成されることにより、シェアードコンタクト構造を備えた半導体装置が完成する。
【００６９】
本変形例では、サイドウォール６が従来のサイドウォール１６に比べて１５ｎｍ高く形成されるため、上述したように、エクステンション領域２の露出は防止される。さらに、本変形例では、ソース領域、及び、ドレイン領域として機能する不純物拡散領域１０が第１のサイドウォール６１の両側部に形成されているため、第２のサイドウォール６２の幅が減少したとしても、エクステンション領域２が露出することはない。したがって、本変形例によれば、より確実に接合リーク電流の発生を防止することが可能となる。なお、本変形例においても、サイドウォール６を形成する際の分割回数は２回に限定されるものではなく、３回あるいはそれ以上であってもよい。
【００７０】
なお、上記各実施形態では、ｐチャネル型のトランジスタにシェアードコンタクトホールを形成する事例を説明したが、ｎチャネル型のトランジスタにシェアードコンタクトを形成した場合にも同様の効果を得られることは勿論である。
【００７１】
以上説明したように、本発明によれば、いずれの手法を用いても、サイドウォールの高さを従来に比べて高く形成することができ、従来、コンタクトホール形成時のオーバエッチングにより生じていたサイドウォール幅の減少を抑制することができる。このため、コンタクトホールを形成する際のエッチングにおいて、サイドウォールに被覆されているべき不純物拡散領域が露出されることが防止され、接合リーク電流が増大することを抑制することができる。この結果、半導体装置の製造歩留まりを向上させることが可能となる。
【００７２】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、シェアードコンタクトの形成を例示したが、上記ストッパ膜７を備え、ゲート電極３、不純物拡散領域１０（ドレイン領域、及びソース領域）にそれぞれ個別にコンタクトを形成する場合（いわゆる、ボーダレスコンタクト）であっても、本発明を適用することによりコンタクトホールがサイドウォール６上に形成された際の接合リーク電流の増大を抑制することができる。すなわち、本発明は、サイドウォール上にコンタクトホールが形成される全ての半導体装置の製造に適用可能である。
【００７３】
また、上記では、ゲート電極３がポリシリコンからなる事例を説明したが、ゲート電極の材質は特に限定されるものではない。例えば、ポリシリコンに代えて、アモルファスシリコン、シリコン化合物、タングステン、チタン、アルミニウム等を用いることができる。同様に、サイドウォールとなる絶縁膜の材質も特に限定されるものではなく、シリコン窒化膜に代えて、シリコン酸化膜、シリコン炭窒化膜、炭素含有シリコン酸化膜等の材料膜を採用することができる。また、コンタクトホール２１の底部に露出する半導体基板１の表面状態は、特に限定されるものではなく、金属シリサイド層１２が形成されていなくてもよい。
【００７４】
さらに、上記各実施形態では、半導体層を有する基板として、シリコン基板を例示したが、本発明は、ＳＯＩ（Silicon On Insulator）基板等のように、表面に半導体層を有する全ての基板に対して適用可能であることはいうまでもない。
【００７５】
加えて、本発明の技術的思想を逸脱しない範囲において、上記説明したリソグラフィ、成膜、エッチング等のプロセスは、他の等価なプロセスに置換することも可能である。
【産業上の利用可能性】
【００７６】
以上に説明したように、本発明は、サイドウォール上にコンタクトが形成される半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態の半導体装置の製造工程を示す工程断面図
【図２】本発明の第１の実施形態の半導体装置の製造工程を示す工程断面図
【図３】本発明が適用された半導体装置の接合リーク電流を示す図
【図４】本発明の第２の実施形態の半導体装置の製造工程を示す工程断面図
【図５】本発明の第２の実施形態の半導体装置の製造工程を示す工程断面図
【図６】本発明の第３の実施形態の半導体装置の製造工程を示す工程断面図
【図７】本発明の第３の実施形態の半導体装置の製造工程を示す工程断面図
【図８】本発明の第３の実施形態の半導体装置の製造工程の変形例を示す工程断面図
【図９】本発明の第３の実施形態の半導体装置の製造工程の変形例を示す工程断面図
【図１０】従来の半導体装置の製造工程を示す工程断面図
【図１１】従来の半導体装置の製造工程を示す工程断面図
【図１２】サイドウォール高さ減少量とサイドウォール幅減少量の関係を示す図
【図１３】サイドウォール高さ減少量がゲート高さに占める割合のゲート長依存性を示す図
【図１４】絶縁膜残渣の発生を説明する図
【符号の説明】
【００７８】
１ シリコン基板
２ エクステンション領域（第１の不純物拡散領域）
３ ゲート電極
４ 素子分離領域
５ 絶縁膜
６ サイドウォール
７ ストッパ膜
８ 層間絶縁膜
１０ ソース領域、ドレイン領域（第２の不純物拡散領域）
１３ スペーサパターン
１４ マスクパターン
【特許請求の範囲】
【請求項１】
半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法において、
前記半導体層上に形成されたゲート絶縁膜上に、上面がスペーサパターンに被覆されたゲート電極を形成する工程と、
前記スペーサパターンを備えたゲート電極をマスクとして、当該ゲート電極の両側に位置する半導体層に第１の不純物拡散領域を形成する工程と、
前記基板上に前記スペーサパターンを備えたゲート電極を被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に対して異方性エッチングを行い、前記スペーサパターンの側面に上端が位置する前記サイドウォールを形成する工程と、
前記ゲート電極上のスペーサパターンを除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜が、前記スペーサパターンと異なるエッチング特性を有する請求項１記載の半導体装置の製造方法。
【請求項３】
半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法において、
前記半導体層上に形成されたゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、当該ゲート電極の両側に位置する半導体層に第１の不純物拡散領域を形成する工程と、
前記基板上に前記ゲート電極を被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記サイドウォールの形成領域及び前記ゲート電極を被覆するマスクパターンを形成する工程と、
前記マスクパターンをマスクとして第１の絶縁膜の異方性エッチングを行い、前記マスクパターンに被覆されていない前記第１の絶縁膜の膜厚を低減する工程と、
前記マスクパターンを除去する工程と、
前記マスクパターンが除去された第１の絶縁膜に対して異方性エッチングを行い、前記サイドウォールを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記マスクパターンがレジストパターンである請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極及び前記サイドウォールをマスクとして、前記サイドウォールの両側部に位置する半導体層に、前記第１の不純物拡散領域と同一導電型の第２の不純物拡散領域を形成するステップを、さらに有する請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法において、
前記半導体層上に形成されたゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、当該ゲート電極の両側に位置する半導体層に第１の不純物拡散領域を形成する工程と、
前記基板上に前記ゲート電極を被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に対して異方性エッチングを行い、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記基板上に、前記第１のサイドウォールが形成されたゲート電極を被覆する前記第１の絶縁膜と同一の材質からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に対して異方性エッチングを行い、前記第１のサイドウォールが形成されたゲート電極の側面に第２のサイドウォールを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極及び前記第２のサイドウォールをマスクとして、前記第２のサイドウォールの両側部に位置する半導体層に、前記第１の不純物拡散領域と同一導電型の第２の不純物拡散領域を形成するステップを、さらに有する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜の形成前に、前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記第１のサイドウォールの両側部に位置する半導体層に、前記第１の不純物拡散領域と同一導電型の第２の不純物拡散領域を形成するステップを、さらに有する請求項６記載の半導体装置の製造方法。
【請求項９】
第２の不純物拡散領域の表面部に金属シリサイド層を形成する工程と、
前記金属シリサイド層が形成された基板上に、第３の絶縁膜からなるストッパ膜を形成する工程と、
前記ストッパ膜上に、当該ストッパ膜と異なるエッチング特性を有する第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に、ゲート電極及び当該ゲート電極の片側に位置する前記金属シリサイド上とに渡って開口を有するマスクパターン形成するステップと、
前記マスクパターンを介してエッチングを行い、ゲート電極及び前記金属シリサイド層を露出させる工程と、
をさらに有する請求項５、７、８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第３の絶縁膜が前記第１の絶縁膜と同一の材質からなる請求項９記載の半導体装置の製造方法。
【請求項１１】
前記半導体層がシリコンからなる請求項１から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極の材質が、ポリシリコン、シリコン化合物、タングステン、チタン、またはアルミニウムのいずれかである請求項１から１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜が、シリコン酸化膜、シリコン窒化膜、シリコン炭窒化膜、または、炭素含有シリコン酸化膜のいずれかである請求項１から１０のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法において、
前記半導体層上に形成されたゲート絶縁膜上に、上面がスペーサパターンに被覆されたゲート電極を形成する工程と、
前記スペーサパターンを備えたゲート電極をマスクとして、当該ゲート電極の両側に位置する半導体層に第１の不純物拡散領域を形成する工程と、
前記基板上に前記スペーサパターンを備えたゲート電極を被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に対して異方性エッチングを行い、前記スペーサパターンの側面に上端が位置する前記サイドウォールを形成する工程と、
前記ゲート電極上のスペーサパターンを除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜が、前記スペーサパターンと異なるエッチング特性を有する請求項１記載の半導体装置の製造方法。
【請求項３】
半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法において、
前記半導体層上に形成されたゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、当該ゲート電極の両側に位置する半導体層に第１の不純物拡散領域を形成する工程と、
前記基板上に前記ゲート電極を被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記サイドウォールの形成領域及び前記ゲート電極を被覆するマスクパターンを形成する工程と、
前記マスクパターンをマスクとして第１の絶縁膜の異方性エッチングを行い、前記マスクパターンに被覆されていない前記第１の絶縁膜の膜厚を低減する工程と、
前記マスクパターンを除去する工程と、
前記マスクパターンが除去された第１の絶縁膜に対して異方性エッチングを行い、前記サイドウォールを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記マスクパターンがレジストパターンである請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極及び前記サイドウォールをマスクとして、前記サイドウォールの両側部に位置する半導体層に、前記第１の不純物拡散領域と同一導電型の第２の不純物拡散領域を形成するステップを、さらに有する請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
半導体層を有する基板上に、側面にサイドウォールを有するゲート電極を備えた半導体装置の製造方法において、
前記半導体層上に形成されたゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、当該ゲート電極の両側に位置する半導体層に第１の不純物拡散領域を形成する工程と、
前記基板上に前記ゲート電極を被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に対して異方性エッチングを行い、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記基板上に、前記第１のサイドウォールが形成されたゲート電極を被覆する前記第１の絶縁膜と同一の材質からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に対して異方性エッチングを行い、前記第１のサイドウォールが形成されたゲート電極の側面に第２のサイドウォールを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極及び前記第２のサイドウォールをマスクとして、前記第２のサイドウォールの両側部に位置する半導体層に、前記第１の不純物拡散領域と同一導電型の第２の不純物拡散領域を形成するステップを、さらに有する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜の形成前に、前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記第１のサイドウォールの両側部に位置する半導体層に、前記第１の不純物拡散領域と同一導電型の第２の不純物拡散領域を形成するステップを、さらに有する請求項６記載の半導体装置の製造方法。
【請求項９】
第２の不純物拡散領域の表面部に金属シリサイド層を形成する工程と、
前記金属シリサイド層が形成された基板上に、第３の絶縁膜からなるストッパ膜を形成する工程と、
前記ストッパ膜上に、当該ストッパ膜と異なるエッチング特性を有する第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に、ゲート電極及び当該ゲート電極の片側に位置する前記金属シリサイド上とに渡って開口を有するマスクパターン形成するステップと、
前記マスクパターンを介してエッチングを行い、ゲート電極及び前記金属シリサイド層を露出させる工程と、
をさらに有する請求項５、７、８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第３の絶縁膜が前記第１の絶縁膜と同一の材質からなる請求項９記載の半導体装置の製造方法。
【請求項１１】
前記半導体層がシリコンからなる請求項１から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極の材質が、ポリシリコン、シリコン化合物、タングステン、チタン、またはアルミニウムのいずれかである請求項１から１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜が、シリコン酸化膜、シリコン窒化膜、シリコン炭窒化膜、または、炭素含有シリコン酸化膜のいずれかである請求項１から１０のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−８１３４７（Ｐ２００７−８１３４７Ａ）
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願番号】特願２００５−２７０９２３（Ｐ２００５−２７０９２３）
【出願日】平成１７年９月１６日（２００５．９．１６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願日】平成１７年９月１６日（２００５．９．１６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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