【課題】 キャリア移動度を増大させるための、応力が加えられたチャネルを含むトランジスタ構造体を提供すること。
【解決手段】 十分に高い置換炭素含有量を有するＳｉ：Ｃを堆積できるプロセスは本質的に非選択的であるにもかかわらず、ＮＦＥＴのチャネル領域に張力を加えることにより電子移動度を有効に増大させるように１パーセントを超える置換炭素含有量を有する埋め込みシリコン炭素（Ｓｉ：Ｃ）が、スーパー・ダマシン・プロセスにおいて、Ｓｉ：Ｃを有するトランジスタ・ゲート構造体により形成されたギャップ又はトレンチを過剰充填し、研磨して、隆起したゲート構造体の表面まで又はそれより下方までＳｉ：Ｃをエッチングし、トランジスタのソース及びドレインの上方にある選択された領域内にのみＳｉ：Ｃを残すことによって達成される。 （もっと読む）

【課題】ＢＴＳ試験の影響のない半導体構造を有する高電圧ＭＯＳ素子を提供する。
【解決手段】高電圧ＭＯＳ素子は、基板上に横たわった第１高電圧ウェル（ＨＶＷ）領域２４と、基板上に横たわった第２ＨＶＷ領域２６と、基板上に横たわり、第１・第２ＨＶＷ領域の導電型とは反対の導電型となり、かつ、少なくとも一部が第１ＨＶＷ領域と第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域２８と、第１・第２・第３ＨＶＷ領域の中に設けられた絶縁領域３０と、第１ＨＶＷ領域から第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、ゲート誘電体上に設けられたゲート電極３８と、絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁された遮蔽パターン４２と、を備える。ゲート電極と遮蔽パターンとの間隔は、好ましくは約０．４μｍ未満である。遮蔽パターンは、好ましくはゲート電極に印加されるストレス電圧よりも低い電圧に接続される。 （もっと読む）

【課題】Ｇｅ原子を含有するチャネル領域を具備するようなマルチゲート構造の電界効果トランジスタに関して、新規な電界効果トランジスタを提案すること。
【解決手段】Ｓｉ原子を含有する半導体基板と、前記半導体基板上に形成され、Ｓｉ原子とＧｅ原子とを含有する突起構造と、前記突起構造内に形成されており、Ｇｅ原子を含有するチャネル領域と、前記突起構造内において前記チャネル領域の下部に形成されており、含有するＳｉ原子とＧｅ原子とに係るＧｅ組成率が前記チャネル領域側から前記半導体基板側へと連続的に変化しているチャネル下部領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極とを具備する電界効果トランジスタ。 （もっと読む）

電界効果トランジスタは半導体領域内に伸長するトレンチゲートを含む。当該トレンチゲートは、ドレイン領域と対向した前壁及び当該前壁に垂直な側壁を有する。チャネル領域は、当該トレンチの側壁に沿って伸長し、ドリフト領域は少なくとも当該ドレイン領域と当該トレンチゲートに沿って伸長する。当該ドリフト領域は交互の導電タイプのシリコン層のスタックを含む。
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反復して行うブランケット堆積と選択的エッチングとのサイクル的なプロセスによって、半導体ウィンドウ（１１４）内にエピタキシャル層（１２５）を選択的に形成する。ブランケット堆積フェーズは、フィールド酸化物等の絶縁領域（１１２）上へ非エピタキシャル材料（１２０）を残し、選択的なエッチングフェーズは、優先的に非エピタキシャル材料（１２０）を除去し、且つ、堆積されるエピタキシャル材料（１２５）はサイクル毎に堆積される。エピタキシャル材料（１２５）の品質は、絶縁体（１１２）上で堆積が発生しない選択的プロセスよりも向上する。プロセスのエッチングフェーズ中にゲルマニウム触媒を使用することは、エッチング速度を促進し、且つ、複数のサイクルを介する等温および／または等圧条件の維持費用の節約を容易にする。スループットおよび品質は、トリシランの使用、絶縁領域（１１２）上への非晶質材料（１２０）の形成、および各堆積フェーズにおける非晶質：エピタキシャル材料の厚さの比の最小化によって向上する。 （もっと読む）

【課題】電気特性のばらつきを小さくした状態で、エクステンション領域をせり上げた構造を可能とし、電流駆動力の向上を図るとともに、プロセスの簡単化を図る。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極２１の側部および半導体基板１０上のゲート電極２１側に形成された第１サイドウォール２７と該第１サイドウォール２７を介して該ゲート電極２１の側部に形成された第２サイドウォール２８とを有し、前記第２サイドウォール２８直下の前記第１サイドウォール２７が除去された除去領域３１、３２および前記ゲート電極２１両側の前記第１、第２サイドウォール２７、２８を介した半導体基板１０に形成されたリセス領域２９、３０とに形成されたエピタキシャル成長層（ソース・ドレイン３３、３４、エクステンション領域３５、３６）を備えたことを特徴とする。 （もっと読む）

【課題】ショートチャネル効果を防止し、十分なキャリア移動度が得られる半導体装置の製造方法および半導体装置を提供する。
【解決手段】シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する第１工程と、ゲート電極１３をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げる第２工程と、掘り下げられたシリコン基板１１の表面に、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、ＳｉＧｅ層２１をエピタキシャル成長させる第３工程とを有することを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）

【課題】島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供する。
【解決手段】表面に１以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する１以上の素子と、１以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】デバイスの加工形状を悪化させることなくリセスエッチングによるダメージを十分に取り除くことが可能で、これによりシリコン基板をリセスエッチングしたエッチング面上に結晶状態の良好なＳｉＧｅ層を十分にエピタキシャル成長させることが可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板上にゲート絶縁膜を介してゲート電極を形成する（Ｓ１）。記ゲート電極をマスクにしたエッチングにより、シリコン基板の表面層を掘り下げる（Ｓ２）。酸化処理によって掘り下げられたシリコン基板の表面に酸化膜を成長させる（Ｓ３〜Ｓ５）。フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応（ＣＯＲ）により、酸化膜を除去する（Ｓ６）。酸化膜の成長と酸化膜の除去とを２回以上繰り返した後、酸化膜が除去された面に、シリコンゲルマニウム層をエピタキシャル成長させる（Ｓ９）。 （もっと読む）

ＭＯＳデバイスは、ゲート誘電体上に配置されたゲート電極を有するゲートスタックと、ゲートスタックの両側面に形成された第１のスペーサ及び第２のスペーサと、第１のスペーサに近接するソース領域と、第２のスペーサに近接するドレイン領域と、ゲートスタックの下に位置し且つソース領域とドレイン領域との間に配置されたチャネル領域とを有する。本発明に従ったＭＯＳデバイスは更に、チャネル領域の下に位置し且つソース領域とドレイン領域との間に配置された埋め込み酸化物（ＢＯＸ）領域を含む。ＢＯＸ領域は、サリサイドスパイク不良を防止しながらトランジスタの抵抗及びゲート端部の接合寄生キャパシタンスを低減させるよう、より深いソース及びドレイン領域が形成されることを可能にする。
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【課題】ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができ、ＭＯＳ構造における接合リークを低く抑えることができ、且つシリサイド層と金属配線との良好な電気的接続を確保する。
【解決手段】ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、シリサイド層を形成すべきソース・ドレイン領域１２１の表面に２．５×１０¹³ｃｍ^-2以上５×１０¹⁴ｃｍ^-2以下のＡｓ原子を化学吸着させた後、ソース・ドレイン領域上に金属膜を堆積し、次いで熱処理を施すことによって金属膜をシリサイド化する。 （もっと読む）

【課題】ＭＯＳＦＥＴのＦＵＳＩプロセスによりＭＯＳＦＥＴと共存する抵抗素子及びその製造方法を提供し、特に、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成されたシリサイド化されたゲート電極を有するＭＯＳＦＥＴと、半導体基板上に形成された抵抗領域、及び抵抗領域の電極取出し面上でシリサイド化されて形成された電極取出し領域を有する抵抗素子とを有する構成としたので、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を可能にできる。 （もっと読む）

【課題】浅い接合領域上に、低抵抗で均一なニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成し、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ₂Ｓｉで表される第１のニッケルシリサイド層を形成し、前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により除去し、前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する。 （もっと読む）

【課題】ショートチャネル効果を抑制しつつ、キャリアの移動度を向上させた半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、半導体基板１と、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３下におけるチャネル領域を挟むように半導体基板１に埋め込まれて形成され、半導体基板１とは格子間隔の異なる材料からなる半導体層１０とを有し、半導体層１０は、チャネル領域側に配置された第１半導体層１１と、第１半導体層１１よりも不純物濃度が大きい第２半導体層１２とを有する。 （もっと読む）

【課題】傾斜面の制御とＴＡＴの短縮を両立した半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、半導体基板１上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側における半導体基板１上に形成されたエクステンション部２０と、エクステンション部の外側における半導体基板１に形成されたソース・ドレイン部３０とを有する。エクステンション部２０は、半導体基板１上に形成され、ゲート電極１２側に傾斜面２１ａをもつ第１エピタキシャル成長層２１と、第１エピタキシャル成長層２１上に形成され、傾斜面２１ａよりも急峻な端面２２ａをゲート電極側にもつ第２エピタキシャル成長層２２とを有する。 （もっと読む）

【課題】ダミーゲートを用いた半導体装置の製造方法において、ＲＰＴの短縮、ゲート寸法の加工精度の向上を図る半導体装置の製造方法を提供する。
【解決手段】半導体基板上にダミーゲートを形成する工程、前記ダミーゲートをマスクとして前記半導体基板に不純物を導入して、ソース・ドレイン拡散領域を形成する工程、前記ダミーゲートの周囲に絶縁膜を形成する工程、前記ダミーゲートを除去して開口部を形成する工程、及び前記開口部にゲート絶縁膜を介してゲート電極を形成する工程を具備する方法である。前記ダミーゲートは、前記半導体基板上に、炭素と水素との原子比（Ｃ／Ｈ）が１以上であり、かつ炭素の絶対量が５０％以上である炭素過剰の組成のポリマーを塗布してポリマー膜を形成する工程、前記ポリマー膜上にフォトレジストパターンを形成する工程、及び前記フォトレジストパターンを前記ポリマー膜に転写する工程により形成されることを特徴とする。 （もっと読む）

【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と電極金属層３と犠牲層４を積層し、この犠牲層４の上に、局所的にレジスト５をパターン形成する。そして、レジスト５をマスクとして、第１の犠牲層、電極金属層及び絶縁膜をエッチングした後、レジスト５を除去することにより、第１のダイヤモンド半導体領域１の上に、絶縁膜２と電極金属層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１の上に、不純物がドープされた高濃度ドープ層７（第２及び第３のダイヤモンド半導体領域）を形成する。その後、犠牲層４をエッチングにより除去し、高濃度ドープ層７上に電極金属８を形成する。 （もっと読む）

それぞれ異なる動作特性を有する複数のチャネル（１５）が用いられたマルチ動作モードトランジスタが提供される。複数のチャネル（１５）は独立に調整可能なしきい値電圧を有する。しきい値電圧を独立に調整することにおいて、少なくとも１つの以下のもの、つまり、異なるチャネル（１５）にそれぞれ異なるドーピング濃度、チャネル（１５）を分離している異なるゲート誘電体（１４ａ〜１４ｃ）にそれぞれ異なるゲート誘電体厚、および、異なるチャネル（１５）に異なるそれぞれのシリコンチャネル厚、が供給される。
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【課題】ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属を含むメタルゲート電極４と、メタルゲート電極４の側壁に形成されたサイドウォール絶縁膜５とを有する。サイドウォール絶縁膜５は、メタルゲート電極４の下層部の側壁に形成された第１絶縁膜６と、第１絶縁膜６の外側であって、メタルゲート電極４の側壁全体に形成された第２絶縁膜７とを有する。メタルゲート電極４の上層部の幅は、メタルゲート電極４の下層部の幅に比べて広い。 （もっと読む）

本発明の方法は、例えばラテラル型の高耐圧電界効果トランジスタ（ＨＶ−ＦＥＴ）等の半導体デバイスを製造するための安価な方法を開示する。該方法は、第１導電型の基板（１）を具え、−第１ドーパントを注入して、前記基板中に第２導電型の第１領域（２）を形成し（そしてこれを拡散し）、−第１導電型の第２領域（３）を形成し、第１領域（２）と第２領域（３）とがｐｎ接合を形成する。第２領域（３）は、基板の表面（４）で第２ドーパントを注入することにより形成される表面層である。それに続いて、表面層が、表面層（３）上に第１導電型の第１エピタキシャル層（５）を形成することにより覆われる。高価な高エネルギー注入機（ＭｅＶ）の使用は、互いの表面に配置された一つ以上の領域の製造において省略することができ、それによりコストの低減が得られる。
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