【課題】キャリア移動度を一層向上できる半導体装置を提供する。
【解決手段】この半導体装置は、ゲート３の側面とソース／ドレイン６のエクステンション領域６ａとを被覆する様に側面視断面Ｌ字状に形成されたサイドウォール５ｂと、ゲート３上およびソース／ドレイン６のコンタクト領域６ｂ上に形成されたシリサイド層７と、サイドウォール５ｂおよびシリサイド層７を被覆する様に形成されたストレスライナー膜８とを備え、ソース／ドレイン６のコンタクト領域６ｂが半導体基板１の半導体素材（Ｓｉ）よりも格子間隔の大きい半導体素材（ＳｉＧｅ）により形成され且つストレスライナー膜８が圧縮型であり、または、ソース／ドレイン６のコンタクト領域６ｂが半導体基板１の半導体素材（Ｓｉ）よりも格子間隔の小さい半導体素材（ＳｉＣ）により形成され且つストレスライナー膜８が引張型であるものである。 （もっと読む）

【課題】高いオフ耐圧を維持したままオン抵抗を低くし、同時にＥＳＤサージに対する耐性を高める。
【解決手段】拡散速度の違う同一型の不純物で形成された２つの埋込領域３３０および３３２により構成された不純物埋込層３０６が存在し、拡散速度の遅い不純物で形成された埋込領域３３０はトランジスタ形成領域の全面に、拡散速度の速い不純物で形成された埋込領域３３２は、電界局所集中領域となる素子分離絶縁膜３１２の内端直下より内側に設けられる。 （もっと読む）

【課題】Ｇｅ原子を含有するチャネル領域を具備するようなマルチゲート構造の電界効果トランジスタに関して、新規な電界効果トランジスタを提案すること。
【解決手段】Ｓｉ原子を含有する半導体基板と、前記半導体基板上に形成され、Ｓｉ原子とＧｅ原子とを含有する突起構造と、前記突起構造内に形成されており、Ｇｅ原子を含有するチャネル領域と、前記チャネル領域の下部に埋め込まれている絶縁膜と、前記突起構造内に形成されており、前記突起構造を通じて前記半導体基板とつながっているソース・ドレイン領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極とを具備する電界効果トランジスタ。 （もっと読む）

【課題】チャネルが形成される部分における分極電荷の発生を抑えると共に、ブレークダウンの発生を抑制できる、窒化物半導体素子およびその製造方法を提供すること。
【解決手段】電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、ドレイントレンチ６が形成されることにより、メサ積層部８が形成されている。メサ積層部８の壁面９は、ｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部１１と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部１２と、上側端部１１と下側端部１２との間に位置する中央部１０とを有している。より具体的には、壁面９は、全体として傾斜角度の異なる複数の平面形状の傾斜部分１７〜２７を有している。そして、この壁面９には、ゲート絶縁膜１５を挟んで、ゲート電極１６が対向配置されている。 （もっと読む）

【課題】本発明の課題は、オン抵抗や寄生容量を極力、増大させることなく、オフ状態の耐圧を向上させることができる半導体装置を提供することである。
【解決手段】本発明の半導体装置１０は、Ｐ型半導体基板１０１と、その所定領域に形成されたＮ^＋型ドレイン埋め込み層１０３と、そのＮ^＋型ドレイン埋め込み層１０３を含むＰ型半導体基板１０１上に形成されたＮ⁻型エピタキシャル層１０２と、それを貫通して、Ｎ^＋型ドレイン埋め込み層１０３に接続するＮ^＋型ドレイン取り出し領域１０４と、Ｎ⁻型エピタキシャル層１０２表面に形成されたＰ型ベース領域１０５と、Ｐ型ベース領域１０５表面に形成されたＮ^＋型ソース領域１０６とを備え、Ｎ⁻型エピタキシャル層１０２表面に、Ｎ⁻型エピタキシャル層１０２と同導電型でＮ⁻型エピタキシャル層１０２よりも低い不純物濃度のＮ⁻⁻型低濃度領域１１をＰ型ベース領域１０５の外周に沿って設けた。 （もっと読む）

【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）

【課題】 マスク工程を簡略化しながらも、レイアウト面積を縮小した高耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタの製造方法を提供することを目的とする。
【解決手段】 基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の一方の側に位置する基板の内部に形成されたドレイン領域と、ゲート電極の他方の側に位置する基板の内部に形成されたソース領域と、ドレイン領域上に形成され、且つ不純物拡散領域を介してドレイン領域と電気的に接続された堆積型ドレイン層と、ゲート電極のソース領域側の側壁に形成された第１側壁スペーサを構成する絶縁膜と、ゲート電極の前記ドレイン側の側壁に形成され、堆積型ドレイン層側壁に接する第２側壁スペーサを構成する絶縁膜と、を有する。 （もっと読む）

【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体を用いた窒化物半導体積層構造の形成方法、およびこの形成方法により形成される窒化物半導体積層構造部を有する窒化物半導体素子の製造方法を提供すること。
【解決手段】III族窒化物半導体からなる窒化物半導体積層構造の形成工程において、キャリヤガスをＨ_２とするＭＯＣＶＤ法によって、まず、ウエハの上にｎ型ＧａＮ層（第１層）およびＭｇを含むｐ型ＧａＮ層（第２層）が形成される。次いで、このｐ型ＧａＮ層（第２層）に対してｐ型化アニール処理をせずに、ｐ型ＧａＮ層（第２層）の上に、さらにｎ型ＧａＮ層（第３層）およびｐ型ＧａＮ層（第４層）が形成される。このように、ｎ型ＧａＮ層（第１層）およびｎ型ＧａＮ層（第３層）に挟まれたｐ型ＧａＮ層（第２層）に含まれるＭｇ濃度とＨ_２濃度とを比較すると、Ｍｇ濃度の方が大きい値となっている。 （もっと読む）

【課題】耐圧、及び駆動能力に優れる半導体装置、及びその製造方法を提供する。
【解決手段】第１導電型半導体基板１０の凸部の表面上に低濃度不純物拡散層である単結晶層からなるソース領域１４、及びドレイン領域１６と、第１導電型半導体基板１０の凹部から、ソース領域１４、及びドレイン領域１６の表面まで突出した拡散層からなるチャネル領域１２と、ソース領域１４、及びドレイン領域１６の表層領域に、それぞれ高濃度不純物拡散層１８、及び高純度不純物拡散層２０が設けられている。
さらに、チャネル領域１２、ソース領域１４、ドレイン領域１６、高濃度不純物拡散層１８、及び高濃度不純物拡散層２０の表面上には、ゲート絶縁膜２２と、ゲート絶縁膜２２を境界として、チャネル領域１２と反対側にゲート電極２４とを有する。 （もっと読む）

【課題】ゲート−ドレイン間のブレークダウン電圧を向上させることができ、パワーデバイスへの適用に適した窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に積層された窒化物半導体積層構造部１を備えている。窒化物半導体積層構造部１には、壁面７および引き出し部５が形成されている。壁面７および引き出し部５にはゲート絶縁膜８が形成され、このゲート絶縁膜８上にはゲート電極９が形成されている。また、引き出し部５にはドレイン電極６が形成され、ｎ型ＧａＮ層４にはソース電極１１が形成されている。そして、ゲート絶縁膜８は、ｎ型ＧａＮ層４の上面および引き出し部５の上面に形成された第２部分１４と、壁面７に形成された第１部分１５とに区別され、第２部分１４の厚みが第１部分１５の厚みより厚くなるように形成されている。 （もっと読む）

半導体デバイス(10)を形成する方法を提供する。該方法は基板(12)の上に横たわるゲート構造体(22)を形成することを含む。方法は更にゲート構造体(22)に隣接する側壁スペーサ(24)を形成することを含む。方法は更に、半導体デバイス(10)のソース側の方向に角度がついたインプラント(26)を実行することを含む。方法は更に半導体デバイス(10)をアニーリングすることを含む。方法は更に基板の側壁スペーサ(24)対向する端に隣接するレセス(32,34)を形成し、1の型の半導体材料(16)を露出させることを含む。方法は更にレセスに第2の型の半導体材料(36,38)をエピタキシャル成長させることを含み、第2の型の半導体材料が第1の型の半導体材料の格子定数とは異なる格子定数を有し、半導体デバイス(10)のチャネル領域に応力を形成することを含む。 （もっと読む）

【課題】ｐ型のIII族窒化物半導体層（チャネル層）に対してコンタクト電極を良好にオーミック接触させることができる窒化物半導体素子の製造方法を提供すること。
【解決手段】III族窒化物半導体からなる電界効果トランジスタの製造工程において、まず、基板１２の上にｎ型ＧａＮ層２およびｐ型ＧａＮ層３が形成される。次いで、このｐ型ＧａＮ層３の上に、コンタクト電極１５が形成される。コンタクト電極１５が形成された後には、ｐ型ＧａＮ層３からコンタクト電極１５上に至る領域にｎ型ＧａＮ層４が形成され、このｎ型ＧａＮ層４の表面からコンタクト電極１５に至るコンタクトホール１４が形成される。そして、このコンタクトホール１４にソース電極１１が埋め込まれる。 （もっと読む）

【課題】チップサイズを大きくすることなく、第１導電型ウェル領域と第２導電型電界緩和領域との接合での高耐圧を確保しつつ、ＯＮ電流の大きさを確保した半導体装置およびその製法を提供する。
【解決手段】電界緩和を目的とした低濃度領域の内部に、反対導電型の領域を設ける。これにより、トレンチコーナー付近の電界集中が緩和され、耐圧を向上させることができる。 （もっと読む）

珪化コバルトを含んだ導電性要素を持つトランジスタゲートを製造するための方法であって、高温工程（迫り上げ式ソースドレイン領域の作成など）が完了する後までに、トランジスタゲートの側壁スペーサー同士のあいだにて、犠牲材料を仮置きとして用いることを含む。加えて、珪化コバルトをその導電性要素内に有するトランジスタゲートを具えた半導体装置（DRAM装置およびNANDフラッシュメモリ装置など）も開示しており、同様に、迫り上げ式ソースドレイン領域および珪化コバルトをそのトランジスタゲート内に持つトランジスタも開示する。側壁スペーサー同士の上部のあいだに犠牲材料もしくは空隙を持つトランジスタゲートを含んだ、中途半導体装置構造についても開示をしている。
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【課題】膜を薬液により除去する際に、膜の形成領域以外の領域においてエッチングによりシリコンからなる基板の掘れを防ぐ半導体装置の製造方法を提供する。
【解決手段】本発明の一実施形態の半導体装置の製造方法は、ダミーサイドウォール１０３の窒化ケイ素膜をエッチング除去する際に、シリコン基板１００や、ゲート電極１０１表面に第一の酸化膜１０５を形成して表面を保護し、薬液により窒化ケイ素膜の一部をエッチングし、同時にエッチングされた第一の酸化膜１０５の一部を補うための、第二の酸化膜１０８を形成して、ダミーサイドウォール１０３の窒化ケイ素膜を完全に除去するエッチングを行う。 （もっと読む）

【課題】
表面荒れの抑制されたニッケルシリサイドを有する半導体装置、またはその製造方法を提供する。
【解決手段】
半導体装置の製造方法は、シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、プラチナが拡散しない温度で、ニッケルプラチナ合金層とシリコン領域又はポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する１次熱処理を行う工程と、薬液による面荒れを実質的に生じることなく、未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する２次熱処理を行う工程と、を含む。 （もっと読む）

活性領域と、適合可能な誘電層を有する半導体構造を形成する方法を開示する。１つの実施形態においては、半導体構造は、第１の半導体材料の酸化物を含む誘電層を有しており、誘電層と第１の半導体材料との間に第２の（組成的に異なった）半導体材料が形成される。別の実施形態においては、第２の半導体材料の格子構造に一軸性ひずみを与える目的で、第２の半導体材料の一部は、第３の半導体材料に置き換えられる。 （もっと読む）

【課題】低電流密度でスピン反転し、かつスピン反転による出力特性が大きなスピンＭＯＳＦＥＴを提供することを可能にする。
【解決手段】半導体基板２と、半導体基板上に離間して設けられるソース・ドレインの一方となる磁化の向きが固着された第１強磁性層を含む第１磁性膜６と、ソース・ドレインの他方となる磁化の向きが可変の磁化自由層８_１およびこの磁化自由層上に設けられたトンネル絶縁層ならびにこのトンネル絶縁層上に設けられ磁化の向きが固着された磁化固着層を有する第２磁性膜８と、第１および第２磁性膜の間の半導体基板上に少なくとも設けられたゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１２と、備えている。 （もっと読む）

【課題】簡単な回路構成によって回路の動作速度を調節することが可能である半導体回路及びそれを用いた半導体装置を提供する。
【解決手段】半導体回路は、電源電圧生成回路１０５と、この電源電圧生成回路１０５に接続され電子のスピンの自由度を利用し、ソース及びドレインのスピンの状態を変化させることによってドレイン電流値を変化させるトランジスタを有する第１の回路１００と、第１の回路１００に接続され主要機能を有する主要機能回路１０６と、を有し、ドレイン電流値によって主要機能回路１０６の動作・非動作を選択する。 （もっと読む）

【課題】従来の不具合を抑制しながらキャリアの移動度を高くすることができる半導体装置及びその製造方法を提供する。
【解決手段】溝８内にｐ型のＳｉＧｅ混晶層４９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層４９ｂがエピタキシャル成長法により形成されている。更に、ＳｉＧｅ混晶層４９ｂ上にｐ型のＳｉＧｅ混晶層４９ｃがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層４９ａの最表面の溝８の底からの高さａ₄は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層４９ｂの最表面の溝８の底からの高さｂ₄は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層４９ａ及び４９ｃ中のＧｅ濃度は、ＳｉＧｅ混晶層４９ｂ中のＧｅ濃度より低い。 （もっと読む）