誘電層に適合可能な活性領域
活性領域と、適合可能な誘電層を有する半導体構造を形成する方法を開示する。1つの実施形態においては、半導体構造は、第1の半導体材料の酸化物を含む誘電層を有しており、誘電層と第1の半導体材料との間に第2の(組成的に異なった)半導体材料が形成される。別の実施形態においては、第2の半導体材料の格子構造に一軸性ひずみを与える目的で、第2の半導体材料の一部は、第3の半導体材料に置き換えられる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の分野は半導体構造である。
【背景技術】
【0002】
過去数十年の間、金属酸化物半導体電界効果トランジスタ(MOSFET)等の半導体デバイスは、チャネル領域等の活性領域にはドープ結晶性シリコンを、ゲート誘電層等の誘電領域にはアモルファス二酸化シリコンを用いて製造されてきた。シリコン/二酸化シリコンのペアを用いる利点は、酸素存在下で基板を加熱することで、二酸化シリコンを結晶性シリコン基板の表面に直接形成することができることである。このプロセスは制御性が非常に高く、2〜3単分子層ほどの厚さを有する二酸化シリコン膜を確実に提供することができる。
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、半導体デバイスに対する次第に速くなる動作速度の要求から、結晶性シリコン以外のチャネル材料を利用することが望まれている。結晶性シリコン/二酸化シリコンのペアのように、アモルファス酸化層表面に適合可能に形成できるその他の半導体材料は、たとえあったとしてもごく僅かであることに注意されたい。このことが、シリコン以外のチャネル材料を利用することを困難にしている。従って、誘電層に適合可能な活性領域を形成する方法、及びその方法によって得られる構造を記載する。
【図面の簡単な説明】
【0004】
【図1A】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有する半導体構造を示す断面図である。
【図1B】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有する半導体構造を示す断面図である。
【0005】
【図2A】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2B】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2C】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2D】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2E】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2F】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2G】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2H】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2I】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2J】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2K】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2L】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2M】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2N】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【0006】
【図3A】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図である。
【図3B】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図である。
【図3C】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図である。
【発明を実施するための最良の形態】
【0007】
半導体デバイスを製造するプロセス、及びそのプロセスで得られるデバイスについて述べる。以下の記載において、本発明における十分な理解を提供する目的で、特定の寸法及び化学的状態等の多くの特定の詳細を提示する。これらの特定の詳細無しでも、当業者であれば本発明を実施することができることは明らかであろう。他の例では、パターニング工程又はウェットケミカルクリーニング等の周知のプロセスについては、本発明を不必要に不明瞭にしないために詳細には述べていない。更に、図面で示した多種の実施形態は、説明のための例示に過ぎず、必ずしも原寸に比例したものではない。
【0008】
誘電層に適合可能な活性領域を有する半導体構造、及びこれを形成する方法をここに開示する。酸化プロセスにおける半導体基板の上表面の消費による、熱制御酸化物成長又は酸化物自然成長は、信頼性の高い誘電層を提供することができる。しかしながら、信頼性の高い誘電層を保持することが望ましいので、信頼性の高い誘電層直下の半導体基板の一部を異なる半導体材料に置き換えても良い。後工程で、誘電層直下において半導体基板の一部を異なる半導体材料に置き換えることによって、信頼性の高い誘電層と共に、新しい活性領域を形成することができる。従って、第1の半導体材料の酸化物を含む誘電層が異なる第2の半導体材料の直上に保持される構造を形成しても良い。このプロセス及びこのプロセスによって得られる構造は、第2の半導体材料の酸化物が第1の半導体材料の酸化物よりも劣った特性を有しているにもかかわらず、第2の半導体材料の利用が望まれる場合に特に有効である。更に、第2の半導体材料の格子構造に一軸性ひずみを与える目的で、第2の半導体材料の一部を、第3の半導体材料に置き換えても良い。活性領域を形成すべく最適な半導体材料を取り入れて組み合わせること、及び活性領域に一軸性ひずみを与えることにより、半導体デバイスのチャネル領域における電荷キャリア移動度を大きくすることができる。このため、高性能半導体デバイスの最適化が達成できる。
【0009】
酸化プロセスによる半導体基板の上表面の消費を制御することによって、基板の表面に信頼性の高い(すなわち厚さが均一であり、安定した組成を有す)誘電層を提供することができる。例えば、結晶性シリコン基板の表面に二酸化シリコンを熱成長又は自然成長させることによって、3〜10オングストローム(すなわち1〜3単分子層)ほどの薄さの信頼性の高い誘電層を提供することができる。得られた酸化層は、半導体デバイスのゲート誘電層又はゲート誘電層の構成要素として用いられても良い。本発明の1つの実施形態によれば、酸素、水又はオゾン等の酸化剤の存在下で結晶性シリコン基板を加熱することで、二酸化シリコン層を結晶性シリコン基板の表面に形成する。本発明の別の実施形態によれば、結晶性シリコン基板を原子層堆積(ALD)チャンバ内でウォーターパルスにさらすことによって、二酸化シリコン自然層を形成する。二酸化シリコン自然層の直上に高誘電材料の層を堆積することによって二層誘電層を形成しても良い。
【0010】
幾つかの用途においては、結晶性シリコン半導体基板は、半導体デバイスの活性領域(例えば、チャネル領域)の使用に最適な材料ではない場合もある。例えば、本発明の1つの実施形態によれば、P型デバイスのチャネル材料としてゲルマニウムを使用して、N型デバイスのチャネル材料としてIII−V族材料を使用することが望ましい。別の実施形態においては、ゲルマニウム又はIII−V族材料の1つが、P型デバイス及びN型デバイスの両方に用いられる。そのようなデバイスにこれらのチャネル材料を取り入れることによって、正孔移動度及び電子移動度のそれぞれを、デバイス特性を改善すべく最適化することができる。しかしながら、ゲルマニウム及びIII−V族材料の表面酸化においては、酸化層は不安定、及び/又は厚さ又は組成が不均一となる傾向がある。そのため、半導体材料と、異なる半導体材料の酸化層とを組み合わせることが望ましい。従って、本発明の1つの実施形態においては、そのままでは特性の劣った酸化層を提供するような半導体材料に、異なる半導体材料の酸化物であり信頼性の高い酸化層を組み合わせても良い。
【0011】
第1の半導体材料の酸化層と共に第2の半導体材料を含む半導体構造を提供する目的で、置換手法を利用しても良い。実際には、第1の半導体材料の上に酸化層を形成して、酸化層と第1の半導体材料との間にトレンチを形成すべく第1の半導体材料の一部をその後に除去しても良い。次に、第2の半導体材料をトレンチ内に形成しても良い。このように、本発明の1つの実施形態においては、前もって形成された酸化層と半導体基板との直間において、第1の半導体材料を含む半導体基板の一部を第2の半導体材料(すなわち活性領域)に置き換えても良い。
【0012】
半導体領域の格子定数が結晶性半導体材料の格子定数と異なっている場合には、結晶性半導体材料上又は結晶性半導体材料内に形成された半導体領域は、結晶性半導体材料にひずみを与えるので、ひずみ誘発半導体領域として機能することができる。格子定数は、半導体領域及び結晶性半導体材料のそれぞれの中の原子空間及び単一セルの配向性に基づく。従って、結晶性半導体材料とは異なる種類の格子形成原子を含む半導体領域は、結晶性半導体材料にひずみを与えることができる。例えば、本発明の1つの実施形態によれば、シリコン格子形成原子だけを含む半導体領域は、ゲルマニウム格子形成原子を含む結晶性半導体材料にひずみを与えることができる。更に、結晶性半導体材料と同一種の格子形成原子を含む半導体領域であっても、異なる化学量論濃度の格子形成原子を半導体領域が含む場合には、結晶性半導体領域にひずみを与えることができる。例えば、本発明の1つの実施形態においては、SixGe1‐X格子形成原子(0<x<1)を含む半導体領域は、SiyGe1‐y格子形成原子(0<y<1且つX≠y)を含む結晶性半導体材料にひずみを与える。
【0013】
本発明の1つの実施形態の例として、図1A−1Bに、誘電層に適合可能な活性領域を有する半導体構造を示す断面図を示す。図1Aに示すとおり、半導体構造100は基板102を含み、基板102は第1の半導体材料を含む。活性領域104は基板102の上に設けられ、活性領域は第2の半導体材料を含む。本発明の1つの実施形態においては、第2の半導体材料の組成(すなわち原子組成)は第1の半導体材料の組成とは異なる。誘電層106は活性領域104の直上にあり、第1の半導体材料の酸化物層を含んでも良い。導電領域108は、誘電層106の上にあり、誘電層106は導電領域108を活性領域104から絶縁する。
【0014】
基板102は、製造プロセスに耐え得る如何なる半導体材料を含んでも良い。1つの実施形態においては、基板102は、これらに限定されないが、リン、砒素、ホウ素又はそれらの組み合わせ等の電荷キャリアをドープした結晶性シリコン又はシリコン・ゲルマニウム層を含む。1つの実施形態においては、基板102におけるシリコン原子濃度は97%より大きくても良い。別の実施形態においては、基板102は、例えばボロンをドープしたシリコンバルク単結晶性基板の上に成長させたシリコンエピタキシャル層等、別個の結晶性基板の上に成長させたエピタキシャル層を含んでも良い。基板102は、例えば、SOI基板を形成する目的で、バルク結晶性基板とエピタキシャル層との間に絶縁層を含んでも良い。1つの実施形態においては、絶縁層は、二酸化シリコン、シリコン窒化物、シリコン酸窒化物、又は高誘電率誘電層を含むグループの中から選択される材料を含む。
【0015】
活性領域104は、その中で電荷が移動できる如何なる半導体材料を含んでも良い。1つの実施形態においては、これらに限定されないが、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン又はそれらの組み合わせ等のIII−V族材料を含む。別の実施形態においては、活性領域104は、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含む。活性領域104は、電荷キャリアドーパント不純物原子を含んでも良い。1つの実施形態においては、活性領域104は、化学量論SixGe1‐X(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域104は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。
【0016】
誘電層106は、導電領域108を活性領域104から絶縁するのに適した如何なる誘電材料を含んでも良い。更に、誘電層106は、活性領域104の半導体材料の酸化層とは異なる半導体材料の酸化層を含んでも良い。1つの実施形態においては、誘電層106は、半導体材料の酸化物を含んでも良い。1つの実施形態においては、誘電層106は、二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、誘電層106は、基板102の半導体材料の酸化層を含む。1つの特定の実施形態においては、基板102はシリコンを含み、誘電層106は二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、誘電層106は、活性領域104の直上に酸化層を含む。1つの実施形態においては、誘電層106は、基板102の半導体材料の酸化層を含み、活性領域104は、基板102の半導体材料とは異なる半導体材料を含み、誘電層106の酸化層は、活性領域104の上表面に直接設けられる。1つの特定の実施形態においては、誘電層106は、二酸化シリコン又はシリコン酸窒化物を含み、基板102はシリコンを含み、活性領域104はゲルマニウム又はIII−V族材料を含む。代わりに、誘電層106は高誘電率誘電層を含んでも良い。1つの実施形態においては、高誘電率誘電層は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される。
【0017】
導電領域108は、電流を伝導するのに適した如何なる材料を含んでも良い。1つの実施形態においては、導電領域108は、ドープ多結晶性シリコンを含む。別の実施形態においては、導電領域108は、これらには限定されないが、金属窒化物、金属炭化物、金属シリサイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケル、又は、酸化ルテニウム等の導電金属酸化物等の金属層を含む。
【0018】
図1Bに示すとおり、半導体構造100に対して、半導体デバイス110の製造に有用な追加の特徴を取り入れても良い。一対の先端拡張部112が活性領域104に形成され、一対の先端拡張部112は、活性領域104の一部を含むチャネル領域114によって分断される。導電領域108はゲート電極であっても良く、ゲート電極の上表面は、ゲート電極保護層116によって保護されても良い。ゲート電極の側壁は、一対のゲート絶縁スペーサ118によって保護されても良い。一対のゲート絶縁スペーサ116は、一対の先端拡張部112の上に設けられる。一対のソース/ドレイン領域120は、活性領域104内のゲート絶縁スペーサ118のそれぞれの側に形成される。図1Bに示すとおり、一対のソース/ドレイン領域120は、活性領域104の上表面より隆起しても良い。誘電層106は、ゲート誘電層であっても良く、図1Bに示すとおり、2つの別個の誘電層である下側層106A及び上側層106Bを含んでも良い。
【0019】
一対の先端拡張部112は、電荷キャリアドーパント不純物原子を取り込んだ活性領域104の一部を含んでも良い。1つの実施形態においては、活性領域104は、化学量論SixGe1‐X(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域104は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。
【0020】
ゲート電極保護層116及び一対のゲート絶縁スペーサ118は、ゲート電極を絶縁するのに適した如何なる材料を含んでも良い。しかしながら、同種の材料をゲート電極保護層116及びゲート絶縁スペーサ118の両方に用いる必要は無い。1つの実施形態においては、ゲート電極保護層116及びゲート絶縁スペーサ118は、絶縁材料を含んでも良い。1つの特定の実施形態においては、ゲート電極保護層116及びゲート絶縁スペーサ118は、二酸化シリコン、シリコン酸窒化物、カーボン添加酸化シリコン、シリコン窒化物、カーボン添加シリコン窒化物、又はそれらの組み合わせを含むグループの中から選択される材料を含んでも良い。
【0021】
一対のソース/ドレイン領域120は、電荷キャリアドーパント不純物原子を取り込んだ活性領域104の一部を含んでも良い。1つの実施形態においては、活性領域104は、化学量論SixGe1‐X(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域104は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。別の形態として、一対のソース/ドレイン領域120は、活性領域104の半導体材料とは異なる半導体材料を含んでも良い。1つの実施形態においては、ソース/ドレイン領域の半導体材料の格子定数は、活性領域104の半導体材料の格子定数と異なる。このため、一対のソース/ドレイン領域120は、一対の一軸性ひずみ誘発ソース/ドレイン領域となる。1つの実施形態においては、活性領域104はSixGe1‐xを含み、一対のソース/ドレイン領域120はSiyGe1‐yを含む(0≦x、y≦1且つX≠y)。別の実施形態においては、活性領域104は、AlxGa1‐xAs、InxGa1‐xAs、InxGa1‐xP、又はAlxIn1‐xSbを含み、一対のソース/ドレイン領域120は、AlyGa1‐yAs、InyGa1‐yAs、InyGa1‐yP、又はAlyIn1‐ySbをそれぞれ含む(0≦x、y≦1且つX≠y)。
【0022】
誘電層106は、2つの別個の誘電層である下側層106A及び上側層106Bを含んでも良い。1つの実施形態においては、下側層106Aは半導体材料の酸化物を含む。1つの実施形態においては、下側層106Aは、二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、下側層106Aは、基板102の半導体材料の酸化層を含む。1つの特定の実施形態においては、基板102はシリコンを含み、下側層106Aは、二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、下側層106Aは、活性領域104の直上に設けられる酸化層を含む。1つの実施形態においては、下側層106Aは、基板102の半導体材料の酸化層を含み、活性領域104は、基板102の半導体材料とは異なる半導体材料を含み、下側層106Aは、活性領域104の上表面に直接設けられる。1つの特定の実施形態においては、下側層106Aは、二酸化シリコン又はシリコン酸窒化物を含み、基板102はシリコンを含み、活性領域104はゲルマニウム又はIII−V族材料を含む。1つの実施形態においては、上側層106Bは二酸化シリコン又はシリコン酸窒化物を含む。別の実施形態においては、上側層106Bは高誘電率誘電層を含む。1つの実施形態においては、高誘電率誘電層は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される。1つの特定の実施形態においては、半導体基板102はシリコンを含み、下側層106Aは二酸化シリコン又はシリコン酸窒化物を含み、上側層106Bは高誘電率誘電層を含む。
【0023】
誘電層に適合可能な活性領域を有する半導体構造は、半導体デバイスを形成するために用いることができる。1つの実施形態においては、半導体デバイスは、プレーナ型MOS−FET、メモリトランジスタ又はマイクロエレクトロニクスマシン(MEM)である。別の実施形態においては、半導体デバイスは、トライゲートトランジスタ、FIN−FETトランジスタ、単独アクセス可能ダブルゲートMOS−FET、又は、ナノワイヤチャネルを有するゲートオールアラウンドMOS−FET等の非平面型デバイスである。図2A(1)−2Nに、本発明の1つ実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図を示す。1つの実施形態においては、そのようなプロセスによって、通常は高品質の酸化物を生成できない半導体材料を含む活性領域(すなわち第2の置き換え半導体材料)上に高品質の(第1の半導体材料の酸化物を含む)誘電層を形成することができる。通常の集積回路から分かるとおり、CMOS集積回路を形成する目的で、Nチャネル型トランジスタ及びPチャネル形トランジスタの両方を1つの基板又はエピタキシャル層に形成しても良い。
【0024】
図2A(1)に示すとおり、ゲート誘電層206が基板202の上に形成される。基板202は、図1A−1Bの基板102に関連して述べた如何なる材料を含んでも良い。同様に、ゲート誘電層206は、図1Aの誘電層106に関連して述べた如何なる材料を含んでも良い。基板202の上表面に信頼性の高い(すなわち組成と厚さが均一である)誘電層を提供するのに適した如何なる技術によって、ゲート誘電層206を基板202の酸化物から形成しても良い。本発明の1つの実施形態においては、ゲート誘電層206は、基板202の上表面の一部を消費することによって形成される。1つの実施形態においては、基板202の半導体材料の酸化物を含む酸化層を形成する目的で、基板202の上表面を酸化することによってゲート誘電層206が形成される。1つの特定の実施形態においては、ゲート誘電層206は、酸素、水又はオゾン等の酸化剤の存在下で基板202を所望の厚さの酸化層が形成されるまで加熱することで形成される。1つの特定の実施形態においては、基板202はシリコンを含み、ゲート誘電層206は二酸化シリコン層を含み、二酸化シリコン層の形成は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続処理することによって行なわれる。二酸化シリコン層は、5〜15オングストロームの範囲の厚さで形成される。別の実施形態においては、基板202の半導体材料の酸素窒化物を含む酸素窒化層を形成する目的で、窒素を含むガスの存在下で、基板202の上表面を酸化することによってゲート誘電層206が形成される。1つの特定の実施形態においては、酸素、水又はオゾン等の酸化剤及びアンモニアの存在下で基板202を所望の厚さの酸素窒化物層が形成されるまで加熱することによってゲート誘電層206が形成される。1つの特定の実施形態においては、基板202はシリコンを含み、ゲート誘電層206はシリコン酸窒化物を含み、シリコン酸窒化物層の形成は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続処理することによって行なわれる。シリコン酸窒化物層は、5〜15オングストロームの範囲の厚さで形成される。別の実施形態においては、ゲート誘電層206は、堆積プロセスによって形成される。1つの実施形態においては、堆積プロセスは、化学気相堆積プロセス、原子層堆積プロセス又は物理的気相堆積プロセスを含むグループの中から選択される。
【0025】
図2A(2)に示すとおり、ゲート誘電層206は、2つの別個の誘電層である下側層206A及び上側層206Bを含んでも良い。ゲート誘電層206の下側層206A及び上側層206Bは、図1Bの下側層106A及び上側層106Bに関連して述べた如何なる材料を含んでも良い。本発明の1つの実施形態においては、(上記のとおり)酸化物又は酸素窒化物層を含む下側層206Aを基板202の上に形成した後で、上側層206Bを下側層206Aの上に形成しても良い。上側層206Bは、下側層206Aの上表面に信頼性の高い(すなわち組成と厚さが均一である)誘電層を提供するのに適した如何なる技術によって形成されても良い。1つの実施形態においては、上側層206Bは堆積プロセスによって形成される。1つの実施形態においては、堆積プロセスは、化学気相堆積プロセス、原子層堆積プロセス又は物理的気相堆積プロセスを含むグループの中から選択される。別の実施形態においては、2つの別個の誘電層である下側層206A及び上側層206Bを含むゲート誘電層206は、単一のプロセス工程によって(すなわち基板202を反応チャンバに複数回入れることをせずに単一の反応チャンバにおいて)形成されても良い。1つの実施形態においては、基板202を原子層堆積(ALD)チャンバ内でウォーターパルスにさらすことによって、自然酸化層(すなわち下側層206A)が形成される。次に、ALDチャンバに誘電性先駆物質を連続的に導入することによって、誘電材料の上側層206Bを自然酸化層の上に堆積しても良い。1つの特定の実施形態においては、基板202はシリコンを含み、下側層206Aは、3〜10オングストロームの範囲の厚さを有する二酸化シリコン自然層である。上側層206Bは、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される高誘電率誘電層である。
【0026】
次に、図2Bに示すとおり、ゲート電極208がゲート誘電層206の上に形成されても良い。例証目的として、(図2A(1)に示したとおり)ゲート誘電層206は、単一層膜として描かれているが、図2A(2)に関連して説明したとおり、ゲート誘電層206が2つ以上の層を含んでも良いことは明らかであろう。ゲート電極208は、図1A−1Bの導電領域108に関連して述べた如何なる材料を含んでも良い。ゲート誘電層206に悪影響を与えることなく、ゲート誘電層206の上表面に導電領域を提供するのに適した如何なる技術によって、ゲート電極208は形成されても良い。本発明の1つの実施形態においては、所望の形状及び寸法を有する導電構造を形成する目的で、被覆膜を堆積して、その後に被覆膜をパターニングすることによって、ゲート電極208を形成しても良い。1つの実施形態においては、図2Bに示すとおり、基板202の上表面を露出する目的で、ゲート誘電層206もまた、ゲート電極208のパターニングをしている間にパターニングされても良い。1つの特定の実施形態においては、ゲート誘電層206は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含むウェットケミカルクリーニングプロセス工程を用いてパターニングされても良い。同じく図2Bに示すとおり、ゲート電極保護層216を、ゲート電極208の上に形成しても良い。ゲート電極保護層216は、図1Bのゲート電極保護層116に関連して述べた如何なる材料を含んでも良い。本発明の1つの実施形態においては、ゲート電極保護層216は、ゲート電極208のために使用したパターニングプロセス工程から作り出される。別の実施形態においては、ゲート電極絶縁層216は、化学気相堆積プロセスによって、ゲート電極208上に更なるパターニングをすることによって形成される。
【0027】
図2C(1)に示すとおり、一対の犠牲ゲート絶縁スペーサ222を、ゲート電極208の側壁に隣接して形成しても良い。犠牲ゲート絶縁スペーサ222は、図1Bのゲート絶縁スペーサ118に関連して述べた如何なる材料を含んでも良い。本発明の1つの実施形態においては、犠牲ゲート絶縁スペーサ222は、以下に述べる以後の基板エッチング工程の間、ゲート電極208を保護するために用いられる。このため、別の実施形態によれば、ゲート電極208が基板エッチング工程に対して堅固であれば、一対の犠牲ゲート絶縁スペーサ222は必要としない。一対の犠牲ゲート絶縁スペーサ222は、ゲート電極208の側壁の全面を覆うのに適した如何なる技術によって形成されても良い。1つの実施形態においては、犠牲ゲート絶縁スペーサ222は、被覆誘電膜を堆積して、その後に被覆
誘電膜を異方的にエッチングすることによって形成されても良い。別の実施形態においては、犠牲ゲート絶縁スペーサ222は、酸化プロセスにおいてゲート電極208の一部を消費/不動態化することによって形成される。
【0028】
図2C(1)は、図2C(2)に示した上面から見た図のA−A´断面図である。図示したように、浅トレンチ絶縁領域224及び226が、基板202内に形成されても良い。本発明の1つの実施形態においては、ゲート電極208、及びその下にあるゲート誘電層206を以後の基板エッチング工程の間保持する目的で、浅トレンチ絶縁領域226が設けられる。絶縁されたデバイスには、浅トレンチ絶縁領域224も含まれ、例証の目的で、以後もこの特徴が含まれたものを説明する。しかしながら、入れ子構造について言えば、浅トレンチ絶縁領域224を設ける必要は無く、図2C(2)に示したとおり破線に沿って基板202を延長させても良いことは理解できるであろう。当業者であれば明らかなとおり、浅トレンチ絶縁領域224及び226は通常、誘電層206を形成する前に、基板202内に形成される。例えば、本発明の1つの実施形態においては、浅トレンチ絶縁領域224及び226は、化学気相堆積プロセスによって二酸化シリコン材料等を堆積することによって基板202内に作られたトレンチを誘電材料で満たすことによって形成される。
【0029】
図2D(1)に示すとおり、基板202、ゲート誘電層206、及び浅トレンチ絶縁領域224の直間にトレンチ228を形成する目的で、基板202の一部は取り除かれても良い。ゲート誘電層206、ゲート電極208、犠牲ゲート絶縁スペーサ222及びゲート電極保護層216の一部は、トレンチ228の上に浮いた状態になるが、(図2C(2)に示したとおり、)破線で示したとおり、これらの構造の別の部分は、浅トレンチ絶縁領域226に固定される。トレンチ228は、ドライエッチング又はウェットエッチングプロセス等の、ゲート誘電層206又はゲート電極208に大きな影響を与えることなく基板202の一部を選択的に取り除くのに適した如何なる技術によって形成されても良い。本発明の1つの実施形態によると、トレンチ208を形成する間、ゲート電極保護層216及び犠牲ゲート絶縁スペーサ222はゲート電極208を保護する。1つの実施形態においては、トレンチ228は、NF3、HBr、SF6/Cl又はCl2を含むグループの中から選択されるガスを利用したドライプラズマエッチング工程によって形成される。1つの特定の実施形態においては、図2D(1)に示すとおり、基板202の一部は均一に取り除かれ、トレンチ228は全ての場所において同じ深さを有す。別の実施形態においては、トレンチ228を形成する目的で、NH4OH又はテトラメチルアンモニウム水酸化物水溶液を利用したウェットエッチング工程が用いられる。1つの実施形態においては、これらのウェットエッチングは、基板202の高密度面(すなわちシリコン基板の<111>面)によって妨げられるので、図2D(2)に示すとおり、トレンチ228はテーパ形状を有するであろう。1つの特定の実施形態においては、10〜30%の範囲の濃度であり、摂氏20〜35度の範囲温度であるNH4OH水溶液を、結晶性シリコンを含んだ基板202に当てることで、テーパ形状が55度の表面角度を有するトレンチ228が形成される。しかしながら、例証としては、以後の工程において、図2D(1)に示した均一のトレンチ228を示す。以下に示すとおり、トレンチ228は、基板202から全てのチャネル活動を取り去るのに十分な深さ、及び/又は、異なる半導体材料を含むソース/ドレイン領域を収容するのに十分な深さで形成されても良い。1つの実施形態においては、トレンチ228は、800〜1200オングストロームの範囲の深さで形成される。
【0030】
図2Eに示すとおり、活性領域204は、トレンチ228内において、基板202及びゲート誘電層206の直間に形成される。活性領域204は、図1A−1Bの活性領域104に関連して述べた如何なる材料を含んでも良い。更に、活性領域204は、電荷キャリアドーパント不純物原子を含んでも良い。1つの実施形態においては、活性領域204は、化学量論SixGe1‐x(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域204は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。本発明の1つの実施形態においては、活性領域204は、基板202の半導体材料とは異なる組成を有する半導体材料を含んでおり、誘電層206と適合可能である。
【0031】
活性領域204は、極めて均一な(すなわち、例えば、活性領域204の表面において、106 転位/平方センチメートル未満である低表面欠陥密度の)結晶性層を形成するのに適した如何なる技術によって形成されても良い。1つの実施形態においては、活性領域204は、均一なエピタキシャル層である。他の実施形態においては、活性領域204は傾斜エピタキシャル層であり、傾斜プロセスにより表面欠陥を最小限にすることができる。他の実施形態によれば、基板202の界面における活性領域204の欠陥密度は、108転位/平方センチメートルより大きいが、活性領域204の上表面においては、105転位/平方センチメートル未満となる。1つの実施形態においては、活性領域204は、化学気相エピタキシー、分子線エピタキシー又はレーザーアボリションエピタキシー(laser−abolition epitaxy)を含むグループの中から選択されるプロセスによって堆積される。1つの実施形態においては、活性領域204を堆積する直前にウェットケミカルクリーニングが実行される。1つの特定の実施形態においては、ウェットケミカルクリーニングプロセス工程は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含む。
【0032】
犠牲ゲート絶縁スペーサ222が、トレンチ228を形成する間及び/又は活性領域204を堆積する間、ゲート電極208を保護するために設けられる。図2Fに示すとおり、これらのスペーサは、活性領域204を堆積した後に取り除いても良い。本発明の1つの実施形態においては、以下に示す先端部埋め込み工程を最適化する目的で、犠牲ゲート絶縁スペーサ222は取り除かれる。1つの実施形態においては、ゲート電極208の側壁を露出する目的で、犠牲ゲート絶縁スペーサ222は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含むウェットケミカルクリーニングプロセス工程によって取り除かれる。
【0033】
図2Gに示すとおり、一対の先端拡張部212は、活性領域204に電荷キャリアドーパント不純物原子を埋め込むことによって形成されても良い。一対の先端拡張部212は、図1Bの一対の先端拡張部112に関連して述べた如何なる電荷キャリアドーパント不純物原子から形成されても良い。本発明の1つの実施形態においては、ゲート電極208は、活性領域204の一部をマスクする役目を果たしており、これにより、自己整合された先端拡張部212が形成される。図2Gに示すとおり、ゲート電極208に先端拡張部212を自己整合させることによって、チャネル領域214を、ゲート電極208及びゲート誘電層206の下にある活性領域204の一部に形成しても良い。1つの実施形態においては、一対の先端拡張部212を形成するために埋め込まれた電荷キャリアドーパント不純物原子は、チャネル領域214と反対の導電性を有しても良い。1つの特定の実施形態においては、5〜30ナノメートルの範囲の深さの、1E20原子/立法センチメートル〜1E21原子/立法センチメートルの範囲のドーパント濃度を形成する目的で、5E14原子/平方センチメートル〜5E15原子/平方センチメートルの範囲の用量の、0.2keV〜10keVの範囲のエネルギーを有する電荷キャリアドーパント不純物原子を埋め込むことによって、一対の先端拡張部212が形成される。一対の先端拡張部212を形成する目的で、電荷キャリアドーパント不純物原子が埋め込まれた活性領域204を活性化するのに適した如何なるアニール技術を用いても良い。本発明の1つの実施形態においては、一対の先端拡張部212の電荷キャリアドーパント不純物原子を、活性領域204の原子格子に置換的に組み込むために使用されるアニール技術は、熱アニール、レーザーアニール、又はフラッシュアニールを含むグループの中から選択される。
【0034】
次に、一対のゲート絶縁スペーサが形成される。1つの実施形態においては、図2Hに示すとおり、誘電材料層230が化学気相堆積プロセスによって堆積され、誘電材料層230は、ゲート電極208の側壁及び活性領域204の上表面を絶縁保護する。誘電材料層230は、図1Bの一対のゲート絶縁スペーサ118に関連して述べた如何なる材料を含んでも良い。誘電材料層230は、一対のゲート絶縁スペーサの最終的な幅を決定するために選択された厚さで堆積されても良い。
【0035】
図2Iに示すとおり、一対のゲート絶縁スペーサ218は、異方性エッチングプロセスによって誘電材料層230から形成されても良い。1つの実施形態においては、誘電材料層230は、遠隔プラズマエッチング又は反応イオンエッチングプロセスによってドライエッチングされる。別の実施形態においては、誘電材料層230は、一対のゲート絶縁スペーサ218を形成する目的で、一般式CxFy(x及びyは自然数)のフッ化炭素を含む垂直ドライエッチングプロセス又はプラズマエッチングプロセスを用いることによってパターニングされる。一対のゲート絶縁スペーサ218は、活性領域204の上表面に設けられても良く、活性領域204の上表面において、誘電材料層230の元々の厚さと略等しい幅を有しても良い。本発明の1つの実施形態においては、図2Iに示すとおり、一対のゲート絶縁スペーサ218は、一対の先端拡張部212の上に設けられる。1つの実施形態においては、一対のゲート絶縁スペーサ218は、ゲート誘電層206を密閉する目的で、ゲート電極208及び活性領域204の上表面に対する密閉シーリングを形成する。
【0036】
図2Iに関連して説明した構造は、その後に、MOS−FETの形成を完成させる目的で、活性領域204内に一対のソース/ドレイン領域を形成するための埋め込み工程、及びケイ素化工程等の通常のプロセス工程を経ても良い。別の形態として、ひずみ誘発ソース/ドレイン領域が活性領域204内に形成されても良い。図2Jに示すとおり、一対のエッチング領域240が活性領域204内に形成され、一対のゲート絶縁スペーサ218の外側表面に整合して設けられる。これにより、一対のゲート絶縁スペーサ218の下に、保護された一対の先端拡張部212の一部が残る。1つの実施形態においては、ゲート電極保護層216は、エッチング領域240を形成する間、ゲート電極212を保護する。本発明の1つの実施形態においては、エッチング領域240は、基板202が露出しないよう、600〜1100オングストロームの範囲の深さで形成される。1つの特定の実施形態においては、活性領域204の一部は、等方的に取り除かれる。これにより、図2Jに示すとおり、湾曲を有するエッチング領域240が残る。別の実施形態においては、エッチング領域240を形成する目的で、NH4OH又はテトラメチルアンモニウム水酸化物水溶液を利用したウェットエッチング工程が用いられる。1つの実施形態においては、これらのウェットエッチングは、活性領域204の高密度面によって妨げられるので、エッチング領域240はテーパ形状となるであろう。しかしながら、例証としては、以後の工程において、図2Jの湾曲したエッチング領域240を示す。
【0037】
結晶性半導体材料のエッチング部分に形成されたひずみ誘発ソース/ドレイン領域は、結晶性半導体材料のチャネル領域に一軸性ひずみを与えることができる。同様に、結晶性半導体材料は、ひずみ誘発ソース/ドレイン領域に一軸性ひずみを与えることができる。1つの実施形態においては、ひずみ誘発ソース/ドレイン領域の格子定数は、結晶性半導体材料の格子定数より小さく、ひずみ誘発ソース/ドレイン領域は、結晶性半導体材料に引張一軸性ひずみを与える。同時に、結晶性半導体材料は、ひずみ誘発ソース/ドレイン領域に引張ひずみを与える。従って、結晶性半導体材料のエッチング部分を満たすひずみ誘発ソース/ドレイン領域の格子定数が、結晶性半導体材料の格子定数より小さいときには、ひずみ誘発ソース/ドレイン領域の格子形成原子は通常の休止状態から引き離される(すなわち引張ひずみがかかる)。故に、格子形成原子は緩和しようとするのであるが、結晶性半導体材料には引張ひずみが生じる。別の実施形態においては、ひずみ誘発ソース/ドレイン領域の格子定数が、結晶性半導体材料の格子定数よりも大きく、ひずみ誘発ソース/ドレイン領域は、結晶性半導体材料に圧縮一軸性ひずみを与える。同時に、結晶性半導体材料は、ひずみ誘発ソース/ドレイン領域に圧縮ひずみを与える。従って、結晶性半導体材料のエッチング部分を満たすひずみ誘発ソース/ドレイン領域の格子定数が、結晶性半導体材料の格子定数より大きいときには、ひずみ誘発ソース/ドレイン領域の格子形成原子は、通常の休止状態から互いに押し付けられる(すなわち圧縮ひずみがかかる)。故に、格子形成原子は緩和しようとするのであるが、結晶性半導体材料には圧縮ひずみが生じる。
【0038】
従って、図2Kに示すとおり、一対のソース/ドレイン領域220がエッチング領域240に形成される。一対のソース/ドレイン領域220は、図1Bの一対のソース/ドレイン領域120に関連して述べた如何なる材料を含んでも良い。更に、本発明の1つの実施形態においては、一対のソース/ドレイン領域220は、活性領域204の半導体材料の組成とは異なる組成を有しており、チャネル領域214に一軸性ひずみを与える。一対のソース/ドレイン領域220は、極めて均一な(すなわち、例えば、一対のソース/ドレイン領域220の表面において、106転位/平方センチメートル未満である低表面欠陥密度の)結晶性層を形成するのに適した如何なる技術によって形成されても良い。1つの実施形態においては、一対のソース/ドレイン領域220は、均一のエピタキシャル層を含む。別の実施形態においては、一対のソース/ドレイン領域220は、傾斜エピタキシャル層を含み、傾斜プロセスにより表面欠陥を最小限にすることができる。1つの実施形態においては、一対のソース/ドレイン領域220は、化学気相エピタキシー、分子線エピタキシー又はレーザーアボリションエピタキシー(laser−abolition epitaxy)を含むグループの中から選択されるプロセスによって堆積される。1つの実施形態においては、一対のソース/ドレイン領域220を堆積する直前にウェットケミカルクリーニングが実行される。1つの特定の実施形態においては、ウェットケミカルクリーニングプロセス工程は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含む。一対のソース/ドレイン領域220は、電荷キャリアドーパント不純物原子を含んでも良い。1つの実施形態においては、一対のソース/ドレイン領域220は、化学量論SixGe1‐x(0≦x≦1)の結晶性シリコン・ゲルマニウム領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、一対のソース/ドレイン領域220は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。一対のソース/ドレイン領域220(すなわちin situ)の形成、又はポストイオン埋め込み工程と同時に、電荷キャリアドーパント不純物原子は、一対のソース/ドレイン領域220に組み込まれても良い。
【0039】
図2Kに関連して説明した構造は、その後に、MOS−FETの形成を完成させる目的で、ケイ素化工程等の通常のプロセス工程を経ても良い。他の形態として、一対のソース/ドレイン領域220を形成した後で、置換ゲートプロセス体系に適応したプロセス工程を実行しても良い。本発明の1つの実施形態においては、図2Lに示すとおり、層間誘電層250(二酸化シリコン層等)が、一対のソース/ドレイン領域220、浅トレンチ絶縁領域224、一対のゲート絶縁スペーサ218及びゲート電極保護層216及び/又はゲート電極208の上に形成される。次に、層間誘電層250は研磨され、図2Mに示すとおり、ゲート電極208を露出する目的で、化学機械研磨工程によってゲート電極保護層216が取り除かれる。1つの実施形態においては、ゲート電極保護層216は、研磨阻止層としての役目を果たしており、ゲート電極208の上表面を露出する目的で、ゲート電極保護層216を取り除くべく、ウェットエッチングプロセスがその後に用いられる。
【0040】
図2Nに示すとおり、ゲート電極208を取り除いて、代替ゲート電極260で置き換えても良い。本発明の1つの実施形態においては、代替ゲート電極260は、図1A−1Bの導電領域108に関連して述べた如何なる材料を含んでも良い。更に、ゲート電極208を取り除いた後であり、代替ゲート電極260で置き換える前に、追加誘電層270をゲート誘電層206に追加しても良い。本発明の1つの実施形態においては、追加誘電層270は、図1Bの上側層106Bに関連して述べた如何なる材料を含んでも良い。追加誘電層260は、原子層堆積プロセス又は化学気相堆積プロセスによって形成されても良く、このため、図2Nに示すとおり、一対のゲート絶縁スペーサ218の内壁上に形成されても良い。
【0041】
従って、図2Nに示すとおり、ゲート誘電層に適合可能な活性領域を含むプレーナ型MOS−FETが形成されても良い。プレーナ形MOS−FETはN型半導体デバイス又はP型半導体デバイスであっても良く、当技術分野で知られた従来のプロセス処理によって、集積回路に組み込まれても良い。通常の集積回路から分かるとおり、CMOS集積回路を形成する目的で、Nチャネル型トランジスタ及びPチャネル形トランジスタの両方を1つの基板又はエピタキシャル層に形成しても良い。
【0042】
本発明は、ゲート誘電層に適合可能な活性領域を含んだプレーナ型MOS−FETの形成には限定されない。例えば、トライゲートデバイス等の立体構造を有するデバイスも、上記プロセスから恩恵を受けることができる。本発明に係わる1つの実施形態例として、図3A−3Cに、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図を示す。
【0043】
図3Aに示すとおり、単一基板トライゲートMOS−FET300の基体が形成される。トライゲートMOS−FET300は、立体基板302を含む。立体基板302は、図1A−1Bの基板102に関連して述べた如何なる材料から形成されても良い。ゲート誘電層306は、立体基板302の周りに形成される。ゲート誘電層306は、図1A−1Bの誘電層106、下側層106A及び上側層106Bに関連して説明した如何なる材料から形成しても良い。ゲート電極308は、ゲート誘電層306の上に形成される。ゲート電極308は、図1A−1Bの導電領域108で関連して述べた如何なる材料から形成しても良い。ゲート誘電層306及びゲート電極308は一対のゲート絶縁スペーサ318によって保護されても良い。
【0044】
図3Bに示すとおり、立体基板302の一部は、トレンチ328を形成すべく取り除かれても良い。トレンチ328は、図2D(1)及び2D(2)のトレンチ228の形成に関連して述べた如何なる技術によって形成されても良い。図3Cに示すとおり、立体活性領域304は、トレンチ328内及び立体基板302の残された部分上に選択的に形成される。以上、ゲート誘電層と適合可能な活性領域を含むトライゲートMOS−FETデバイスを形成する方法を説明してきた。トライゲートMOS−FETは、当技術分野で知られた従来のプロセス処理によって、集積回路に組み込まれても良い。
【0045】
以上、活性領域と、適合可能な誘電層とを有する半導体構造を形成する方法を説明してきた。1つの実施形態においては、半導体構造は、第1の半導体材料の酸化物を含む誘電層を有しており、誘電層と第1の半導体材料との間に第2の(組成的に異なった)半導体材料が形成される。別の実施形態においては、第2の半導体材料の格子構造に一軸性ひずみを与える目的で、第2の半導体材料の一部は、第3の半導体材料に置き換えられる。
【技術分野】
【0001】
本発明の分野は半導体構造である。
【背景技術】
【0002】
過去数十年の間、金属酸化物半導体電界効果トランジスタ(MOSFET)等の半導体デバイスは、チャネル領域等の活性領域にはドープ結晶性シリコンを、ゲート誘電層等の誘電領域にはアモルファス二酸化シリコンを用いて製造されてきた。シリコン/二酸化シリコンのペアを用いる利点は、酸素存在下で基板を加熱することで、二酸化シリコンを結晶性シリコン基板の表面に直接形成することができることである。このプロセスは制御性が非常に高く、2〜3単分子層ほどの厚さを有する二酸化シリコン膜を確実に提供することができる。
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、半導体デバイスに対する次第に速くなる動作速度の要求から、結晶性シリコン以外のチャネル材料を利用することが望まれている。結晶性シリコン/二酸化シリコンのペアのように、アモルファス酸化層表面に適合可能に形成できるその他の半導体材料は、たとえあったとしてもごく僅かであることに注意されたい。このことが、シリコン以外のチャネル材料を利用することを困難にしている。従って、誘電層に適合可能な活性領域を形成する方法、及びその方法によって得られる構造を記載する。
【図面の簡単な説明】
【0004】
【図1A】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有する半導体構造を示す断面図である。
【図1B】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有する半導体構造を示す断面図である。
【0005】
【図2A】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2B】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2C】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2D】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2E】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2F】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2G】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2H】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2I】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2J】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2K】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2L】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2M】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【図2N】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図である。
【0006】
【図3A】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図である。
【図3B】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図である。
【図3C】本発明の1つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図である。
【発明を実施するための最良の形態】
【0007】
半導体デバイスを製造するプロセス、及びそのプロセスで得られるデバイスについて述べる。以下の記載において、本発明における十分な理解を提供する目的で、特定の寸法及び化学的状態等の多くの特定の詳細を提示する。これらの特定の詳細無しでも、当業者であれば本発明を実施することができることは明らかであろう。他の例では、パターニング工程又はウェットケミカルクリーニング等の周知のプロセスについては、本発明を不必要に不明瞭にしないために詳細には述べていない。更に、図面で示した多種の実施形態は、説明のための例示に過ぎず、必ずしも原寸に比例したものではない。
【0008】
誘電層に適合可能な活性領域を有する半導体構造、及びこれを形成する方法をここに開示する。酸化プロセスにおける半導体基板の上表面の消費による、熱制御酸化物成長又は酸化物自然成長は、信頼性の高い誘電層を提供することができる。しかしながら、信頼性の高い誘電層を保持することが望ましいので、信頼性の高い誘電層直下の半導体基板の一部を異なる半導体材料に置き換えても良い。後工程で、誘電層直下において半導体基板の一部を異なる半導体材料に置き換えることによって、信頼性の高い誘電層と共に、新しい活性領域を形成することができる。従って、第1の半導体材料の酸化物を含む誘電層が異なる第2の半導体材料の直上に保持される構造を形成しても良い。このプロセス及びこのプロセスによって得られる構造は、第2の半導体材料の酸化物が第1の半導体材料の酸化物よりも劣った特性を有しているにもかかわらず、第2の半導体材料の利用が望まれる場合に特に有効である。更に、第2の半導体材料の格子構造に一軸性ひずみを与える目的で、第2の半導体材料の一部を、第3の半導体材料に置き換えても良い。活性領域を形成すべく最適な半導体材料を取り入れて組み合わせること、及び活性領域に一軸性ひずみを与えることにより、半導体デバイスのチャネル領域における電荷キャリア移動度を大きくすることができる。このため、高性能半導体デバイスの最適化が達成できる。
【0009】
酸化プロセスによる半導体基板の上表面の消費を制御することによって、基板の表面に信頼性の高い(すなわち厚さが均一であり、安定した組成を有す)誘電層を提供することができる。例えば、結晶性シリコン基板の表面に二酸化シリコンを熱成長又は自然成長させることによって、3〜10オングストローム(すなわち1〜3単分子層)ほどの薄さの信頼性の高い誘電層を提供することができる。得られた酸化層は、半導体デバイスのゲート誘電層又はゲート誘電層の構成要素として用いられても良い。本発明の1つの実施形態によれば、酸素、水又はオゾン等の酸化剤の存在下で結晶性シリコン基板を加熱することで、二酸化シリコン層を結晶性シリコン基板の表面に形成する。本発明の別の実施形態によれば、結晶性シリコン基板を原子層堆積(ALD)チャンバ内でウォーターパルスにさらすことによって、二酸化シリコン自然層を形成する。二酸化シリコン自然層の直上に高誘電材料の層を堆積することによって二層誘電層を形成しても良い。
【0010】
幾つかの用途においては、結晶性シリコン半導体基板は、半導体デバイスの活性領域(例えば、チャネル領域)の使用に最適な材料ではない場合もある。例えば、本発明の1つの実施形態によれば、P型デバイスのチャネル材料としてゲルマニウムを使用して、N型デバイスのチャネル材料としてIII−V族材料を使用することが望ましい。別の実施形態においては、ゲルマニウム又はIII−V族材料の1つが、P型デバイス及びN型デバイスの両方に用いられる。そのようなデバイスにこれらのチャネル材料を取り入れることによって、正孔移動度及び電子移動度のそれぞれを、デバイス特性を改善すべく最適化することができる。しかしながら、ゲルマニウム及びIII−V族材料の表面酸化においては、酸化層は不安定、及び/又は厚さ又は組成が不均一となる傾向がある。そのため、半導体材料と、異なる半導体材料の酸化層とを組み合わせることが望ましい。従って、本発明の1つの実施形態においては、そのままでは特性の劣った酸化層を提供するような半導体材料に、異なる半導体材料の酸化物であり信頼性の高い酸化層を組み合わせても良い。
【0011】
第1の半導体材料の酸化層と共に第2の半導体材料を含む半導体構造を提供する目的で、置換手法を利用しても良い。実際には、第1の半導体材料の上に酸化層を形成して、酸化層と第1の半導体材料との間にトレンチを形成すべく第1の半導体材料の一部をその後に除去しても良い。次に、第2の半導体材料をトレンチ内に形成しても良い。このように、本発明の1つの実施形態においては、前もって形成された酸化層と半導体基板との直間において、第1の半導体材料を含む半導体基板の一部を第2の半導体材料(すなわち活性領域)に置き換えても良い。
【0012】
半導体領域の格子定数が結晶性半導体材料の格子定数と異なっている場合には、結晶性半導体材料上又は結晶性半導体材料内に形成された半導体領域は、結晶性半導体材料にひずみを与えるので、ひずみ誘発半導体領域として機能することができる。格子定数は、半導体領域及び結晶性半導体材料のそれぞれの中の原子空間及び単一セルの配向性に基づく。従って、結晶性半導体材料とは異なる種類の格子形成原子を含む半導体領域は、結晶性半導体材料にひずみを与えることができる。例えば、本発明の1つの実施形態によれば、シリコン格子形成原子だけを含む半導体領域は、ゲルマニウム格子形成原子を含む結晶性半導体材料にひずみを与えることができる。更に、結晶性半導体材料と同一種の格子形成原子を含む半導体領域であっても、異なる化学量論濃度の格子形成原子を半導体領域が含む場合には、結晶性半導体領域にひずみを与えることができる。例えば、本発明の1つの実施形態においては、SixGe1‐X格子形成原子(0<x<1)を含む半導体領域は、SiyGe1‐y格子形成原子(0<y<1且つX≠y)を含む結晶性半導体材料にひずみを与える。
【0013】
本発明の1つの実施形態の例として、図1A−1Bに、誘電層に適合可能な活性領域を有する半導体構造を示す断面図を示す。図1Aに示すとおり、半導体構造100は基板102を含み、基板102は第1の半導体材料を含む。活性領域104は基板102の上に設けられ、活性領域は第2の半導体材料を含む。本発明の1つの実施形態においては、第2の半導体材料の組成(すなわち原子組成)は第1の半導体材料の組成とは異なる。誘電層106は活性領域104の直上にあり、第1の半導体材料の酸化物層を含んでも良い。導電領域108は、誘電層106の上にあり、誘電層106は導電領域108を活性領域104から絶縁する。
【0014】
基板102は、製造プロセスに耐え得る如何なる半導体材料を含んでも良い。1つの実施形態においては、基板102は、これらに限定されないが、リン、砒素、ホウ素又はそれらの組み合わせ等の電荷キャリアをドープした結晶性シリコン又はシリコン・ゲルマニウム層を含む。1つの実施形態においては、基板102におけるシリコン原子濃度は97%より大きくても良い。別の実施形態においては、基板102は、例えばボロンをドープしたシリコンバルク単結晶性基板の上に成長させたシリコンエピタキシャル層等、別個の結晶性基板の上に成長させたエピタキシャル層を含んでも良い。基板102は、例えば、SOI基板を形成する目的で、バルク結晶性基板とエピタキシャル層との間に絶縁層を含んでも良い。1つの実施形態においては、絶縁層は、二酸化シリコン、シリコン窒化物、シリコン酸窒化物、又は高誘電率誘電層を含むグループの中から選択される材料を含む。
【0015】
活性領域104は、その中で電荷が移動できる如何なる半導体材料を含んでも良い。1つの実施形態においては、これらに限定されないが、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン又はそれらの組み合わせ等のIII−V族材料を含む。別の実施形態においては、活性領域104は、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含む。活性領域104は、電荷キャリアドーパント不純物原子を含んでも良い。1つの実施形態においては、活性領域104は、化学量論SixGe1‐X(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域104は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。
【0016】
誘電層106は、導電領域108を活性領域104から絶縁するのに適した如何なる誘電材料を含んでも良い。更に、誘電層106は、活性領域104の半導体材料の酸化層とは異なる半導体材料の酸化層を含んでも良い。1つの実施形態においては、誘電層106は、半導体材料の酸化物を含んでも良い。1つの実施形態においては、誘電層106は、二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、誘電層106は、基板102の半導体材料の酸化層を含む。1つの特定の実施形態においては、基板102はシリコンを含み、誘電層106は二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、誘電層106は、活性領域104の直上に酸化層を含む。1つの実施形態においては、誘電層106は、基板102の半導体材料の酸化層を含み、活性領域104は、基板102の半導体材料とは異なる半導体材料を含み、誘電層106の酸化層は、活性領域104の上表面に直接設けられる。1つの特定の実施形態においては、誘電層106は、二酸化シリコン又はシリコン酸窒化物を含み、基板102はシリコンを含み、活性領域104はゲルマニウム又はIII−V族材料を含む。代わりに、誘電層106は高誘電率誘電層を含んでも良い。1つの実施形態においては、高誘電率誘電層は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される。
【0017】
導電領域108は、電流を伝導するのに適した如何なる材料を含んでも良い。1つの実施形態においては、導電領域108は、ドープ多結晶性シリコンを含む。別の実施形態においては、導電領域108は、これらには限定されないが、金属窒化物、金属炭化物、金属シリサイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケル、又は、酸化ルテニウム等の導電金属酸化物等の金属層を含む。
【0018】
図1Bに示すとおり、半導体構造100に対して、半導体デバイス110の製造に有用な追加の特徴を取り入れても良い。一対の先端拡張部112が活性領域104に形成され、一対の先端拡張部112は、活性領域104の一部を含むチャネル領域114によって分断される。導電領域108はゲート電極であっても良く、ゲート電極の上表面は、ゲート電極保護層116によって保護されても良い。ゲート電極の側壁は、一対のゲート絶縁スペーサ118によって保護されても良い。一対のゲート絶縁スペーサ116は、一対の先端拡張部112の上に設けられる。一対のソース/ドレイン領域120は、活性領域104内のゲート絶縁スペーサ118のそれぞれの側に形成される。図1Bに示すとおり、一対のソース/ドレイン領域120は、活性領域104の上表面より隆起しても良い。誘電層106は、ゲート誘電層であっても良く、図1Bに示すとおり、2つの別個の誘電層である下側層106A及び上側層106Bを含んでも良い。
【0019】
一対の先端拡張部112は、電荷キャリアドーパント不純物原子を取り込んだ活性領域104の一部を含んでも良い。1つの実施形態においては、活性領域104は、化学量論SixGe1‐X(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域104は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。
【0020】
ゲート電極保護層116及び一対のゲート絶縁スペーサ118は、ゲート電極を絶縁するのに適した如何なる材料を含んでも良い。しかしながら、同種の材料をゲート電極保護層116及びゲート絶縁スペーサ118の両方に用いる必要は無い。1つの実施形態においては、ゲート電極保護層116及びゲート絶縁スペーサ118は、絶縁材料を含んでも良い。1つの特定の実施形態においては、ゲート電極保護層116及びゲート絶縁スペーサ118は、二酸化シリコン、シリコン酸窒化物、カーボン添加酸化シリコン、シリコン窒化物、カーボン添加シリコン窒化物、又はそれらの組み合わせを含むグループの中から選択される材料を含んでも良い。
【0021】
一対のソース/ドレイン領域120は、電荷キャリアドーパント不純物原子を取り込んだ活性領域104の一部を含んでも良い。1つの実施形態においては、活性領域104は、化学量論SixGe1‐X(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域104は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。別の形態として、一対のソース/ドレイン領域120は、活性領域104の半導体材料とは異なる半導体材料を含んでも良い。1つの実施形態においては、ソース/ドレイン領域の半導体材料の格子定数は、活性領域104の半導体材料の格子定数と異なる。このため、一対のソース/ドレイン領域120は、一対の一軸性ひずみ誘発ソース/ドレイン領域となる。1つの実施形態においては、活性領域104はSixGe1‐xを含み、一対のソース/ドレイン領域120はSiyGe1‐yを含む(0≦x、y≦1且つX≠y)。別の実施形態においては、活性領域104は、AlxGa1‐xAs、InxGa1‐xAs、InxGa1‐xP、又はAlxIn1‐xSbを含み、一対のソース/ドレイン領域120は、AlyGa1‐yAs、InyGa1‐yAs、InyGa1‐yP、又はAlyIn1‐ySbをそれぞれ含む(0≦x、y≦1且つX≠y)。
【0022】
誘電層106は、2つの別個の誘電層である下側層106A及び上側層106Bを含んでも良い。1つの実施形態においては、下側層106Aは半導体材料の酸化物を含む。1つの実施形態においては、下側層106Aは、二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、下側層106Aは、基板102の半導体材料の酸化層を含む。1つの特定の実施形態においては、基板102はシリコンを含み、下側層106Aは、二酸化シリコン又はシリコン酸窒化物を含む。1つの実施形態においては、下側層106Aは、活性領域104の直上に設けられる酸化層を含む。1つの実施形態においては、下側層106Aは、基板102の半導体材料の酸化層を含み、活性領域104は、基板102の半導体材料とは異なる半導体材料を含み、下側層106Aは、活性領域104の上表面に直接設けられる。1つの特定の実施形態においては、下側層106Aは、二酸化シリコン又はシリコン酸窒化物を含み、基板102はシリコンを含み、活性領域104はゲルマニウム又はIII−V族材料を含む。1つの実施形態においては、上側層106Bは二酸化シリコン又はシリコン酸窒化物を含む。別の実施形態においては、上側層106Bは高誘電率誘電層を含む。1つの実施形態においては、高誘電率誘電層は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される。1つの特定の実施形態においては、半導体基板102はシリコンを含み、下側層106Aは二酸化シリコン又はシリコン酸窒化物を含み、上側層106Bは高誘電率誘電層を含む。
【0023】
誘電層に適合可能な活性領域を有する半導体構造は、半導体デバイスを形成するために用いることができる。1つの実施形態においては、半導体デバイスは、プレーナ型MOS−FET、メモリトランジスタ又はマイクロエレクトロニクスマシン(MEM)である。別の実施形態においては、半導体デバイスは、トライゲートトランジスタ、FIN−FETトランジスタ、単独アクセス可能ダブルゲートMOS−FET、又は、ナノワイヤチャネルを有するゲートオールアラウンドMOS−FET等の非平面型デバイスである。図2A(1)−2Nに、本発明の1つ実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型MOS−FETの構造を示す断面図を示す。1つの実施形態においては、そのようなプロセスによって、通常は高品質の酸化物を生成できない半導体材料を含む活性領域(すなわち第2の置き換え半導体材料)上に高品質の(第1の半導体材料の酸化物を含む)誘電層を形成することができる。通常の集積回路から分かるとおり、CMOS集積回路を形成する目的で、Nチャネル型トランジスタ及びPチャネル形トランジスタの両方を1つの基板又はエピタキシャル層に形成しても良い。
【0024】
図2A(1)に示すとおり、ゲート誘電層206が基板202の上に形成される。基板202は、図1A−1Bの基板102に関連して述べた如何なる材料を含んでも良い。同様に、ゲート誘電層206は、図1Aの誘電層106に関連して述べた如何なる材料を含んでも良い。基板202の上表面に信頼性の高い(すなわち組成と厚さが均一である)誘電層を提供するのに適した如何なる技術によって、ゲート誘電層206を基板202の酸化物から形成しても良い。本発明の1つの実施形態においては、ゲート誘電層206は、基板202の上表面の一部を消費することによって形成される。1つの実施形態においては、基板202の半導体材料の酸化物を含む酸化層を形成する目的で、基板202の上表面を酸化することによってゲート誘電層206が形成される。1つの特定の実施形態においては、ゲート誘電層206は、酸素、水又はオゾン等の酸化剤の存在下で基板202を所望の厚さの酸化層が形成されるまで加熱することで形成される。1つの特定の実施形態においては、基板202はシリコンを含み、ゲート誘電層206は二酸化シリコン層を含み、二酸化シリコン層の形成は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続処理することによって行なわれる。二酸化シリコン層は、5〜15オングストロームの範囲の厚さで形成される。別の実施形態においては、基板202の半導体材料の酸素窒化物を含む酸素窒化層を形成する目的で、窒素を含むガスの存在下で、基板202の上表面を酸化することによってゲート誘電層206が形成される。1つの特定の実施形態においては、酸素、水又はオゾン等の酸化剤及びアンモニアの存在下で基板202を所望の厚さの酸素窒化物層が形成されるまで加熱することによってゲート誘電層206が形成される。1つの特定の実施形態においては、基板202はシリコンを含み、ゲート誘電層206はシリコン酸窒化物を含み、シリコン酸窒化物層の形成は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続処理することによって行なわれる。シリコン酸窒化物層は、5〜15オングストロームの範囲の厚さで形成される。別の実施形態においては、ゲート誘電層206は、堆積プロセスによって形成される。1つの実施形態においては、堆積プロセスは、化学気相堆積プロセス、原子層堆積プロセス又は物理的気相堆積プロセスを含むグループの中から選択される。
【0025】
図2A(2)に示すとおり、ゲート誘電層206は、2つの別個の誘電層である下側層206A及び上側層206Bを含んでも良い。ゲート誘電層206の下側層206A及び上側層206Bは、図1Bの下側層106A及び上側層106Bに関連して述べた如何なる材料を含んでも良い。本発明の1つの実施形態においては、(上記のとおり)酸化物又は酸素窒化物層を含む下側層206Aを基板202の上に形成した後で、上側層206Bを下側層206Aの上に形成しても良い。上側層206Bは、下側層206Aの上表面に信頼性の高い(すなわち組成と厚さが均一である)誘電層を提供するのに適した如何なる技術によって形成されても良い。1つの実施形態においては、上側層206Bは堆積プロセスによって形成される。1つの実施形態においては、堆積プロセスは、化学気相堆積プロセス、原子層堆積プロセス又は物理的気相堆積プロセスを含むグループの中から選択される。別の実施形態においては、2つの別個の誘電層である下側層206A及び上側層206Bを含むゲート誘電層206は、単一のプロセス工程によって(すなわち基板202を反応チャンバに複数回入れることをせずに単一の反応チャンバにおいて)形成されても良い。1つの実施形態においては、基板202を原子層堆積(ALD)チャンバ内でウォーターパルスにさらすことによって、自然酸化層(すなわち下側層206A)が形成される。次に、ALDチャンバに誘電性先駆物質を連続的に導入することによって、誘電材料の上側層206Bを自然酸化層の上に堆積しても良い。1つの特定の実施形態においては、基板202はシリコンを含み、下側層206Aは、3〜10オングストロームの範囲の厚さを有する二酸化シリコン自然層である。上側層206Bは、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される高誘電率誘電層である。
【0026】
次に、図2Bに示すとおり、ゲート電極208がゲート誘電層206の上に形成されても良い。例証目的として、(図2A(1)に示したとおり)ゲート誘電層206は、単一層膜として描かれているが、図2A(2)に関連して説明したとおり、ゲート誘電層206が2つ以上の層を含んでも良いことは明らかであろう。ゲート電極208は、図1A−1Bの導電領域108に関連して述べた如何なる材料を含んでも良い。ゲート誘電層206に悪影響を与えることなく、ゲート誘電層206の上表面に導電領域を提供するのに適した如何なる技術によって、ゲート電極208は形成されても良い。本発明の1つの実施形態においては、所望の形状及び寸法を有する導電構造を形成する目的で、被覆膜を堆積して、その後に被覆膜をパターニングすることによって、ゲート電極208を形成しても良い。1つの実施形態においては、図2Bに示すとおり、基板202の上表面を露出する目的で、ゲート誘電層206もまた、ゲート電極208のパターニングをしている間にパターニングされても良い。1つの特定の実施形態においては、ゲート誘電層206は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含むウェットケミカルクリーニングプロセス工程を用いてパターニングされても良い。同じく図2Bに示すとおり、ゲート電極保護層216を、ゲート電極208の上に形成しても良い。ゲート電極保護層216は、図1Bのゲート電極保護層116に関連して述べた如何なる材料を含んでも良い。本発明の1つの実施形態においては、ゲート電極保護層216は、ゲート電極208のために使用したパターニングプロセス工程から作り出される。別の実施形態においては、ゲート電極絶縁層216は、化学気相堆積プロセスによって、ゲート電極208上に更なるパターニングをすることによって形成される。
【0027】
図2C(1)に示すとおり、一対の犠牲ゲート絶縁スペーサ222を、ゲート電極208の側壁に隣接して形成しても良い。犠牲ゲート絶縁スペーサ222は、図1Bのゲート絶縁スペーサ118に関連して述べた如何なる材料を含んでも良い。本発明の1つの実施形態においては、犠牲ゲート絶縁スペーサ222は、以下に述べる以後の基板エッチング工程の間、ゲート電極208を保護するために用いられる。このため、別の実施形態によれば、ゲート電極208が基板エッチング工程に対して堅固であれば、一対の犠牲ゲート絶縁スペーサ222は必要としない。一対の犠牲ゲート絶縁スペーサ222は、ゲート電極208の側壁の全面を覆うのに適した如何なる技術によって形成されても良い。1つの実施形態においては、犠牲ゲート絶縁スペーサ222は、被覆誘電膜を堆積して、その後に被覆
誘電膜を異方的にエッチングすることによって形成されても良い。別の実施形態においては、犠牲ゲート絶縁スペーサ222は、酸化プロセスにおいてゲート電極208の一部を消費/不動態化することによって形成される。
【0028】
図2C(1)は、図2C(2)に示した上面から見た図のA−A´断面図である。図示したように、浅トレンチ絶縁領域224及び226が、基板202内に形成されても良い。本発明の1つの実施形態においては、ゲート電極208、及びその下にあるゲート誘電層206を以後の基板エッチング工程の間保持する目的で、浅トレンチ絶縁領域226が設けられる。絶縁されたデバイスには、浅トレンチ絶縁領域224も含まれ、例証の目的で、以後もこの特徴が含まれたものを説明する。しかしながら、入れ子構造について言えば、浅トレンチ絶縁領域224を設ける必要は無く、図2C(2)に示したとおり破線に沿って基板202を延長させても良いことは理解できるであろう。当業者であれば明らかなとおり、浅トレンチ絶縁領域224及び226は通常、誘電層206を形成する前に、基板202内に形成される。例えば、本発明の1つの実施形態においては、浅トレンチ絶縁領域224及び226は、化学気相堆積プロセスによって二酸化シリコン材料等を堆積することによって基板202内に作られたトレンチを誘電材料で満たすことによって形成される。
【0029】
図2D(1)に示すとおり、基板202、ゲート誘電層206、及び浅トレンチ絶縁領域224の直間にトレンチ228を形成する目的で、基板202の一部は取り除かれても良い。ゲート誘電層206、ゲート電極208、犠牲ゲート絶縁スペーサ222及びゲート電極保護層216の一部は、トレンチ228の上に浮いた状態になるが、(図2C(2)に示したとおり、)破線で示したとおり、これらの構造の別の部分は、浅トレンチ絶縁領域226に固定される。トレンチ228は、ドライエッチング又はウェットエッチングプロセス等の、ゲート誘電層206又はゲート電極208に大きな影響を与えることなく基板202の一部を選択的に取り除くのに適した如何なる技術によって形成されても良い。本発明の1つの実施形態によると、トレンチ208を形成する間、ゲート電極保護層216及び犠牲ゲート絶縁スペーサ222はゲート電極208を保護する。1つの実施形態においては、トレンチ228は、NF3、HBr、SF6/Cl又はCl2を含むグループの中から選択されるガスを利用したドライプラズマエッチング工程によって形成される。1つの特定の実施形態においては、図2D(1)に示すとおり、基板202の一部は均一に取り除かれ、トレンチ228は全ての場所において同じ深さを有す。別の実施形態においては、トレンチ228を形成する目的で、NH4OH又はテトラメチルアンモニウム水酸化物水溶液を利用したウェットエッチング工程が用いられる。1つの実施形態においては、これらのウェットエッチングは、基板202の高密度面(すなわちシリコン基板の<111>面)によって妨げられるので、図2D(2)に示すとおり、トレンチ228はテーパ形状を有するであろう。1つの特定の実施形態においては、10〜30%の範囲の濃度であり、摂氏20〜35度の範囲温度であるNH4OH水溶液を、結晶性シリコンを含んだ基板202に当てることで、テーパ形状が55度の表面角度を有するトレンチ228が形成される。しかしながら、例証としては、以後の工程において、図2D(1)に示した均一のトレンチ228を示す。以下に示すとおり、トレンチ228は、基板202から全てのチャネル活動を取り去るのに十分な深さ、及び/又は、異なる半導体材料を含むソース/ドレイン領域を収容するのに十分な深さで形成されても良い。1つの実施形態においては、トレンチ228は、800〜1200オングストロームの範囲の深さで形成される。
【0030】
図2Eに示すとおり、活性領域204は、トレンチ228内において、基板202及びゲート誘電層206の直間に形成される。活性領域204は、図1A−1Bの活性領域104に関連して述べた如何なる材料を含んでも良い。更に、活性領域204は、電荷キャリアドーパント不純物原子を含んでも良い。1つの実施形態においては、活性領域204は、化学量論SixGe1‐x(0≦x≦1)の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域204は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。本発明の1つの実施形態においては、活性領域204は、基板202の半導体材料とは異なる組成を有する半導体材料を含んでおり、誘電層206と適合可能である。
【0031】
活性領域204は、極めて均一な(すなわち、例えば、活性領域204の表面において、106 転位/平方センチメートル未満である低表面欠陥密度の)結晶性層を形成するのに適した如何なる技術によって形成されても良い。1つの実施形態においては、活性領域204は、均一なエピタキシャル層である。他の実施形態においては、活性領域204は傾斜エピタキシャル層であり、傾斜プロセスにより表面欠陥を最小限にすることができる。他の実施形態によれば、基板202の界面における活性領域204の欠陥密度は、108転位/平方センチメートルより大きいが、活性領域204の上表面においては、105転位/平方センチメートル未満となる。1つの実施形態においては、活性領域204は、化学気相エピタキシー、分子線エピタキシー又はレーザーアボリションエピタキシー(laser−abolition epitaxy)を含むグループの中から選択されるプロセスによって堆積される。1つの実施形態においては、活性領域204を堆積する直前にウェットケミカルクリーニングが実行される。1つの特定の実施形態においては、ウェットケミカルクリーニングプロセス工程は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含む。
【0032】
犠牲ゲート絶縁スペーサ222が、トレンチ228を形成する間及び/又は活性領域204を堆積する間、ゲート電極208を保護するために設けられる。図2Fに示すとおり、これらのスペーサは、活性領域204を堆積した後に取り除いても良い。本発明の1つの実施形態においては、以下に示す先端部埋め込み工程を最適化する目的で、犠牲ゲート絶縁スペーサ222は取り除かれる。1つの実施形態においては、ゲート電極208の側壁を露出する目的で、犠牲ゲート絶縁スペーサ222は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含むウェットケミカルクリーニングプロセス工程によって取り除かれる。
【0033】
図2Gに示すとおり、一対の先端拡張部212は、活性領域204に電荷キャリアドーパント不純物原子を埋め込むことによって形成されても良い。一対の先端拡張部212は、図1Bの一対の先端拡張部112に関連して述べた如何なる電荷キャリアドーパント不純物原子から形成されても良い。本発明の1つの実施形態においては、ゲート電極208は、活性領域204の一部をマスクする役目を果たしており、これにより、自己整合された先端拡張部212が形成される。図2Gに示すとおり、ゲート電極208に先端拡張部212を自己整合させることによって、チャネル領域214を、ゲート電極208及びゲート誘電層206の下にある活性領域204の一部に形成しても良い。1つの実施形態においては、一対の先端拡張部212を形成するために埋め込まれた電荷キャリアドーパント不純物原子は、チャネル領域214と反対の導電性を有しても良い。1つの特定の実施形態においては、5〜30ナノメートルの範囲の深さの、1E20原子/立法センチメートル〜1E21原子/立法センチメートルの範囲のドーパント濃度を形成する目的で、5E14原子/平方センチメートル〜5E15原子/平方センチメートルの範囲の用量の、0.2keV〜10keVの範囲のエネルギーを有する電荷キャリアドーパント不純物原子を埋め込むことによって、一対の先端拡張部212が形成される。一対の先端拡張部212を形成する目的で、電荷キャリアドーパント不純物原子が埋め込まれた活性領域204を活性化するのに適した如何なるアニール技術を用いても良い。本発明の1つの実施形態においては、一対の先端拡張部212の電荷キャリアドーパント不純物原子を、活性領域204の原子格子に置換的に組み込むために使用されるアニール技術は、熱アニール、レーザーアニール、又はフラッシュアニールを含むグループの中から選択される。
【0034】
次に、一対のゲート絶縁スペーサが形成される。1つの実施形態においては、図2Hに示すとおり、誘電材料層230が化学気相堆積プロセスによって堆積され、誘電材料層230は、ゲート電極208の側壁及び活性領域204の上表面を絶縁保護する。誘電材料層230は、図1Bの一対のゲート絶縁スペーサ118に関連して述べた如何なる材料を含んでも良い。誘電材料層230は、一対のゲート絶縁スペーサの最終的な幅を決定するために選択された厚さで堆積されても良い。
【0035】
図2Iに示すとおり、一対のゲート絶縁スペーサ218は、異方性エッチングプロセスによって誘電材料層230から形成されても良い。1つの実施形態においては、誘電材料層230は、遠隔プラズマエッチング又は反応イオンエッチングプロセスによってドライエッチングされる。別の実施形態においては、誘電材料層230は、一対のゲート絶縁スペーサ218を形成する目的で、一般式CxFy(x及びyは自然数)のフッ化炭素を含む垂直ドライエッチングプロセス又はプラズマエッチングプロセスを用いることによってパターニングされる。一対のゲート絶縁スペーサ218は、活性領域204の上表面に設けられても良く、活性領域204の上表面において、誘電材料層230の元々の厚さと略等しい幅を有しても良い。本発明の1つの実施形態においては、図2Iに示すとおり、一対のゲート絶縁スペーサ218は、一対の先端拡張部212の上に設けられる。1つの実施形態においては、一対のゲート絶縁スペーサ218は、ゲート誘電層206を密閉する目的で、ゲート電極208及び活性領域204の上表面に対する密閉シーリングを形成する。
【0036】
図2Iに関連して説明した構造は、その後に、MOS−FETの形成を完成させる目的で、活性領域204内に一対のソース/ドレイン領域を形成するための埋め込み工程、及びケイ素化工程等の通常のプロセス工程を経ても良い。別の形態として、ひずみ誘発ソース/ドレイン領域が活性領域204内に形成されても良い。図2Jに示すとおり、一対のエッチング領域240が活性領域204内に形成され、一対のゲート絶縁スペーサ218の外側表面に整合して設けられる。これにより、一対のゲート絶縁スペーサ218の下に、保護された一対の先端拡張部212の一部が残る。1つの実施形態においては、ゲート電極保護層216は、エッチング領域240を形成する間、ゲート電極212を保護する。本発明の1つの実施形態においては、エッチング領域240は、基板202が露出しないよう、600〜1100オングストロームの範囲の深さで形成される。1つの特定の実施形態においては、活性領域204の一部は、等方的に取り除かれる。これにより、図2Jに示すとおり、湾曲を有するエッチング領域240が残る。別の実施形態においては、エッチング領域240を形成する目的で、NH4OH又はテトラメチルアンモニウム水酸化物水溶液を利用したウェットエッチング工程が用いられる。1つの実施形態においては、これらのウェットエッチングは、活性領域204の高密度面によって妨げられるので、エッチング領域240はテーパ形状となるであろう。しかしながら、例証としては、以後の工程において、図2Jの湾曲したエッチング領域240を示す。
【0037】
結晶性半導体材料のエッチング部分に形成されたひずみ誘発ソース/ドレイン領域は、結晶性半導体材料のチャネル領域に一軸性ひずみを与えることができる。同様に、結晶性半導体材料は、ひずみ誘発ソース/ドレイン領域に一軸性ひずみを与えることができる。1つの実施形態においては、ひずみ誘発ソース/ドレイン領域の格子定数は、結晶性半導体材料の格子定数より小さく、ひずみ誘発ソース/ドレイン領域は、結晶性半導体材料に引張一軸性ひずみを与える。同時に、結晶性半導体材料は、ひずみ誘発ソース/ドレイン領域に引張ひずみを与える。従って、結晶性半導体材料のエッチング部分を満たすひずみ誘発ソース/ドレイン領域の格子定数が、結晶性半導体材料の格子定数より小さいときには、ひずみ誘発ソース/ドレイン領域の格子形成原子は通常の休止状態から引き離される(すなわち引張ひずみがかかる)。故に、格子形成原子は緩和しようとするのであるが、結晶性半導体材料には引張ひずみが生じる。別の実施形態においては、ひずみ誘発ソース/ドレイン領域の格子定数が、結晶性半導体材料の格子定数よりも大きく、ひずみ誘発ソース/ドレイン領域は、結晶性半導体材料に圧縮一軸性ひずみを与える。同時に、結晶性半導体材料は、ひずみ誘発ソース/ドレイン領域に圧縮ひずみを与える。従って、結晶性半導体材料のエッチング部分を満たすひずみ誘発ソース/ドレイン領域の格子定数が、結晶性半導体材料の格子定数より大きいときには、ひずみ誘発ソース/ドレイン領域の格子形成原子は、通常の休止状態から互いに押し付けられる(すなわち圧縮ひずみがかかる)。故に、格子形成原子は緩和しようとするのであるが、結晶性半導体材料には圧縮ひずみが生じる。
【0038】
従って、図2Kに示すとおり、一対のソース/ドレイン領域220がエッチング領域240に形成される。一対のソース/ドレイン領域220は、図1Bの一対のソース/ドレイン領域120に関連して述べた如何なる材料を含んでも良い。更に、本発明の1つの実施形態においては、一対のソース/ドレイン領域220は、活性領域204の半導体材料の組成とは異なる組成を有しており、チャネル領域214に一軸性ひずみを与える。一対のソース/ドレイン領域220は、極めて均一な(すなわち、例えば、一対のソース/ドレイン領域220の表面において、106転位/平方センチメートル未満である低表面欠陥密度の)結晶性層を形成するのに適した如何なる技術によって形成されても良い。1つの実施形態においては、一対のソース/ドレイン領域220は、均一のエピタキシャル層を含む。別の実施形態においては、一対のソース/ドレイン領域220は、傾斜エピタキシャル層を含み、傾斜プロセスにより表面欠陥を最小限にすることができる。1つの実施形態においては、一対のソース/ドレイン領域220は、化学気相エピタキシー、分子線エピタキシー又はレーザーアボリションエピタキシー(laser−abolition epitaxy)を含むグループの中から選択されるプロセスによって堆積される。1つの実施形態においては、一対のソース/ドレイン領域220を堆積する直前にウェットケミカルクリーニングが実行される。1つの特定の実施形態においては、ウェットケミカルクリーニングプロセス工程は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含む。一対のソース/ドレイン領域220は、電荷キャリアドーパント不純物原子を含んでも良い。1つの実施形態においては、一対のソース/ドレイン領域220は、化学量論SixGe1‐x(0≦x≦1)の結晶性シリコン・ゲルマニウム領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、一対のソース/ドレイン領域220は、III−V族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。一対のソース/ドレイン領域220(すなわちin situ)の形成、又はポストイオン埋め込み工程と同時に、電荷キャリアドーパント不純物原子は、一対のソース/ドレイン領域220に組み込まれても良い。
【0039】
図2Kに関連して説明した構造は、その後に、MOS−FETの形成を完成させる目的で、ケイ素化工程等の通常のプロセス工程を経ても良い。他の形態として、一対のソース/ドレイン領域220を形成した後で、置換ゲートプロセス体系に適応したプロセス工程を実行しても良い。本発明の1つの実施形態においては、図2Lに示すとおり、層間誘電層250(二酸化シリコン層等)が、一対のソース/ドレイン領域220、浅トレンチ絶縁領域224、一対のゲート絶縁スペーサ218及びゲート電極保護層216及び/又はゲート電極208の上に形成される。次に、層間誘電層250は研磨され、図2Mに示すとおり、ゲート電極208を露出する目的で、化学機械研磨工程によってゲート電極保護層216が取り除かれる。1つの実施形態においては、ゲート電極保護層216は、研磨阻止層としての役目を果たしており、ゲート電極208の上表面を露出する目的で、ゲート電極保護層216を取り除くべく、ウェットエッチングプロセスがその後に用いられる。
【0040】
図2Nに示すとおり、ゲート電極208を取り除いて、代替ゲート電極260で置き換えても良い。本発明の1つの実施形態においては、代替ゲート電極260は、図1A−1Bの導電領域108に関連して述べた如何なる材料を含んでも良い。更に、ゲート電極208を取り除いた後であり、代替ゲート電極260で置き換える前に、追加誘電層270をゲート誘電層206に追加しても良い。本発明の1つの実施形態においては、追加誘電層270は、図1Bの上側層106Bに関連して述べた如何なる材料を含んでも良い。追加誘電層260は、原子層堆積プロセス又は化学気相堆積プロセスによって形成されても良く、このため、図2Nに示すとおり、一対のゲート絶縁スペーサ218の内壁上に形成されても良い。
【0041】
従って、図2Nに示すとおり、ゲート誘電層に適合可能な活性領域を含むプレーナ型MOS−FETが形成されても良い。プレーナ形MOS−FETはN型半導体デバイス又はP型半導体デバイスであっても良く、当技術分野で知られた従来のプロセス処理によって、集積回路に組み込まれても良い。通常の集積回路から分かるとおり、CMOS集積回路を形成する目的で、Nチャネル型トランジスタ及びPチャネル形トランジスタの両方を1つの基板又はエピタキシャル層に形成しても良い。
【0042】
本発明は、ゲート誘電層に適合可能な活性領域を含んだプレーナ型MOS−FETの形成には限定されない。例えば、トライゲートデバイス等の立体構造を有するデバイスも、上記プロセスから恩恵を受けることができる。本発明に係わる1つの実施形態例として、図3A−3Cに、誘電層に適合可能な活性領域を有するトライゲートMOS−FETの構造を示す断面図を示す。
【0043】
図3Aに示すとおり、単一基板トライゲートMOS−FET300の基体が形成される。トライゲートMOS−FET300は、立体基板302を含む。立体基板302は、図1A−1Bの基板102に関連して述べた如何なる材料から形成されても良い。ゲート誘電層306は、立体基板302の周りに形成される。ゲート誘電層306は、図1A−1Bの誘電層106、下側層106A及び上側層106Bに関連して説明した如何なる材料から形成しても良い。ゲート電極308は、ゲート誘電層306の上に形成される。ゲート電極308は、図1A−1Bの導電領域108で関連して述べた如何なる材料から形成しても良い。ゲート誘電層306及びゲート電極308は一対のゲート絶縁スペーサ318によって保護されても良い。
【0044】
図3Bに示すとおり、立体基板302の一部は、トレンチ328を形成すべく取り除かれても良い。トレンチ328は、図2D(1)及び2D(2)のトレンチ228の形成に関連して述べた如何なる技術によって形成されても良い。図3Cに示すとおり、立体活性領域304は、トレンチ328内及び立体基板302の残された部分上に選択的に形成される。以上、ゲート誘電層と適合可能な活性領域を含むトライゲートMOS−FETデバイスを形成する方法を説明してきた。トライゲートMOS−FETは、当技術分野で知られた従来のプロセス処理によって、集積回路に組み込まれても良い。
【0045】
以上、活性領域と、適合可能な誘電層とを有する半導体構造を形成する方法を説明してきた。1つの実施形態においては、半導体構造は、第1の半導体材料の酸化物を含む誘電層を有しており、誘電層と第1の半導体材料との間に第2の(組成的に異なった)半導体材料が形成される。別の実施形態においては、第2の半導体材料の格子構造に一軸性ひずみを与える目的で、第2の半導体材料の一部は、第3の半導体材料に置き換えられる。
【特許請求の範囲】
【請求項1】
第1の半導体材料を含む基板と、
前記基板の上に設けられる活性領域と、
前記活性領域の直上に設けられる誘電層とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、
前記誘電層は、前記活性領域の直上に、前記第1の半導体材料の酸化層を含む半導体構造。
【請求項2】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項1に記載の半導体構造。
【請求項3】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項2に記載の半導体構造。
【請求項4】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項1に記載の半導体構造。
【請求項5】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項4に記載の半導体構造。
【請求項6】
前記誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項1に記載の半導体構造。
【請求項7】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項6に記載の半導体構造。
【請求項8】
第1の半導体材料を含む基板と、
前記基板の上に設けられる活性領域と、
前記活性領域の直上に設けられるゲート誘電層と、
前記ゲート誘電層の上に設けられるゲート電極と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサと、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、
前記ゲート誘電層は、前記活性領域の直上に、前記第1の半導体材料の酸化層を含む半導体デバイス。
【請求項9】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項8に記載の半導体デバイス。
【請求項10】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項9に記載の半導体デバイス。
【請求項11】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項8に記載の半導体デバイス。
【請求項12】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項11に記載の半導体デバイス。
【請求項13】
前記誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項8に記載の半導体デバイス。
【請求項14】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項13に記載の半導体デバイス。
【請求項15】
前記一対のソース/ドレイン領域は、第3の半導体材料を含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる請求項8に記載の半導体デバイス。
【請求項16】
第1の半導体材料を含む基板と、
前記基板の上に設けられる活性領域と、
前記活性領域の直上に設けられるゲート誘電層と、
前記ゲート誘電層の上に設けられるゲート電極と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサと、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、
前記一対のソース/ドレイン領域は、第3の半導体材料を含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる半導体デバイス。
【請求項17】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項16に記載の半導体デバイス。
【請求項18】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項17に記載の半導体デバイス。
【請求項19】
前記ゲート誘電層は、二酸化シリコン、シリコン酸窒化物、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される材料を含む請求項16に記載の半導体デバイス。
【請求項20】
第1の半導体材料を含む基板を形成する工程と、
前記基板の上に誘電層を形成する工程と、
前記基板の一部を取り除き、前記誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程とを備え、
前記誘電層は、前記基板の直上に、前記第1の半導体材料の酸化層を含み、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成される半導体構造製造方法。
【請求項21】
前記誘電層を形成する工程は、所望の厚さの前記酸化層が形成されるまで、酸化剤の存在下で前記基板を加熱する工程を含む請求項20に記載の方法。
【請求項22】
前記基板は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、前記基板を加熱する工程は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続して実行され、前記酸化層は、5〜15オングストロームの範囲の厚さで形成される請求項21に記載の方法。
【請求項23】
前記酸化層を形成する工程の後に、前記酸化層の上に高誘電率誘電材料の層を形成する工程を更に備え、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項22に記載の方法。
【請求項24】
前記誘電層を形成する工程は、ALD反応チャンバ内で、二酸化シリコン自然層の上に、高誘電率誘電材料の層を形成する工程を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択され、
前記二酸化シリコン自然層は、3〜10オングストロームの範囲の厚さを有す請求項20に記載の方法。
【請求項25】
前記第1の半導体材料は、シリコン原子の原子濃度が97%より大きいシリコンを含み、前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項20に記載の方法。
【請求項26】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含み、
前記第1の半導体材料は、シリコンを含み、前記グループの中から選択される前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層である請求項20に記載の方法。
【請求項27】
前記誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項20に記載の方法。
【請求項28】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項27に記載の方法。
【請求項29】
第1の半導体材料を含む基板を形成する工程と、
前記基板の上にゲート誘電層を形成する工程と、
前記ゲート誘電層の上にゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記基板の一部を取り除き、前記ゲート誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部を形成する工程と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサを形成する工程と、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域を形成する工程とを備え、
前記誘電層は、前記基板の直上に、前記第1の半導体材料の酸化層を含み、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成される半導体デバイス製造方法。
【請求項30】
前記誘電層を形成する工程は、所望の厚さの前記酸化層が形成されるまで、酸化剤の存在下で前記基板を加熱する工程を含む請求項29に記載の方法。
【請求項31】
前記基板は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、前記基板を加熱する工程は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続して実行され、前記酸化層は、5〜15オングストロームの範囲の厚さで形成される請求項30に記載の方法。
【請求項32】
前記酸化層を形成する工程の後に、前記酸化層の上に高誘電率誘電材料の層を形成する工程を更に備え、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項31に記載の方法。
【請求項33】
前記誘電層を形成する工程は、ALD反応チャンバ内で、二酸化シリコン自然層の上に、高誘電率誘電材料の層を形成する工程を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択され、前記二酸化シリコン自然層は、3〜10オングストロームの範囲の厚さを有す請求項29に記載の方法。
【請求項34】
前記一対のソース/ドレイン領域を形成する工程は、前記活性領域の一部を取り除き、前記活性領域内に一対のトレンチを形成する工程と、前記一対のトレンチ内に第3の半導体材料を形成する工程とを含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる請求項29に記載の方法。
【請求項35】
前記一対のソース/ドレイン領域を形成する工程の後に、前記一対のソース/ドレイン領域の上であり、前記一対のゲート絶縁スペーサの上であり、且つ前記ゲート電極の上に層間誘電層を形成する工程と、
前記層間誘電層を研磨して、前記ゲート電極の上表面を露出させる工程と、
前記ゲート電極を取り除いて、前記一対のゲート絶縁スペーサ間にトレンチを提供する工程と、
前記トレンチ内に金属層を形成して、金属ゲート電極を生成する工程とを更に備える請求項29に記載の方法。
【請求項36】
前記ゲート電極を取り除く工程の後で、前記金属ゲート電極を形成する工程の前に、前記ゲート誘電層の直上に高誘電率誘電材料の層を形成する工程を更に備える請求項35に記載の方法。
【請求項37】
前記基板の一部を取り除く工程の前に、前記ゲート電極の側壁に隣接して一対の犠牲ゲート絶縁スペーサを形成する工程と、
前記ゲート電極のそれぞれの側に前記一対の先端拡張部を形成する工程の前に、前記一対の犠牲ゲート絶縁スペーサを取り除く工程とを更に備える請求項29に記載の方法。
【請求項38】
前記第1の半導体材料は、シリコン原子の原子濃度が97%より大きいシリコンを含み、前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項29に記載の方法。
【請求項39】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含み、
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項29に記載の方法。
【請求項40】
前記ゲート誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項29に記載の方法。
【請求項41】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項40に記載の方法。
【請求項42】
第1の半導体材料を含む基板を形成する工程と、
前記基板の上にゲート誘電層を形成する工程と、
前記ゲート誘電層の上にゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記基板の一部を取り除き、前記ゲート誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部を形成する工程と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサを形成する工程と、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域を形成する工程とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成され、
前記一対のソース/ドレイン領域は、第3の半導体材料を含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる半導体デバイス製造方法。
【請求項43】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項42に記載の方法。
【請求項44】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項43に記載の方法。
【請求項45】
前記ゲート誘電層は、二酸化シリコン、シリコン酸窒化物、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される材料を含む請求項42に記載の方法。
【請求項1】
第1の半導体材料を含む基板と、
前記基板の上に設けられる活性領域と、
前記活性領域の直上に設けられる誘電層とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、
前記誘電層は、前記活性領域の直上に、前記第1の半導体材料の酸化層を含む半導体構造。
【請求項2】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項1に記載の半導体構造。
【請求項3】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項2に記載の半導体構造。
【請求項4】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項1に記載の半導体構造。
【請求項5】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項4に記載の半導体構造。
【請求項6】
前記誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項1に記載の半導体構造。
【請求項7】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項6に記載の半導体構造。
【請求項8】
第1の半導体材料を含む基板と、
前記基板の上に設けられる活性領域と、
前記活性領域の直上に設けられるゲート誘電層と、
前記ゲート誘電層の上に設けられるゲート電極と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサと、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、
前記ゲート誘電層は、前記活性領域の直上に、前記第1の半導体材料の酸化層を含む半導体デバイス。
【請求項9】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項8に記載の半導体デバイス。
【請求項10】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項9に記載の半導体デバイス。
【請求項11】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項8に記載の半導体デバイス。
【請求項12】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項11に記載の半導体デバイス。
【請求項13】
前記誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項8に記載の半導体デバイス。
【請求項14】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項13に記載の半導体デバイス。
【請求項15】
前記一対のソース/ドレイン領域は、第3の半導体材料を含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる請求項8に記載の半導体デバイス。
【請求項16】
第1の半導体材料を含む基板と、
前記基板の上に設けられる活性領域と、
前記活性領域の直上に設けられるゲート誘電層と、
前記ゲート誘電層の上に設けられるゲート電極と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサと、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、
前記一対のソース/ドレイン領域は、第3の半導体材料を含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる半導体デバイス。
【請求項17】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項16に記載の半導体デバイス。
【請求項18】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項17に記載の半導体デバイス。
【請求項19】
前記ゲート誘電層は、二酸化シリコン、シリコン酸窒化物、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される材料を含む請求項16に記載の半導体デバイス。
【請求項20】
第1の半導体材料を含む基板を形成する工程と、
前記基板の上に誘電層を形成する工程と、
前記基板の一部を取り除き、前記誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程とを備え、
前記誘電層は、前記基板の直上に、前記第1の半導体材料の酸化層を含み、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成される半導体構造製造方法。
【請求項21】
前記誘電層を形成する工程は、所望の厚さの前記酸化層が形成されるまで、酸化剤の存在下で前記基板を加熱する工程を含む請求項20に記載の方法。
【請求項22】
前記基板は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、前記基板を加熱する工程は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続して実行され、前記酸化層は、5〜15オングストロームの範囲の厚さで形成される請求項21に記載の方法。
【請求項23】
前記酸化層を形成する工程の後に、前記酸化層の上に高誘電率誘電材料の層を形成する工程を更に備え、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項22に記載の方法。
【請求項24】
前記誘電層を形成する工程は、ALD反応チャンバ内で、二酸化シリコン自然層の上に、高誘電率誘電材料の層を形成する工程を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択され、
前記二酸化シリコン自然層は、3〜10オングストロームの範囲の厚さを有す請求項20に記載の方法。
【請求項25】
前記第1の半導体材料は、シリコン原子の原子濃度が97%より大きいシリコンを含み、前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項20に記載の方法。
【請求項26】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含み、
前記第1の半導体材料は、シリコンを含み、前記グループの中から選択される前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層である請求項20に記載の方法。
【請求項27】
前記誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項20に記載の方法。
【請求項28】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項27に記載の方法。
【請求項29】
第1の半導体材料を含む基板を形成する工程と、
前記基板の上にゲート誘電層を形成する工程と、
前記ゲート誘電層の上にゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記基板の一部を取り除き、前記ゲート誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部を形成する工程と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサを形成する工程と、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域を形成する工程とを備え、
前記誘電層は、前記基板の直上に、前記第1の半導体材料の酸化層を含み、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成される半導体デバイス製造方法。
【請求項30】
前記誘電層を形成する工程は、所望の厚さの前記酸化層が形成されるまで、酸化剤の存在下で前記基板を加熱する工程を含む請求項29に記載の方法。
【請求項31】
前記基板は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、前記基板を加熱する工程は、摂氏600〜800度の温度範囲で、1分〜1時間の範囲で継続して実行され、前記酸化層は、5〜15オングストロームの範囲の厚さで形成される請求項30に記載の方法。
【請求項32】
前記酸化層を形成する工程の後に、前記酸化層の上に高誘電率誘電材料の層を形成する工程を更に備え、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項31に記載の方法。
【請求項33】
前記誘電層を形成する工程は、ALD反応チャンバ内で、二酸化シリコン自然層の上に、高誘電率誘電材料の層を形成する工程を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択され、前記二酸化シリコン自然層は、3〜10オングストロームの範囲の厚さを有す請求項29に記載の方法。
【請求項34】
前記一対のソース/ドレイン領域を形成する工程は、前記活性領域の一部を取り除き、前記活性領域内に一対のトレンチを形成する工程と、前記一対のトレンチ内に第3の半導体材料を形成する工程とを含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる請求項29に記載の方法。
【請求項35】
前記一対のソース/ドレイン領域を形成する工程の後に、前記一対のソース/ドレイン領域の上であり、前記一対のゲート絶縁スペーサの上であり、且つ前記ゲート電極の上に層間誘電層を形成する工程と、
前記層間誘電層を研磨して、前記ゲート電極の上表面を露出させる工程と、
前記ゲート電極を取り除いて、前記一対のゲート絶縁スペーサ間にトレンチを提供する工程と、
前記トレンチ内に金属層を形成して、金属ゲート電極を生成する工程とを更に備える請求項29に記載の方法。
【請求項36】
前記ゲート電極を取り除く工程の後で、前記金属ゲート電極を形成する工程の前に、前記ゲート誘電層の直上に高誘電率誘電材料の層を形成する工程を更に備える請求項35に記載の方法。
【請求項37】
前記基板の一部を取り除く工程の前に、前記ゲート電極の側壁に隣接して一対の犠牲ゲート絶縁スペーサを形成する工程と、
前記ゲート電極のそれぞれの側に前記一対の先端拡張部を形成する工程の前に、前記一対の犠牲ゲート絶縁スペーサを取り除く工程とを更に備える請求項29に記載の方法。
【請求項38】
前記第1の半導体材料は、シリコン原子の原子濃度が97%より大きいシリコンを含み、前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項29に記載の方法。
【請求項39】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含み、
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択される請求項29に記載の方法。
【請求項40】
前記ゲート誘電層は更に、前記第1の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項29に記載の方法。
【請求項41】
前記第1の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項40に記載の方法。
【請求項42】
第1の半導体材料を含む基板を形成する工程と、
前記基板の上にゲート誘電層を形成する工程と、
前記ゲート誘電層の上にゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記基板の一部を取り除き、前記ゲート誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部を形成する工程と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサを形成する工程と、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース/ドレイン領域を形成する工程とを備え、
前記活性領域は、第2の半導体材料を含み、前記第2の半導体材料の組成は、前記第1の半導体材料の組成とは異なり、前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成され、
前記一対のソース/ドレイン領域は、第3の半導体材料を含み、前記第3の半導体材料の組成は、前記第2の半導体材料の組成とは異なる半導体デバイス製造方法。
【請求項43】
前記第1の半導体材料のシリコン原子の原子濃度は97%より大きい、請求項42に記載の方法。
【請求項44】
前記第2の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が5%より大きいシリコン・ゲルマニウムを含むグループの中から選択される材料を含む請求項43に記載の方法。
【請求項45】
前記ゲート誘電層は、二酸化シリコン、シリコン酸窒化物、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される材料を含む請求項42に記載の方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図3A】
【図3B】
【図3C】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図3A】
【図3B】
【図3C】
【公表番号】特表2010−501122(P2010−501122A)
【公表日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願番号】特願2009−524824(P2009−524824)
【出願日】平成19年9月18日(2007.9.18)
【国際出願番号】PCT/US2007/078791
【国際公開番号】WO2008/036681
【国際公開日】平成20年3月27日(2008.3.27)
【出願人】(591003943)インテル・コーポレーション (1,101)
【Fターム(参考)】
【公表日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願日】平成19年9月18日(2007.9.18)
【国際出願番号】PCT/US2007/078791
【国際公開番号】WO2008/036681
【国際公開日】平成20年3月27日(2008.3.27)
【出願人】(591003943)インテル・コーポレーション (1,101)
【Fターム(参考)】
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