【課題】 しきい値電圧のばらつきのないノーマリーオフ動作の窒化物半導体素子を提供する。

【解決手段】 窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層の上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、前記第２の半導体層の上の前記第１の領域の両端に隣接する第２、第３の領域にそれぞれ設けられたノンドープまたはｎ型の窒化物半導体からなる第３の半導体層と、前記第３の半導体層の上にそれぞれ設けられ、前記第３の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第４の半導体層と、を備え、前記第２の半導体層の膜厚は、第１の領域および第２、第３の領域において均一であることを特徴とする窒化物半導体素子を提供する。 （もっと読む）

【課題】チャネル層に応力が付加され、かつ高信頼なＭＯＳＦＥＴを実現する。
【解決手段】半導体基板と、前記半導体基板の表面に対向して設けられ、単結晶または多結晶構造を有する一対のソース・ドレイン電極と、前記ソース・ドレイン電極の間の前記半導体基板の表面に形成された単結晶チャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース・ドレイン電極の上部に形成された金属化合物層と、前記ソース・ドレイン電極の下部に位置し、前記ソース・ドレイン電極を構成する物質の固有の格子間隔とは異なる格子間隔を保持した結晶構造を有する応力付与層と、前記応力付与層の下部に位置する第１の絶縁層とを具備する。 （もっと読む）

結晶半導体基板上に代替材料のエリアを形成する方法、並びにこの方法により形成された構造。このような代替材料のエリアは、ＭＯＳＦＥＴ又は電子デバイス若しくは光電子デバイスにおける活性エリアとしての使用に適している。
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ダイまたはチップの基板（１１）内のドレイン電極（１７）の上方に形成されたドープシリコンブロックまたは島は、チャネル（２１、２３、２５）の所望の長さに対応する高さを有する。ソース電極（２７）がシリコン島の上方に形成され、上方からのコンタクト（４１）が可能となる。上方からのコンタクト（４３）もＬ字型のコントロールゲート（３３、３５）および表面下のドレインとなされる。作られる縦型トランジスタに対し、ソース、ゲートおよびドレイン用の水平方向のコンタクトのアレイが形成される。ゲートとチャネルとの間の層（２９）内にナノ結晶（３１）を組込んだ場合、不揮発性フローティングゲートトランジスタが形成され得る。ナノ結晶層がなければ、ＭＯＳまたはＣＭＯＳトランジスタが形成される。
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【課題】埋設されたＳｉＧｅ層を有し、そのＳｉＧｅ層の浅い部分がＰＦＥＴチャネルに近く、ＳｉＧｅ層の深い部分がＰＦＥＴチャネルからさらに離れているＰＦＥＴを含むデバイスと、その製造方法を提供する。
【解決手段】ＳｉＧｅ層はテーパーされているチャネル方向に面する側面に境界を有している。このような形状によって、ＰＦＥＴチャネルは実質的に拡張接合特性を劣化させる必要なく、大きい圧縮応力を受けることができる。テーパーされたＳｉＧｅ境界は複数のディスクリートなステップとして構成される。例えば２、３以上のディスクリートなステップが形成される。 （もっと読む）

【課題】主としてチャネル方向のみに引っ張り歪あるいは圧縮歪を有する半導体装置およびその製造方法を提供することにある。
【解決手段】半導体基板１上には、ゲート絶縁膜２１を介してゲート電極２２ｎ、２２ｐが形成されている。ゲート電極２２ｎ、２２ｐ下におけるチャネル形成領域を挟むように、半導体基板１とは格子間隔の異なる材料の半導体層４，５が半導体基板１に埋め込まれて形成されている。ゲート電極２２ｎ、２２ｐの両側における半導体基板１および前記半導体層４，５上には、ソース・ドレイン層２６ｎ，２６ｐが形成されている。 （もっと読む）

【課題】プレーナＭＯＳＦＥＴとの集積が容易なＦＩＮＦＥＴを提供する。
【解決手段】半導体装置は、トレンチが形成された半導体基板と、トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなるソース領域及びドレイン領域と、トレンチ内に埋め込まれ、且つ上記ソース領域と上記ドレイン領域との間に設けられた半導体ＦＩＮと、半導体ＦＩＮの側面から上面に亘って設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、トレンチ内に設けられ、ソース領域及びドレイン領域を囲む第１の絶縁膜とを備えている。
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【課題】
【解決手段】比較的高濃度の置換型ドーパントを含むＳｉ含有膜を製造する方法は、トリシランおよびドーパント前駆体を用いる化学気相成長法を含む。２．４原子％以上の置換型炭素を含む結晶性シリコン膜を含む、極めて高濃度の置換型の取込みを得ることが可能である。置換的にドーピングされたＳｉ含有膜を、堆積中にエッチャントガスを導入することによって、混合基板の結晶性表面上に選択的に堆積することが可能である。 （もっと読む）

【課題】 歪みＳＯＩ基板上に形成したｐチャネルＭＯＳトランジスタにおいて、チャネル領域に効率よく引張り応力を印加する。
【解決手段】 下層に無歪みＳｉＧｅ混晶層を有する歪みＳｉチャネル層上にｐチャネルＭＯＳトランジスタを形成する際に、チャネル領域の両側に、無歪みＳｉＧｅ混晶層からエピタキシャルにＳｉＧｅ混晶領域を成長させ、前記歪みＳｉチャネル層をかかるＳｉＧｅ混晶層領域に格子整合させることにより、歪みＳｉチャネル層中における応力緩和を阻止し、効率的な応力印加を実現する。 （もっと読む）

【課題】ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
【解決手段】半導体基板１上にゲート絶縁膜を介してゲート電極４を形成する工程と、前記ゲート電極４の側壁にゲート電極サイドウォール６を形成する工程と、前記ゲート電極サイドウォール６の両側にソース・ドレイン２、３を形成する工程とを有するＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレイン２、３のｐｎ接合領域に重なる絶縁体７を形成する工程を有することを特徴とする。 （もっと読む）

【課題】ゲート長が微細化された場合でも、ショートチャネル効果によるしきい値電圧のロールオフの抑制と、ゲートコーナー部におけるチャネルの高抵抗化の抑制とを両立させる。
【解決手段】ゲート絶縁膜１７を介してゲート電極１９と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、チャネル形成領域に各々接し互いに離れて形成されているソース・ドレイン領域１０と、を有する。チャネル形成領域とゲート絶縁膜１７との界面を深さの基準面としたときに、ソース領域（ソース・ドレイン領域１０）とチャネル層との接続箇所に最も近いソース領域の基板深部側の端部Ａにおいて、ソース領域とチャネル形成領域との間に形成されている空乏層とソース領域内の空間電荷の中性領域とが成す界面が、基準面からチャネル層の最大深さの２倍までの深さ範囲内に位置する。
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リセス型ソース／ドレインを有するトランジスタをシリコンオンインシュレータ（ＳＯＩ）ウェハ（１０１）に形成する方法では、絶縁分離構造（１１０）をＳＯＩウェハの活性層に、絶縁分離構造が好適には活性層を貫通してウェハのＢＯＸ層（１０４）に達するまで延びるように形成する。活性層の上側部分を除去してトランジスタチャネル構造を形成する。ゲート誘電体（１２０）をチャネル構造（１４３，１４５）の上に形成し、そしてゲート構造（１４０）をゲート誘電体の上に形成する。ゲート誘電体、チャネル構造、及びＢＯＸ層の露出部分を全てエッチングし、次にソース／ドレイン構造（１６０）を、基板バルク（１０２）の露出部分からエピタキシャル成長させる。絶縁分離構造及びＢＯＸ層は共に、酸化シリコンにより主として構成され、そして絶縁分離構造の膜厚は、ＢＯＸ層の絶縁分離部分がエッチングされることがないような厚さである。 （もっと読む）

【課題】接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させる。
【解決手段】本発明に係る半導体素子及びその製造方法は、ソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうち他の一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられる。 （もっと読む）

【課題】ソース・ドレイン領域におけるシリコン基板をエッチングする際にゲート電極の上部が併せてエッチングされることを防止し得る半導体装置の製造方法を得る。
【解決手段】ＳＴＩ分離膜２の材質、サイドウォールスペーサ９の材質、及びキャップ膜８の材質は除去されず、シリコン基板１の材質及びゲート電極７の材質は除去される条件下で、エッチングを行う。これにより、ゲート構造５０及びサイドウォールスペーサ９によって覆われずに露出している部分のシリコン基板１のみが選択的に除去され、その部分におけるシリコン基板１の上面内にリセス１１が形成される。ゲート電極７の上面はキャップ膜８によって覆われているため、かかるエッチングによってはゲート電極７は除去されない。 （もっと読む）

【課題】素子の微細化が可能でスイッチング性能の高い立体構造を有する電界効果型トランジスタである半導体素子を提供する。
【解決手段】ソース領域と、前記ソース領域の上部に配置された半導体機能層と及び、前記半導体機能層の上部に配置されたドレイン領域とを備え、前記半導体機能層は、前記ソース領域に対してほぼ垂直に配列した、複数の柱状あるいは円筒状の半導体物質からなる第１の部材と、前記第１の部材を取り囲み、前記ソース領域と絶縁体を介して配置された第２の部材から構成され、前記第２の部材はゲート領域と、絶縁体領域とから構成されており、前記第１の部材の平均直径が１ｎｍ以上３０ｎｍ以下であり、前記第１の部材の平均間隔が３ｎｍ以上５０ｎｍ以下であり、前記半導体層の酸素を除く主成分がシリコン、またはゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかである半導体素子を用いる。 （もっと読む）

過渡電圧に対する耐性、及び、寄生インピーダンスの減少のためのデバイス、方法及び処理である。非クランプ誘導スイッチング（Unclamped inductive switching）現象に対する耐性が改善される。例えばＳｉＧｅソースを有するトレンチゲートパワーＭＯＳＦＥＴデバイスが提供される。前記ＳｉＧｅソースはボディ若しくはウェル領域のホール電流を減少させることにより、寄生ｎｐｎトランジスタ増幅率を減少させるので、ラッチアップ状態の可能性を減少させる。前記デバイスのボディ結合はトランジスタセルサイズを減少させるためになくすことができる。ＳｉＧｅボディ若しくはウェル領域を有するトレンチゲートパワーＭＯＳＦＥＴデバイスも提供される。前記ボディダイオードが作動するとＳｉＧｅボディはホール電流を減少させるので、逆回復の電力損失を減少させる。デバイス特性もまた改善される。例えば寄生ゲートインピーダンスはポリＳｉＧｅゲートを使用することによって減少され、チャネル抵抗はデバイスゲート付近にＳｉＧｅ層を使用することによって減少される。
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【課題】トレンチゲート構造を有する横型のパワー半導体装置において、アバランシェ降伏がバルク領域で起こるようにすること。
【解決手段】ｎ⁺ソース領域６ａとｎ^-拡張ドレイン領域２との間のチャネル領域を、均一な濃度のｐエピタキシャル層２１で構成し、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１とのｐｎ接合付近に不連続な濃度分布を生じさせる。そして、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１の濃度を最適化して、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１との接合界面でポテンシャルが密となり、一方、ゲート酸化膜７とｎ^-拡張ドレイン領域２との界面でポテンシャルが疎となるようにすることによって、バルク領域でブレークダウンが起こるようにする。 （もっと読む）

【課題】導通時における駆動力を向上させる。
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。 （もっと読む）

【課題】 従来のＰＦＥＴに比べて減少されたシリコン面積および電力消費での高速のスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造されることができるＮＦＥＴとの両方を提供すること。
【解決手段】 電界効果トランジスタ（１００）及び電界効果トランジスタを製造する方法である。電界効果トランジスタは、ゲート誘電体層（１５５）の上面（１７０）に形成されたゲート電極（１６５）と、単結晶シリコン・チャネル領域（１１０）の上面（１６０）のゲート誘電体層と、Ｇｅ含有層（１３５）の上面の単結晶シリコン・チャネル領域と、単結晶シリコン基板（１５０）の上面のＧｅ含有層と、単結晶シリコン基板の上面における第１誘電体層（２１５Ａ）と第２誘電体層（２１５Ｂ）との間のＧｅ含有層とを含む。 （もっと読む）

【課題】エピタキシャル成長法により半導体層を形成する際の加工寸法誤差を少なくすることができる半導体素子の製造方法を提供する。
【解決手段】有機金属化合物を含有する感光性ペーストを塗布した後ベークして、基板１上に感光性マスク層を形成する。この感光性マスク層をフォトリソグラフィによりパターニングし、更に酸化処理又は還元処理して、基板１上に金属酸化物を主成分とするエピタキシャルマスク４を形成する。そして、基板１表面のエピタキシャルマスク４が形成されていない領域上にダイヤモンドをエピタキシャル成長させて、半導体ダイヤモンド層５ａ及び５ｂを形成する。エピタキシャルマスク４を除去した後、半導体ダイヤモンド層５ａ及び５ｂ上に夫々ソース電極７及びドレイン電極８を形成すると共に、基板１表面におけるチャネル領域上にゲート絶縁膜６を介してゲート電極９を形成する。 （もっと読む）