【課題】 超高集積を有して形成することができ、改善された構造の不純物領域を有する半導体装置のトランジスタ及びトランジスタを製造する方法が開示されている。
【解決手段】 超高集積を有して形成することができながら改善された構造の不純物領域を有する半導体装置のトランジスタにおいて、前記トランジスタは表面、表面より低い高さを有する｛１００｝面である底面、及び表面と底面とを連結する｛１１１｝面である側面を有する半導体基板を含む。ゲート構造物が表面上に形成される。エピタキシャル層が底面と側面上に形成される。不純物領域がゲート構造物の両側に形成される。急なＰＮ接合を形成することができるので、不純物領域の間で短チャンネル効果の発生を抑制することができる。 （もっと読む）

【課題】電流容量の増大とラッチアップ耐量の向上を図ることができる横型ＩＧＢＴなどの半導体装置およびその製造方法を提供する。
【解決手段】貼り合わせ酸化膜２を介して支持基板１上にｎ型半導体層３が形成されたＳＯＩ基板１００のｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｐ型ベース層４と、このｐ型ベース層４と離してｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｎバッファ層５と、ｐ型ベース層４内に形成される第１トレンチ６と、ｎ型バッファ層内に形成される第２トレンチ７と、ｐ型ベース層４の表面層に第１トレンチ６の開口部近傍に接するように形成されるｎ型エミッタ層１０と、ｎ型バッファ層５の表面層に第２トレンチ７と接するように形成されるｐ型コレクタ層１１と、ｎ型エミッタ層１０とｎ型半導体層３に挟まれたｐ型ベース層４上にゲート酸化膜１２を介して形成されるゲート電極１３と、第２トレンチ６内部を充填して形成されるエミッタ電極１４と、第２トレンチ７内部を充填して形成されるコレクタ電極１５とを有する構成とする。 （もっと読む）

【課題】素子の電流駆動力を向上させ、ショットチャンネル効果を改善させることができる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、Ｓｉ−エピ層20,120を食刻して下部の埋込絶縁膜50,200を露出させ、一側のＬＤＤ40,180領域から他側のＬＤＤ領域40,180まで互いに平行して延長される開口部140を１つ以上形成し、ゲート電極がＳｉ−エピ層20,120の表面を取り囲むようにした。 （もっと読む）

【課題】 性能が向上されたＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】 本発明のＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタを備える。そして、ＣＭＯＳ素子の製造方法もまた提供される。これにより、電子と正孔の移動度の均衡が得られてＣＭＯＳ素子の性能を向上することができる。 （もっと読む）

【課題】高耐圧化と低オン抵抗化を図ることができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ⁺ 領域８とで構成する。この構成では、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極２１とドレイン領域となるｎエピタキシャル層３０の間隔を広げることができるために、高耐圧化と、低オン抵抗化を図ることができる。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）

トランジスタデバイスは、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間のチャネル領域を有する連続リニアナノ構造体で形成される。ソース領域（２０）とドレイン領域（２６）はナノワイヤで形成され、チャネル領域（２４）はナノチューブの形である。ソース領域とドレイン領域の間のチャネル領域における伝導を制御するためにチャネル領域（２４）に隣接する絶縁ゲート（３２）が提供される。
（もっと読む）

【課題】 デバイス・チャネルに一軸性歪みを生成してキャリア移動度を向上させた半導体デバイスを提供する。
【解決手段】 本発明は、半導体デバイスのデバイス・チャネルに一軸性歪みを生成する半導体デバイスおよびその形成方法を提供する。一軸性歪みは、引張り性または圧縮性とすることができ、デバイス・チャネルに平行な方向である。一軸性歪みは、歪み誘発ライナ、歪み誘発ウェル、またはそれらの組み合わせによって、二軸性歪み基板表面において生成することができる。一軸性歪みは、歪み誘発ウェルおよび歪み誘発ライナの組み合わせによって、緩和基板において生成することも可能である。また、本発明は、歪み誘発分離領域によって二軸性歪みを増大させるための手段も提供する。更に、本発明が提供するＣＭＯＳデバイスにおいては、ＣＭＯＳ基板のデバイス領域を別個に処理して、圧縮性または引張り性の一軸性歪み半導体表面を提供する。 （もっと読む）

マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
（もっと読む）

【課題】減少されたゲート高さを有する集積回路トランジスタを形成する方法およびシステムを開示すること。
【解決手段】本方法は、基板、基板の上のゲート導体（１３）、およびゲート導体（１３）の上の少なくとも１つの犠牲層（１４〜１６）を有する積層構造を形成する。このプロセスは、積層構造を基板から延びる少なくとも１つのゲート・スタックにパターン形成し、ゲート・スタックに隣接してスペーサ（６０）を形成し、ゲート・スタックに隣接してソースおよびドレイン領域（７１）を形成するようにスペーサで保護されていない基板の領域にドーピングし、そして、スペーサ（６０）および犠牲層（１４〜１６）を除去する。 （もっと読む）

本発明はマスキング方法を包含する。１つの実施において、ホウ素ドープアモルファスカーボンを含むマスキング材料が、半導体基板上に形成されたフィーチャーを覆って形成される。マスキング材料は少なくとも約０．５原子パーセントのホウ素を含む。マスキング材料は実質的に異方的にエッチングされ、ここでそのエッチングはホウ素ドープアモルファスカーボンを含む異方的にエッチングされたサイドウォールスペーサをフィーチャーのサイドウォール上に形成するのに有効である。次に、スペーサに最も近い基板が、ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いながら加工される。スペーサに最も近い基板を加工した後、ホウ素ドープアモルファスカーボンを含むスペーサが基板からエッチングされる。他の実施および面も考えられる。 （もっと読む）

【課題】 ひずみＳｉ／Ｓｉ_1-XＧｅ_Xデバイス基板において、極めて浅い接合を形成する方法およびそれによって得られる半導体構造を提供する。
【解決手段】 半導体デバイスを形成する方法（およびその結果として得られる構造）は、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、基板をアニールするステップであって、少なくとも１つの種が、基板のアニールの間のトーパントの拡散を遅らせるステップと、を含む。 （もっと読む）