第１の半導体材料からなる基板（１００）の表面（Ｓ）に沿って形成したゲート電極（１）とゲート絶縁層（２）とを備える半導体デバイスであり、ゲート電極（１）とゲート絶縁層（２）はいずれもスペーサ（３）に囲まれている。本デバイスはまた、それぞれ基板表面より下でゲート電極（１）の２つの対辺に沿って位置するソース領域（４）とドレイン領域（５）とを備える。ソース領域とドレイン領域は各々、基板（１００）上に配置され、基板（１００）とスペーサ（３）との間で延在する第２の半導体材料からなる部分（６，７）を備える。第２の材料の融点は、第１の材料の融点を下回る。第２の材料からなる部分（６，７）は、ソース（４）およびドレイン（５）領域の拡張部を成す。本半導体デバイスは、ＭＯＳトランジスタとすることができる。
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【課題】 チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成する。
【解決手段】 半導体膜９からシリコン基板１内の所定深さＤまでアモルファス化し、この状態でソース／ドレインとなる不純物を導入する。そして、低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。この低温固相エピタキシャル成長法に要する処理温度は４５０℃〜６５０℃程度であり、半導体膜９内への不純物の熱拡散は抑えられ、初期の急峻なステッププロファイルが維持される。 （もっと読む）

【課題】 電界効果型トランジスタの短チャネル効果を効果的に抑制しつつ、製造安定性を向上させる。
【解決手段】 シリコン基板１０１に、第一導電型の第一不純物と反対導電型のハロー不純物をイオン注入した後、第一導電型の第一不純物をイオン注入し、フラッシュランプアニールを行うことにより、ｐ型ハロー領域１１３およびｎ型エクステンション領域１１１を形成する。その後、第一導電型の第二不純物をシリコン基板１０１にイオン注入し、フラッシュランプアニールを行うことにより、ｎ型ソース・ドレイン領域１０９を形成する。その後、スパイクＲＴＡ法によりシリコン基板１０１中の不純物を活性化する。 （もっと読む）

【課題】 浅い打ち込みを実現することができるイオン注入方法およびイオン注入装置を提供する。
【解決手段】 本発明のイオン注入方法は、被処理体４１０に不純物を打ち込むためのイオン注入方法であって、
前記被処理体４１０から離間された緩衝板３０を介して該被処理体４１０に前記不純物を打ち込む。また、本発明において、前記緩衝板３００は、加速されたイオンが前記被処理体４１０に到達するまでの経路に配置されていることができる。 （もっと読む）

【課題】 ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
【解決手段】 電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３と、ゲート電極１１１とは、共に、第１の絶縁膜パターン１０２を共通のマスクとして自己整合的に形成される。電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３の幅は、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ３にそれぞれ相当すると共に、ゲートオーバーラップ量に相当する。よって、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ２で画定されたゲートオーバーラップ量を有する電界緩和層を、ゲート電極１１１に自己整合的に形成する。 （もっと読む）

【課題】 スパイクや金属配線に含有される析出物による劣化のないゲート絶縁膜と、高い仕事関数を有するゲート電極とを含む半導体装置、及び、少ないレジストマスク形成行程を介して製造可能な該半導体装置の製造方法を提供することを目的とする。
【解決手段】 ゲート酸化膜１６上に、ポリシリコン膜１７を形成する。ゲート酸化膜１６とポリシリコン膜１７との積層体に、ソース・ドレインコンタクトを形成する。その後、該ポリシリコン膜１７上及びソース・ドレインコンタクト中に金属膜１８を形成して、該ポリシリコン膜１７と該金属膜１８とからなる積層体を形成する。その後、この積層体をパターニングして、各々が、ポリシリコン層と金属層との積層構造体からなるゲート電極と、ソース・ドレインコンタクト配線層とを同時に形成する。更に、フィールド酸化膜の形成に代え、チャネルストッパーを高濃度拡散領域と同時に形成する。 （もっと読む）

【課題】 ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
【解決手段】 第１のＮ⁻低濃度拡散層１０５と、ゲート電極端部１２６を画定する熱酸化膜１０６とは、共に、シリコン窒化膜１０３からなるパターンをマスクとして自己整合的に形成され、更に、第１のＮ⁻低濃度拡散層１０５に隣接する第２のＮ⁻低濃度拡散層１０９は、ゲート電極１０８をマスクとして自己整合的に形成される。結果、電界緩和層として働く第１のＮ⁻低濃度拡散層１０５と、ポリシリコンゲート電極１０８の端部近傍領域に位置する熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。ポリシリコンゲート電極１０８の端部近傍領域にオーバーラップし、電界緩和層として働く第１のＮ⁻低濃度拡散層１０５が、ゲート電極端部１２６に自己整合的に形成される。 （もっと読む）

【課題】 ゲート絶縁膜へのダメージを抑制してゲートリーク電流を低減させ、且つｐ型ポリシリコンに近い仕事関数のゲート電極を有する半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜４を形成し、このＴｉＮ膜４をエッチングしてゲート電極５を形成する。 （もっと読む）

【課題】 半導体装置製造においてにおいて、界面準位を低減するための手段として、水素を含む雰囲気中での熱処理が採用されているが、金属配線のバリアメタル層にチタンを使用した場合、チタンが水素を吸着するために、水素熱処理を行っても界面準位が低減しない問題があった。本発明では、バリアメタルにチタンを含む膜を使用した場合であっても、界面準位を低減することができる半導体装置の製造方法を提案する。
【解決手段】 シリコン基板上に、層間絶縁膜を形成する工程と、バリアメタル層にチタンを含む金属配線を形成する工程有する半導体装置の製造方法において、前記層間絶縁膜を形成する工程の後で、かつ前記バリアメタル層にチタンを含む金属配線を形成する工程の前に、水素を含む雰囲気での熱処理を行うこととした。 （もっと読む）

【課題】 光の照射をうけても、その特性が変動することのない半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０に設けられた絶縁ゲート電界効果型トランジスタ２０と、
前記絶縁ゲート電界効果型トランジスタ２０の上方に設けられたエッチングストッパ膜３２と、
前記エッチングストッパ膜３２の上方に設けられた層間絶縁層３４と、を含み、
前記絶縁ゲート電界効果型トランジスタ２０は、
前記半導体層１０の上方に設けられたゲート絶縁層２２と、
前記ゲート絶縁層２２の上方に設けられたゲート電極２４と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８と、を含み、
前記ゲート絶縁層２２の外側であって、該ゲート絶縁層２２と前記不純物領域２８とに挟まれた位置以外の領域の上方には前記エッチングストッパ膜３２が除去されてなる除去領域３４が設けられている。 （もっと読む）

【課題】高耐圧型半導体装置の構造の改良を図ることにより“ＯＦＦ”状態において高耐圧であり、かつ、“ＯＮ”状態において低抵抗な高耐圧型半導体装置を提供する。
【解決手段】ドレイン領域１６の内部にｎ型の不純物拡散領域１５が形成され、さらに、ドレイン電極１２は、ｎ型の不純物拡散領域１５に接続されている。これにより、ドレイン領域１６に達したホール電流はｎ型の不純物拡散領域１５に注入される。その結果、このｎ型の不純物拡散領域１５からドレイン領域を通ってｎ^-エピタキシャル層２へ電子電流が流れ出す。したがって、ソース電極１１とドレイン電極１２との間でホール電流と電子電流が同時に流れる形で高耐圧型半導体装置が“ＯＮ”状態となるために、“ＯＮ”状態における抵抗を大幅に削減することが可能となる。 （もっと読む）

【課題】高耐圧型半導体装置の構造の改良を図ることにより“ＯＦＦ”状態において高耐圧であり、かつ、“ＯＮ”状態において低抵抗な高耐圧型半導体装置を提供する。
【解決手段】ｎ^-不純物拡散領域４がソース領域３を覆うように形成されている。これにより、ｎ^-エピタキシャル層２の空乏層化を促進することができる。したがって、“ＯＦＦ”状態において、高耐圧が可能な高耐圧型半導体装置を提供することが可能となる。 （もっと読む）

【課題】フルシリサイド化されたゲート電極（フルシリサイドゲート電極）を有する半導体装置であっても、接合リーク電流増大の問題なく、ソースドレイン領域に形成された金属シリサイド膜の膜厚を厚く形成することが可能であり、かつ一回のシリサイド形成工程でフルシリサイドゲート電極及び金属シリサイド膜を形成可能な半導体装置及びその製造方法を提供する。
【解決手段】上主面が半導体基板１より高くなるように金属シリサイド膜１１を形成する。金属シリサイド膜１１と半導体基板１からなる界面Ａと、ソースドレイン拡散層８と半導体基板１からなる界面Ｂとの距離が十分確保できるように、金属シリサイド膜１１の膜厚を厚く形成できる。その結果、フルシリサイドゲート電極１０を形成した場合であっても、接合リーク電流の増大を回避しつつ、金属シリサイド層１１の膜厚を厚くできる。 （もっと読む）

【課題】短チャネル効果によるリーク電流の低減に優れた半導体装置およびその製造方法を提供する。
【解決手段】単結晶半導体基板上に形成された電界効果トランジスタの作成過程において、エクステンション領域を形成するために不純物を導入するとともに、単結晶格子を崩してアモルファス化させる。または、不純物および原子量の大きい元素を導入することによって、単結晶格子を崩してアモルファス化させる。そして、パルス幅が１ｆｓ以上１０ｐｓ以下、かつ波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームを照射することにより、アモルファス化した部分のみを選択的に活性化させ、エクステンション領域を２０ｎｍ以下の厚さで形成する。 （もっと読む）

【課題】階段状ソース／ドレイン領域を有するトランジスタを提供する。
【解決手段】階段状領域を設けることによって、リーク電流を最小限に留めると同時にチャネル領域のひずみを大きくするとしてもよい。このような階段状領域の形成は、基板内に２種類のリセスを形成して階段状のリセスとし、このリセス内にソース／ドレイン領域を形成することによって実現するとしてもよい。 （もっと読む）

本発明のＭＩＳＦＥＴからなる半導体装置は、表面に外周が閉じた開口を有する凹部（１０１）が形成された半導体層（３）と、少なくとも凹部（３）の内面を覆うように形成されたゲート絶縁膜（１３）と、凹部（１０１）の内面との間にゲート絶縁膜（１３）が介在するようにして凹部（１０１）を埋めるゲート電極（１４）と、平面視においてゲート電極（１４）の両側に位置しかつ半導体層（３）の表面から所定の深さに渡るように形成された一対のソース・ドレイン（１０２）とを備えている。
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【課題】高いドレイン耐圧を確保しながら、ＭＯＳパワートランジスタのオン抵抗を低減できる半導体装置の構造およびその製造方法を提供する。
【解決手段】ｐ型半導体基板１中に、ｎ型の延長ドレイン領域２を形成する。延長ドレイン領域２には、第１の埋め込み層４ａ及び第２の埋め込み層４ｂを形成する。第１の埋め込み層４ａは、延長ドレイン領域２の半導体基板１表面から一定の深さ位置に、それぞれ離反した状態で形成したｐ型不純物領域の群である。また、第２の埋め込み層４ｂは、さらに深い一定の位置にあり、かつその上部には第１の埋め込み層４ａが存在しないように、それぞれ離反した状態で形成したｐ型不純物領域の群である。すなわち、第１および第２の埋め込み層４ａ、４ｂを形成する個々のｐ型不純物領域は、その全方位に対して延長ドレイン領域２を形成するｎ型不純物により囲まれた状態にある。 （もっと読む）

本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。

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一実施形態において、基板表面上にシリコン含有材料をエピタキシャル形成する方法であって、単結晶表面及び第２表面（アモルファス又は多結晶）を有する基板をプロセスチャンバー内に位置させるステップと、基板を、堆積ガスに露出されて、単結晶表面にエピタキシャル層を形成すると共に、第２表面に多結晶層を形成するステップとを備えた方法が提供される。堆積ガスは、シリコンソースと、少なくとも第２の元素ソース、例えば、ゲルマニウムソース、炭素ソース又はその両方とを含むのが好ましい。その後、この方法は、更に、基板をエッチング剤ガスに露出させて、多結晶層がエピタキシャル層より速い速度でエッチングされるようにするステップも備えている。基板は、堆積ガス及びエッチング剤ガスに順次に繰り返し露出されて、シリコン含有材料を形成する。一実施例において、堆積ガスはシランを含み、エッチング剤ガスは塩素及び窒素を含む。 （もっと読む）

【課題】浅い高濃度のソース・ドレイン層を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコンからなる表面領域を持つ基板、表面領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、ゲート電極の両側に設けられた側壁絶縁膜、側壁絶縁膜下からその外側に向かった部分の基板表面に形成された溝内に不純物を含むシリコン膜を堆積して形成された埋め込み形成型のソースおよびドレイン層を具備し、溝の底部のシリコン膜の不純物濃度は１×１０¹⁹〜１×１０²²ｃｍ^-3、かつ、溝の深さ方向に沿ったシリコン膜の不純物濃度は一定であり、かつ、埋め込み型形成型のソースおよびドレイン層は、側壁絶縁膜下に形成された第１の埋め込み形成型のソースおよびドレイン層、側壁絶縁膜外側に形成され、第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含む。 （もっと読む）