基板上に極浅接合を形成する方法を提供する。特定の実施形態では、基板上に極浅接合を形成する方法を提供する。基板をプロセスチャンバ内に配置する。基板上にシリコンカーボン層を堆積する。シリコンカーボン層にドーパントを曝露させる。基板を９５０℃より高温に加熱して、シリコンカーボン層内のドーパントを十分にアニーリングする。特定の実施形態では、基板を約１０００〜約１１００℃に加熱する。特定の実施形態では、基板を約１０３０〜約１０５０℃に加熱する。また特定の実施形態では、急なｐ−ｎ接合を有する構造を提供する。 （もっと読む）

シリコン層（１０２）の結晶学的特徴に対してチャネル長方向を適切に方向付けることにより、歪みのあるシリコン／炭素材料（１０９）の歪み生成効果が従来の技術よりも著しく向上する。１つの例示的実施形態では、チャネル（１０３）は（１００）の表面方向に対して＜１００＞の方向に沿って方向づけられ、これにより電子移動度がほぼファクター４増加する。
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半導体素子は、少なくとも1つの金属-酸化物電界効果型トランジスタ(MOSFET)を有して良い。前記少なくとも1つのMOSFETは、主部、該主部に隣接するチャネル層、及び前記主部と前記チャネル層との間に設けられたドーパントを阻止する超格子を有して良い。前記ドーパントを阻止する超格子は、複数の層からなる複数の積層群を含んで良い。前記ドーパントを阻止する超格子の層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び隣接する基本半導体部分の結晶格子内部に束縛された少なくとも1層の非半導体分子層を有して良い。
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【課題】所望のドーパント密度プロファイルを達成することができ、アモルファス化される層の厚さが十分に限定され、または歪み緩和のレベルが十分に低く、あるいはこれらがともに達成されるイオン注入法を提供することにある。
【解決手段】本発明は、イオン注入ステップをｉｎ ｓｉｔｕまたはｅｘ ｓｉｔｕ熱処理と組み合わせて、注入誘起性のアモルファス化（超薄シリコン・オン・インシュレータ層のＦＥＴのソース／ドレイン（Ｓ／Ｄ）領域の潜在的な問題）、および歪まされたＳ／Ｄ領域の注入誘起性の塑性緩和（その下の基板層と格子不整合の状態にある埋込みＳ／Ｄ領域によってチャネル歪みが誘起される歪みチャネルＦＥＴの潜在的な問題）をともに回避し、またはともに最小化し、あるいは一方を回避し、もう一方を最小化する方法を教示する。第１の実施形態では、イオン注入を高温で実行することによって、イオン注入がｉｎ ｓｉｔｕ熱処理と組み合わされる。第２の実施形態では、熱注入を実行する能力を有する手段を必要としない「デバイデッド−ドーズ−アニール−イン−ビトウィーン」（ＤＤＡＢ）法において、イオン注入がｅｘ ｓｉｔｕ熱処理と組み合わせられる。 （もっと読む）

【課題】従来の半導体装置では、電極パッドに過電圧が印加された際に、チップ内の回路素子が破壊されるという問題があった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３は分離領域４、５により複数の素子形成領域に区画されている。素子形成領域の１つにＭＯＳトランジスタ１が形成されている。ＭＯＳトランジスタ１の周囲には、ＰＮ接合領域３４、３５を有する保護素子が形成されている。ＰＮ接合領域３４、３５は、ＭＯＳトランジスタ１のＰＮ接合領域３２、３３より接合耐圧が低い。この構造により、ソース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域３４、３５がブレークダウンし、ＭＯＳトランジスタ１を保護することができる。 （もっと読む）

【課題】超高速昇降温アニールによるスリップ転位や脆性破壊に対するウェハ強度を確保できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、バルク内部の酸素析出物密度が５×１０^６〜５×１０^７ｃｍ^−３で、そのサイズが１００ｎｍより小さく、且つ溶存酸素濃度が１．１×１０^１８〜１．２×１０^１８ｃｍ^−３のＳｉ基板の主表面に不純物をイオン注入する工程と、前記Ｓｉ基板に昇降温速度が１×１０^５℃／ｓｅｃより高い超高速昇降温アニールを施し、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程とを具備する。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタのチャネル領域形成の精度を向上させる。他の素子（ＭＯＳトランジスタ）と混載する場合において、各素子の特性を損なわない半導体装置及びその製造方法を提供する。
【解決手段】第１のポリシリコン層６をマスクとしてイオン注入し、自己整合的にボディ層８を形成する。次に、第１のポリシリコン層６を含めた半導体基板１の表面にポリシリコン層１２を例えばＣＶＤ法で形成する。次に、ポリシリコン層１２をエッチバックし、第１のポリシリコン層６の少なくとも側壁に、ゲート電極の一部となる第２のポリシリコン層１３を形成する。第２のポリシリコン層１３の側面をマスクとしてボディ層８にイオン注入し、自己整合的にソース領域２３を形成する。このようにボディ層８とソース領域２３の両者を自己整合的に形成し、第２のポリシリコン層１３の幅でチャネルの長さを調節する。 （もっと読む）

【課題】
ボロン（Ｂ）を浅く、高濃度にドープすることのできる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）半導体基板にボロン（Ｂ）をイオン注入する工程と、（ｂ）半導体基板にフッ素（Ｆ）または窒素（Ｎ）をイオン注入する工程と、（ｃ）工程（ａ）、（ｂ）を行った後、半導体基板のイオン注入を行った領域に加熱時間が１００ｍｓｅｃ以下であるアニールを行う工程と、（ｄ）工程（ｃ）の後、半導体基板のイオン注入を行った領域にアニールを行う工程と、を含む。 （もっと読む）

【課題】本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に絶縁膜２０を形成するステップと、絶縁膜上に第１の金属膜３０を形成するステップと、第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ生成エネルギーの絶対値が第１の金属膜より大きい第２の金属膜５０を形成するステップと、第１及び第２の金属膜にパターニングを行うステップと、所定の熱処理を行うステップとを備える。 （もっと読む）

【課題】装置構成に合わせて、最終的なゲート電極の寸法が均一になるように複数の工程を管理して、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することができる製造技術を提供する。
【解決手段】第１のプロセス装置１０１と、１つ以上後の第２のプロセス装置１１１とを有する半導体製造システムを用い、プロセス装置１０１で処理されたウエハ１０５の計測データを基に、ウエハ上に形成された薄膜膜厚もしくは構造体の高さがウエハ面内で均一になるように、プロセス装置１１１におけるウエハ１１５の処理方向を制御する。すなわち、ゲート寸法のモデル式にしたがいゲート電極の下地構造形成時のウエハ処理方向を制御（または素子分離等の下地構造を考慮して露光装置においてレジスト転写形成時にショット毎にドーズ量を制御）することで、エッチング加工後のゲート長をウエハ面内で均一化する。 （もっと読む）

基板の表面上にシリコン含有材料をエピタキシャルに形成する方法は、プロセスチャンバー温度及び圧力の調整を通じてハロゲン含有ガスをエッチングガス及び担体ガスの両方として使用する。ＨＣｌをハロゲン含有ガスとして使用するのが有益である。なぜなら、ＨＣｌを担体ガスからエッチングガスへ変換することが、チャンバー圧力の調整で容易に遂行できるからである。 （もっと読む）

【課題】不純物ドープ半導体膜を形成する際の熱負荷を低減する。また、熱負荷を低減することで、ＴＦＴの特性を向上させる。
【解決手段】半導体膜３および絶縁膜５を順次形成し、これらの膜よりなる積層膜した後、この積層膜を選択的に除去することにより、プール部７ｂおよびこのプール部７ｂに連結した一対の溝７ａを形成し、プール部７ｂにドープ高次シラン組成物溶液９を充填し、この溶液９を溝７ａ内部に導入した後、熱処理によりドープシリコン膜９Ａを形成する。次いで、溝７ａ間に位置する絶縁膜５上にゲート電極を形成することによりＴＦＴを形成する。 （もっと読む）

【課題】３００Ｖ程度の高いソース・ドレイン耐圧Ｂｖｄｓを有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供する。
【解決手段】ソース層５５の側からゲート電極５４の下方へ延びたＮ型のボディ層６３が形成されている。第１のドリフト層６５より深くエピタキシャル半導体層５１の中に拡散され、第１のドリフト層６５の下方からゲート電極５４の下方へ延びて、このゲート電極５４の下方でボディ層６３とＰＮ接合を形成するＰ型の第２のドリフト層６４が形成されている。この第２のドリフト層６４とソース層５５との間のボディ層６３の表面がチャネル領域ＣＨ２となる。第１のドリフト層６５は電界集中の生じやすいゲート電極５４の左端Ｅ１から離して形成される。 （もっと読む）

【課題】高いゲート耐圧、高いソース・ドレイン耐圧を有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供する。
【解決手段】エピタキシャル・シリコン層２上には、ＬＯＣＯＳ膜４を介してゲート電極５が形成されている。ＬＯＣＯＳ膜４の左側にはＰ型の第１のドリフト層６が形成され、ゲート電極５を間に挟んでＬＯＣＯＳ膜４の右側のエピタキシャル・シリコン層２の表面には、第１のドリフト層６と対向してＰ＋型のソース層７が配置されている。第１のドリフト層６より深くエピタキシャル・シリコン層２の中に拡散され、第１のドリフト層６の下方からＬＯＣＯＳ膜４の左側下方へ延びるＰ型の第２のドリフト層９が形成されている。ＬＯＣＯＳ膜４の左端下方の第２のドリフト層９の下部には凹部Ｒが形成されている。 （もっと読む）

第１導電タイプのドリフト領域及び当該ドリフト領域内の第２導電タイプのウェル領域を含み、当該ウェル領域及び当該ドリフト領域の間でｐｎ接合を形成する半導体パワートランジスタである。第１導電タイプの第１ハイドープシリコン領域が当該ウェル領域にありかつ第２ハイドープシリコン領域が当該ドリフト領域にある。当該第２ハイドープシリコン領域が当該ウェル領域から横方向に離間されており、導電状態において当該と連ジスたがバイアスするときに電流が当該ドリフト領域を介して第１と第２ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々が当該トレンチ側壁の少なくとも一部及び導電性電極の少なくとも１つをライニングする誘電層を含む。
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【課題】Ｓｉ（シリコン）、ＳｉＮ、レジスト、ＮｉＳｉ、ＣｏＳｉ、酸化物等に対するＳｉＧｅ（シリコンゲルマニウム）の選択比をあげることができ、Ｓｉ（シリコン）とＳｉＧｅ（シリコンゲルマニウム）のヘテロ構造部分に対する加工精度を高くできるエッチング方法及びこれを用いた半導体装置の製造方法を提供すること。
【解決手段】ＳｉＧｅ（シリコンゲルマニウム）層と、ＳｉＧｅ（シリコンゲルマニウム）層の上に形成されたＳｉ（シリコン）層と、を含むヘテロ構造体をエッチングするマイクロ波プラズマエッチング方法であって、反応ガスとしてフッ化物ガスのみを用い、その流量を１０〜８００ｓｃｃｍ、処理圧力を２６６Ｐａ以下、マイクロ波パワーを１５０〜４００Ｗ、処理温度を５〜２５℃として、ＳｉＧｅ（シリコンゲルマニウム）層を選択的に等方性エッチングする。 （もっと読む）

【課題】 ＣＭＯＳ型半導体装置に関して、低濃度ソース・ドレイン拡散層の形成に、イオン注入を用いず、熱処理を用いて逆導電型不純物を含有する絶縁膜から低濃度の逆導電型不純物を熱拡散させる場合、熱拡散源として、ＰＳＧ膜とＢＳＧ膜とが必要であり、プロセスが複雑となっていた。
【解決手段】 ＰＳＧ膜もしくはＢＳＧ膜のいずれかのみを熱拡散源として熱処理を行うことにより、容易に浅い低濃度ソース・ドレイン拡散領域を形成することが可能な半導体装置およびその製造方法を提供する。 （もっと読む）

【課題】応力制御膜に生ずる複数の歪によって異なる複数種のトランジスタのチャネル移動度を向上させる。
【解決手段】シリコン基板２１上にｎ型ＦＥＴ素子領域３０aとｐ型ＦＥＴ素子領域３０bとを形成し、ゲート電極２５a,２５bおよびソース・ドレイン領域２８a,２８bを内包すると共に、ｐ型ＦＥＴ素子領域３０bに対して最適化された真性応力を有する応力制御膜３１を形成し、ｎ型ＦＥＴ素子領域３０a上の応力制御膜３１に対して化学反応処理を施すことによって、ｎ型ＦＥＴ素子領域３０a上に他とは異なる真性応力を有する応力制御膜３１aにす。こうして、互いに異なる応力を両ＦＥＴ素子領域３０a,３０bに作用させてチャネル領域の電子移動度を向上させ、ドレイン電流を向上させる。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】ショートチャネル効果を抑制しつつ、キャリアの移動度を向上させた半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、半導体基板１と、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３下におけるチャネル領域を挟むように半導体基板１に埋め込まれて形成され、半導体基板１とは格子間隔の異なる材料からなる半導体層１０とを有し、半導体層１０は、チャネル領域側に配置された第１半導体層１１と、第１半導体層１１よりも不純物濃度が大きい第２半導体層１２とを有する。 （もっと読む）