セルフバイアス電極を有するラテラルパワーデバイス
第１導電タイプのドリフト領域及び当該ドリフト領域内の第２導電タイプのウェル領域を含み、当該ウェル領域及び当該ドリフト領域の間でｐｎ接合を形成する半導体パワートランジスタである。第１導電タイプの第１ハイドープシリコン領域が当該ウェル領域にありかつ第２ハイドープシリコン領域が当該ドリフト領域にある。当該第２ハイドープシリコン領域が当該ウェル領域から横方向に離間されており、導電状態において当該と連ジスたがバイアスするときに電流が当該ドリフト領域を介して第１と第２ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々が当該トレンチ側壁の少なくとも一部及び導電性電極の少なくとも１つをライニングする誘電層を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国仮出願番号第６０／７７４，９００号（出願日２００６年２月１６日）の利点を主張したものであり、当該出願の開示内容は全体として本明細書に含まれている。
【０００２】
米国特許出願番号第１０／２６９，１２６号（出願日２００２年１０月３日）及び米国特許出願番号１０／９５１２５９号も全体として本明細書に含まれている。
【背景技術】
【０００３】
本発明は半導体パワーデバイスに関し、特に集積されたセルフバイアス電極を有するラテラルパワーデバイスに関する。図１は従来のラテラルＭＯＳＦＥＴ１００の断面図を示している。ライトドープされたＮタイプドリフト領域１０４がハイドープされたＮタイプ領域１０２上に伸長する。横方向に伸長しているＮタイプのライトドープドレイン（ＬＤＤ）によって互いに分けられているＰタイプボディ領域１０６及びハイドープＮタイプドレイン領域１１４は全てドリフト領域１０４内に形成される。ハイドープされたＮタイプソース領域がボディ領域１０６に形成され、ヘビーボディ領域１０８がボディ領域１０６内に形成される。ゲート１１８がボディ領域１０６の表面上に伸長しかつソース領域１１０及びＬＤＤ領域１１２と重なる。ゲート１１８はその下の領域からゲート絶縁体１１６によって絶縁されている。ボディ領域のゲート１１８の真下の部分がＭＯＳＦＥＴチャンネル領域１２０を形成する。
【０００４】
動作中にオン状態においてＭＯＳＦＥＴ１００がバイアスされたとき、電流はチャネル領域１２０及びＬＤＤ領域１１２を介してソース領域１１０からドレイン領域１１４に横方向に流れる。最も標準的なＭＯＳＦＥＴと同様に、ラテラルＭＯＳＦＥＴ１００の性能改善は高いブロッキング能力及び低いオン抵抗（Ｒｄｓｏｎ）を達成する競争の終着点が限界である。ＬＤＤ領域１１２が改善されたＲｄｓｏｎを生じる一方、この改善はトランジスタのブロッキング能力によって制限される。例えば、ＬＤＤ領域１１２のドーピング濃度及びＬＤＤ領域１１２が伸長できる深さはトランジスタブレークダウン電圧によって厳しく制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
性能改善に対するこれらの障害は、ラテラルＩＧＢＴ、ラテラルｐｎダイオード、ラテラルショットキーダイオードのようなその他のタイプのラテラルパワーデバイスにおいても存在する。従って、様々なタイプのラテラルパワーデバイスのブロック能力、オン抵抗及びその他の性能パラメータが改善されるような技術が必要とされる。
【課題を解決するための手段】
【０００６】
本発明の実施例によれば、半導体パワートランジスタが第１導電タイプのドリフト領域及び当該ドリフト領域内に第２導電タイプのウェル領域を有し、当該ウェル領域及びドリフト領域がそれらの間にｐｎ接合を形成する。第１導電タイプの第１ハイドープシリコン領域が当該ウェル領域内にありかつ第２ハイドープシリコン領域が当該ドリフト領域内にある。当該第２ハイドープシリコン領域は当該ウェル領域から横方向に離間して存在し、導電状態においてトランジスタをバイアスするとき、電流は当該ドリフト領域を介して第１と第２ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域に当該電流方向と垂直に伸長するそれぞれの複数のトレンチは、当該トレンチの側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む。
【０００７】
本発明の他の実施例によれば、半導体ダイオードは第１導電タイプのドリフト領域及び当該ドリフト領域内の第２導電タイプのアノード領域を有し、当該アノード領域及び当該ドリフト領域がそれらの間でｐｎ接合を形成する。第１導電タイプの第１ハイドープシリコン領域がドリフト領域内にありかつ当該アノード領域から横方向に離間されているので、導電状態において半導体パワーダイオードをバイアスするとき、電流はドリフト領域を介して当該アノード領域と当該第１ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々は、当該トレンチの側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む。
【０００８】
本発明の他の実施例によれば、ショットキーダイオードは第１導電タイプのドリフト領域及び当該ドリフト領域内に当該第１導電タイプのライトドープシリコン領域を有する。導電体層が当該ライトドープシリコン領域上に伸長しかつ接触してそれらの間にショットキー接合を形成する。前記ドリフト領域内の前記第１導電タイプのハイドープシリコン領域は当該ライトドープシリコン領域から横方向に離間されていて、導電状態において当該ショットキーダイオードをバイアスするとき、電流は当該ドリフト領域を介して当該ライトドープシリコン領域と当該ハイドープシリコン領域との間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々が、当該トレンチの側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む。
【０００９】
本発明のさらに他の実施例によれば、半導体トランジスタは以下のように製造される。ウェル領域がドリフト領域内に形成されてドリフト領域との間にｐｎ接合が形成される。当該ドリフト領域は第１導電タイプでありかつ当該ウェル領域は第２導電タイプである。第２ハイドープシリコン領域が当該ドリフト領域内に形成される。当該第２ハイドープ領域は当該ウェル領域から横方向に離間されていて、導電状態において当該半導体トランジスタをバイアスするとき、電流は当該ドリフト領域を介して第１と第２のハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチが形成される。当該トレンチの側壁の少なくとも一部をライニングする誘電層が形成される。少なくとも１つの導電性電極が各々のトレンチ内に形成される。
【００１０】
本発明の他の実施例によれば、半導体ダイオードは以下のように製造される。アノード領域がドリフト領域内に形成され、それらの間にｐｎ接合が形成される。当該ドリフト領域は第１導電タイプでありかつ当該アノード領域は第２導電タイプである。当該第１導電タイプの第１ハイドープシリコン領域が当該ドリフト領域内に形成される。当該第１ハイドープシリコン領域は当該アノード領域から横方向に離間されていて、導電状態において当該半導体パワーダイオードをバイアスするとき、電流は当該ドリフト領域を介して当該アノード領域と当該第１ハイドープシリコン領域との間を横方向に流れる。
【００１１】
本発明の他の実施例によれば、ショットキーダイオードは以下のように製造される。第１導電タイプのライトドープシリコン領域が当該第１導電タイプのドリフト領域内に形成される。当該ライトドープシリコン領域上に伸長しかつ接触する導電層が形成され、それらの間にショットキー接合を形成する。当該第１導電タイプのハイドープシリコン領域が当該ドリフト領域に形成される。当該ハイドープシリコン領域は当該ライトドープシリコン領域から横方向に離間されていて、導電状態において当該ショットキーダイオードをバイアスするとき、電流は当該ドリフト領域を介して当該ライトドープシリコン領域とハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチが形成される。当該トレンチの側壁の少なくとも一部をライニングする誘電層が形成される。少なくとも１つの導電性電極が各々のトレンチ内に形成される。
【発明を実施するための最良の形態】
【００１２】
本発明によれば、セルフバイアス電極が様々なラテラルパワーデバイス内に集積されて、これらのデバイスのブロッキング層内の電界分布が変化することによって同じドーピング濃度のブロック層のデバイスブロッキング能力を改善する。代替的にセルフバイアス電極は同じブロッキング能力をもつブロッキング層においてさらに高いドーピング濃度を用いることを可能とし、デバイスのオン抵抗及び電力消費が改善される。
【００１３】
図２は、本発明の実施例に従ったセルフバイアス電極を用いたプレーナゲートラテラルＭＯＳＦＥＴ２００の簡略化された断面図である。ライトドープされたＮタイプドリフト領域２０４がハイドープされたＮタイプ半導体領域２０２上に伸長する。１つの実施例において、ドリフト領域２０４及びその下にあるハイドープされた半導体領域２０２はどちらもエピタキシャル層である。他の実施例において、ドリフト領域２０４はエピタキシャル層でありかつハイドープされた半導体領域２０２はＮ＋基盤である。さらに他の実施例において、ドリフト領域はドーパントをハイドープ領域２０２内に注入しかつ拡散させて形成され、ハイドープ領域２０２はエピタキシャル層または基板であり得る。
【００１４】
Ｐタイプボディ領域２０６及びハイドープＮタイプドレイン領域２１４はドリフト領域の上部に位置しておりかつヘビーボディコンタクト領域２０８はソース領域２１０に隣接するボディ領域２０６内に位置している。ゲート２１８はボディ領域２０６の表面に伸長しかつソース領域２１０及びドリフト領域２０４と重なる。ゲート２１８はゲート絶縁体２１６によってその下にある領域から絶縁されている。ゲート２１８の真下にあるボディ領域２０６の一部がＭＯＳＦＥＴチャネル領域２２０を形成する。ソース導電体（図示せず）がソース領域２１０及びヘビーボディ領域２０８と電気的に接続されておりかつドレイン導電体（図示せず）がコンタクトドレイン領域２１４と電気的に接続されている。当該ソース及びドレイン導電体は金属であってもよい。
【００１５】
トレンチ群２２２はドリフト領域２０４の予め定められた深さまで伸長している。絶縁層２２６がトレンチ底部及びトレンチ側壁を側壁上部２２８を除いてライニングする。図のように、Ｔ型の導電性電極２２４が各々のトレンチ２２２に充填されてトレンチ側壁上部２２８に沿ったドリフト領域と電気的に接触する。１つの実施例において、導電性電極２２４はドリフト領域２０４と反対の導電タイプをもつので、導電性電極２２４がＰタイプの導電タイプならば、ドリフト領域２０４の導電性はＮタイプである。他の実施例において、導電性電極２２４はハイドープされたＰタイプポリシリコン、ドーピングされたシリコン及び金属の１つからなる。
【００１６】
誘電層２２６の存在が電極２２４のドーピングの注意深いコントロールの必要を有利に取り除く。もし、そうでなければ注入バランスの保障が必要となる。電極２２４がドーピングされたシリコンからなる実施例においても、誘電層２２６はドーピングされたシリコン内のドーパントが拡散することを防ぐ。
【００１７】
本発明の実施例に従ったＭＯＳＦＥＴ２００の製造方法は以下の様になる。ゲート誘電体２１６及びゲート電極２１８が従来技術を用いてドリフト領域２０４上に形成される。ボディ領域２０６、ソース領域２１０、ドレイン領域２１４及びヘビーボディ領域２０８が従来のマスキング及び注入／ドライブイン技術を用いてドリフト領域２０４内に形成される。ソース領域２１０及びボディ領域２０８がゲート電極２１８の端部にセルフアラインメントされることに留意する。様々な金属層（例えばソース及びドレイン金属層）及び図示されていない誘電層が公知の技術を用いて形成される。トレンチ群２２２が従来のマスキング及びシリコンエッチング技術を用いてドリフト領域２０４内に形成される。誘電層２２６が形成されトレンチ側壁及び底部をライニングする。１つの実施例において、誘電層２２６の厚さは１００−５００Åである。誘電層２２６の厚さを決定する１つの要素はドリフト領域のドーピング濃度である。より高ドーピング濃度のドリフト領域に対してはより薄い導電層２２６が用いられる。
【００１８】
ポリシリコン層が蒸着されてエッチバックされ、トレンチ群２２２がポリシリコンによって充填されて隣接するメサ表面と同一平面上に上面をもつ。各々のトレンチ内のポリシリコンがわずかに陥没せしめられ、トレンチ側壁上部に沿った誘電層２２６の一部が露出させられる。層２２６の露出した部分は除去された部分であるので、トレンチ側壁上部に沿ったドリフト領域２０４が露出する。第２のポリシリコン蒸着及びエッチバックが行われ各々のトレンチの上部が充填され、各々のトレンチ内のポリシリコン電極とドリフト領域が電気的に短絡する。
【００１９】
セルフバイアス電極形成のプロセスステップが製造技術、様々な層に使用される材料並びにその他のプロセス及び設計制約に応じて様々なステージで行われる。例えば、電極２２４がポリシリコンからなるとき、ポリシリコンが高温に耐えられる故にトレンチ電極形成ステップはプロセスにおいてさらに早く行われても良い。しかし、電極２２４が金属からなるとき、高温プロセスが行われた後の製造プロセスにおいて行うことが必要である。
【００２０】
図３は、本発明の他の実施例に従ったＭＯＳＦＥＴ３００に集積されるセルフバイアス電極構造／技術の代替例を示している。図３において、トレンチ群３２２内の電極３２４は、ＭＯＳＦＥＴ２００においてのトレンチ上部に沿った電気的接触よりむしろトレンチ３２２の下部領域３２８に沿ったドリフト領域３０４との電気的接触を形成する。ＭＯＳＦＥＴ３００を製造する製造プロセスは、後述するトレンチ電極構造の形成に関するプロセスステップを除いて上述したＭＯＳＦＥＴ２００の製造プロセスと同様である。
【００２１】
トレンチ３２２が従来のマスキング及びシリコンエッチング技術を用いてドリフト領域３０４内に形成される。トレンチ３２２がさらに伸長してハイドープ領域３０２内で終端しても良いが、トレンチ３２２がドリフト領域３０４内で終端することは、ドリフト領域３０４のさらに低いドーピングが電極３２４のセルフバイアスを容易にする故にさらに有利である。このことはこの後更に詳しく記述する。トレンチの側壁及び底部をライニングする誘電層３２６が従来技術を用いて形成される。次に、誘電層３２６の指向性エッチングが誘電層３２６の横方向に伸長する部分だけを除去する。従って、ドリフト領域３０４はトレンチ３２２の底部３２８に沿って露出せしめられる。ｉｎ−ｓｉｔｕドーピング（Ｐタイプ）されたポリシリコンのような導電性電極が形成されてトレンチ３２２内に陥没せしめられる。他の誘電層がその後電極３２４上に形成されてトレンチ３２２を封じ込める。電極３２８がトレンチ底部領域３２８に沿ったドリフト領域３０４に電気的に接触している。
【００２２】
ＭＯＳＦＥＴ２００におけるＰタイプ電極群２２４とＮタイプドリフト領域２０４との間の電気的接触及びＭＯＳＦＥＴ３００におけるＰタイプ電極３２４とＮタイプドリフト領域３０４との間の電気的接触によって、電極２２４及び３２４は０以上の電圧にセルフバイアスする。１つの実施例において、ＭＯＳＦＥＴ２００及び３００内のすべての領域のドーピング極性が反転されてＰチャネルＭＯＳＦＥＴを形成する。この実施例において、Ｐタイプドリフト領域とＮタイプトレンチ電極との電気的接触によって電極は０以下の電圧にセルフバイアスする。
【００２３】
セルフバイアス電極は、図４及び５のシミュレーション結果に示されているようにドリフト領域の電界を変化させる役割を果たす。図４は、図１の従来ＭＯＳＦＥＴ１００のドリフト領域１０４内の電界分布を示している。見て分かるように、電界はボディ領域の曲線の近傍でピークに達しており、ドレイン領域に向かって徐々に減少して電界曲線の下に三角領域を形成する。図５は、図３のＭＯＳＦＥＴ３００のドリフト領域３０４内の電界分布を示している。見て分かるように、ボディ領域３０６の曲線部におけるピークの他に、２つのセルフバイアス電極３２４によって２つの追加的なピークが生じている。その結果、電界曲線の下の領域が増加してトランジスタのブレークダウン電圧が上昇する。図４及び図５に示されているように、ドリフト領域の同じドーピング濃度５×１０１５／ｃｍ３に対するブレークダウン電圧が従来技術ＭＯＳＦＥＴ１００の７５ＶからＭＯＳＦＥＴ３００の１２５Ｖまで向上した。これはブレークダウン電圧において６６％の改善である。
【００２４】
図６は、本発明の実施例に従った様々な層をピールバックして下にある層を露出させるＭＯＳＦＥＴ６００の簡略化された断面図である。ＭＯＳＦＥＴ６００は、後述でさらに説明するいくらかの特徴を除いてはＭＯＳＦＥＴ３００に類似している。図６の斜投影図はドリフト領域６０４内でのセルフバイアス電極の可能な配置パターンのうちの１つを示している。見て分かるように、セルフバイアス電極は非整列な（ｓｔａｇｇｅｒｅｄ）形態に配置されているが、その他の多くの配置も当業者によって想定可能である。１つの実施例において、電極の配置及び数はドリフト領域６０４のドーピング濃度にある程度依存している。ドリフト領域６０４のドーピング濃度が高くなるほど、当該ドリフト領域に多くの電極が配置できるので高いブレークダウン電圧が得られる。電極の数はデバイスに必要な電流密度によっても制限され得る。
【００２５】
代替実施例において、従来のＭＯＳＦＥＴ１００のＬＤＤ領域に類似したＬＤＤ領域がＭＯＳＦＥＴ６００に組み込まれる。このようなＬＤＤ領域が、それらが形成されるドリフト領域よりも高いドーピング濃度であるならば、必要に応じてさらに多くのセルフバイアス電極をドリフト領域内に含むことが可能である。増加したセルフバイアス電極をもつＬＤＤ領域はデバイスのオン抵抗を著しく低減しかつブレークダウン電圧を著しく上昇させる。
【００２６】
図６は、ソース領域６１０及びヘビーボディ領域６０８と電気的に接触しているソース導電体６３２（例えば金属からなるもの）及びドレイン領域６１４と電気的に接触しているドレイン導電体６３４（例えば金属からなるもの）をソース導電体６３２、ゲート６１８及びドレイン導電体６３４を互いに絶縁している誘電層６３０とともに示している。図示したように、トレンチ電極６２４はドリフト領域の上面で終端しているので誘電層６３０は電極６２４を完全に覆っている。他の実施例において、電極６２４はＭＯＳＦＥＴ３００内の電極３２４のように対応するトレンチに埋め込まれる。
【００２７】
ＭＯＳＦＥＴ６００は多くの点でＭＯＳＦＥＴ３００と異なる。図３において、ドリフト領域６０４はドリフト領域３０４よりもハイドープされていて、ＭＯＳＦＥＴ３００内のようにハイドープされたシリコン領域よりむしろ低くドープされているシリコン領域６０２上に伸長している。ドリフト領域のドーピングを強くするとドリフト領域を介した導電抵抗が低くなり、オン抵抗が低くなる。さらに高いドーピング濃度はセルフバイアス電極によるブロッキング能力の向上によって可能となる。
【００２８】
ＭＯＳＦＥＴ６００と３００の他の差異は、ＭＯＳＦＥＴ６００内においてトレンチ電極６２４がドリフト領域６０４を明確に貫通して伸長してロードープシリコン領域６０２内で終端していることである。結果として電極６２４はドリフト領域６０４の代わりにロードープシリコン領域６０２に侵入して接触する。このことはロードープ領域６０２（ハイドープドリフト領域６０４と対照的な領域）と接触することによって、電極６２４がハイドープシリコン領域と接触した場合のように、シリコン領域のポテンシャルに達するのではなくもむしろセルフバイアスすることができるという点において有利である。
【００２９】
図７は、本発明の実施例に従ったセルフバイアス電極を集積したラテラル絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）７００の簡略化された斜投影図である。Ｎタイプドリフト領域７０４がライトドープされたＮタイプ領域７０２上に伸長している。１つの実施例において、ドリフト領域及びライトドープ領域７０２の両方がエピタキシャル層である。他の実施例においては、ドリフト領域７０４がエピタキシャル層でありかつライトドープ領域７０２がＮ−基盤である。さらに他の実施例においては、エピタキシャル層または基板であり得るライトドープ領域７０２内への注入及びドライブによってドリフト領域が形成される。
【００３０】
Ｐタイプボディ領域７０６及びハイドープＰタイプコレクタ領域７１４がドリフト領域７０４の上部に配置される。ボディ領域７０６及びコレクタ領域７１４は図示されている如く横方向に互いに離間している。ハイドープＮタイプエミッタ領域７１０がボディ領域７０６内に形成され、ヘビーボディコンタクト領域７０８がボディ領域７０６内に形成される。ゲート７１８（例えばポリシリコンからなるもの）がボディ領域７０６上に伸長しかつエミッタ領域７１０及びドリフト領域７０４と重なる。ゲート７１８はゲート絶縁体７１６によって下にある層から絶縁されている。ゲート７１８の直下にあるボディ領域７０６の一部がＩＧＢＴチャネル領域７２０を形成する。エミッタ導電体７３２（例えば金属からなるもの）がエミッタ領域７１０及びヘビーボディ領域７０８と電気的に接触しかつコレクタ導電体７３４がコレクタ７１４と電気的に接触している。誘電層７３０がエミッタ導電体７３２、ゲート７１８及びドレイン導電体７３４を互いに絶縁している。
【００３１】
トレンチ群７２２がドリフト領域７０４を貫通しかつシリコン領域７０２で終端している。絶縁層７２６が当該トレンチの側壁をライニングするがトレンチ底部はライニングしない。導電性電極７２４が各々のトレンチを充填してトレンチ底部領域７２８に沿ってシリコン領域７０２と電気的に接触している。１つの実施例において、導電性電極７２４はシリコン領域７０２と逆の導電タイプであり、従ってシリコン領域７０２がＮタイプならば当該導電性電極がＰタイプとなる。他の実施例において、導電電極７２４はハイドープされたＰタイプポリシリコンもしくはドーピングされたシリコンまたは金属からなる。
【００３２】
ドリフト領域のドーピング濃度に対する電極の配置及び頻度のような前述の実施例に関連して言及された多くの検討事項は、考慮すべき動作の違い（例えば、ホール電流及び電子電流の両方がＩＧＢＴの電流伝導に貢献していること。）はあるがＩＧＢＴ７００にも応用することができる。
【００３３】
図８は集積化されたセルフバイアス電極を有するラテラルダイオード８００の簡略化された斜投影図であり、本発明の他の実施例に従っている。Ｎタイプドリフト領域８０４がライトドープされたＮタイプ領域８０２上に伸長している。前述の実施例のように、シリコン領域８０２はエピタキシャル層または基板でもよく、ドリフト領域８０４はエピタキシャル層またはシリコン領域内へのドーパント注入及びドライブによって形成されてもよい。
【００３４】
Ｐタイプアノード領域８０６及びハイドープＮタイプ（Ｎ＋）領域８１４がドリフト領域８０４に形成される。図示されているように、アノード領域８０６及びＮ＋領域８１４は互いに横方向に離間されている。アノード導電体層８３２（例えば金属からなるもの）が電気的にアノード領域と接触していて、カソード導電体層８３４（例えば金属からなるもの）がＮ＋領域８１４と電気的に接続している。誘電層８３０がアノード導電体層８３２とカソード導電体層８３４を互いに絶縁している。トレンチ電極８２４は図６、図７のトレンチ電極と同様の構造を有するので説明はしない。前述の実施例の様に、セルフバイアス電極８２４は、ドリフト領域のドーピング濃度が同じであるダイオード８００のブロッキング能力の向上に役立つ。
【００３５】
図９は、集積化されたセルフバイアス電極を有するラテラルショットキーダイオード９００の簡略化された斜投影図であり、本発明の他の実施例に従っている。ラテラルショットキーダイオード９００は、ほとんどの部分がダイオード８００と同様である。しかし、Ｐタイプアノード領域８０６の代わりに軽くドープされた浅いＮタイプ領域９０６がドリフト領域９０４内に形成される。アノード導電体９３２（例えばショットキーバリア金属からなるもの）が浅いＮタイプ領域９０６とのショットキー接合を形成する。１つの変更例において、浅いＰタイプ領域がＮタイプ領域９０６の代わりに形成され、それによってアノード導電体９３２がＰタイプ領域とのショットキー接合を形成する。前述した実施例の様に、セルフバイアス電極９２４は同濃度のドリフト領域ドーピング濃度におけるショットキーダイオード９００のブロッキング能力の向上に役立つ。
【００３６】
図１０は、ラテラルＭＯＳＦＥＴ６００の変更例の簡略化された斜投影図を示していて、ドレインプラグ１０３４（例えば金属からなるもの）がドリフト領域１００４内に深く伸長している。１つの実施例において、ドレインプラグ１０３４は電極トレンチ１０２２の深さとほぼ同じ深さまで伸長している。この実施例は、ドレインプラグ１０３４がドリフト領域１００４を介して電流を拡散させて、ＭＯＳＦＥＴのオン抵抗をさらに減少させる役目をする点において効果的である。このようなセルフバイアス電極の併用はトランジスタのオン抵抗及び電力消費を大いに減少させる。
【００３７】
図１１は、ラテラルＭＯＳＦＥＴの変更例の簡略化された斜投影図であって、ドレインプラグ１１３４に加えてドレインプラグ１１３４を囲むハイドープされたＮタイプドレイン領域１１１４が当該構造に組み込まれている。ドレイン領域１１１４は、トランジスタの電流経路の抵抗をさらに減少させかつドレインプラグのコンタクト抵抗も減少させる。ドレイン領域１１１４は、トレンチを形成して、当該トレンチをドレインプラグ（例えば金属）で充填する前にＮタイプ不純物のツーパス角度注入（ｔｗｏ−ｐａｓｓ ａｎｇｌｅｄ ｉｍｐｌａｎｔ）をすることによって形成され得る。
【００３８】
図１２は、本発明他の実施例に従ったＩＧＢＴ１２００のコレクタ終端における高導電性プラグ１２３４（例えば金属）及び付随するハイドープＰタイプコレクタ領域の実施例を示していて、この他の構造では図７のＩＧＢＴ７００と類似している。図１３は、本発明のさらに他の実施例に従ったラテラルダイオード１３００のカソード終端部における高導電性プラグ１３３４（例えば金属）及びハイドープＮタイプ領域１２１４の実施例を示していて、この他の構造では図８のラテラルダイオード８００に類似している。上述した実施例においてと同様に、プラグ１３３４及びＮ＋領域１３１４は当該ダイオードのオン抵抗を向上させるのに役立つ。高導電性プラグは図１３００に示されているのと同様にショットキーダイオード９００において実施してもよい。
【００３９】
図６から図１３は比較的ロードープされたｎタイプ層（例えば図６の層６０２）上を覆う比較的ハイドープのｎタイプ層（例えば図６の層６０４）を示している。これらの構造の１つの変更例において、これら２つの層の各々はハイドープされた基板上にエピタキシャルに形成される。他の変更例において、比較的ハイドープのｎタイプ層がエピタキシャル層であって、下にある比較的ロードープのｎタイプ層が基板でもよい。さらに他の実施例において、比較的ハイドープのｎタイプ層が、基板上に伸長するエピタキシャル層または基板であり得るライトドープされたｎタイプ層内へのｎタイプドーパントの注入及びドライブによって形成される。
【００４０】
図１４は、シリコンオンインシュレーター（ＳＯＩ）技術または埋没誘電体技術を用いたＭＯＳＦＥＴ１４００におけるセルフバイアス電極の実施例を示している。図示したように、ＭＯＳＦＥＴ１４００は誘電層１４４０（例えば酸化物からなるもの）上に構造が形成されていることを除けば図６のＭＯＳＦＥＴと類似している。１つの実施例において、シリコン領域１４０２及び１４０４は誘電層１４４０上に順番に形成されるエピタキシャル層である。他の実施例において、ドリフト領域１４０４はエピタキシャルに形成されたシリコン領域１４０２内へのドーパント注入及びドライブによって形成される。誘電層１４４０が埋没誘電体である場合、従来の半導体基板（図示せず）は誘電層１４４０の下にある。本明細書で開示されているＳＯＩまたは埋め込み誘電体を用いた他のラテラルパワーデバイス（ラテラルＩＧＢＴ、ラテラルダイオード及びラテラルショットキーダイオードを含む）の実施は本開示を知悉した当業者にとっては自明である。
【００４１】
図１５は図１４のＭＯＳＦＥＴの変更例を示していて、ＭＯＳＦＥＴ１４００内のライトドープされたシリコン領域１４０２が除去されており、電極１４２４がドリフト領域１５０４内で終端しかつドリフト領域１５０４と電気的に接触している。図１６はさらに他の変更例を示していて、ＭＯＳＦＥＴ１６００がシリコン１６０４の単層内に形成されている。図１５及び図１６に示した実施例と同様の集積化したセルフバイアス電極を有するその他のラテラルデバイスの実施例は本開示を知悉した当業者にとっては自明である。
【００４２】
図１７Ａから図１７Ｃは、セルフバイス電極の３つの例示的な配置の上面レイアウトを示したものである。図１７において、各々の電極１７２４Ａが誘電層１７２６Ａによってドリフト領域１７０４Ａから絶縁されている。図１７Ａにおいて、電極は図６から図１６も示されているように非整列な形態に配されている。図１７において、電極１７２４Ｂの多くは誘電性ウェル１７２６Ｂ内に列に沿って配されている。図１７Ｃも列に沿って並べられた電極１７２４Ｃを示しているが、各々の電極は誘電層１７２６Ｃによってドリフト領域１７０４Ｃから局所的に絶縁されている。図１７Ａから図１７Ｃの電極は四角形状であるが、円形、六角形及び楕円形のようなその他多くの形状を取り得る。
【００４３】
ＬＤＤ領域は本明細書で開示された様々な実施例の１つまたは複数と図６に関連して上述されているように組み合わされてもよい。図６から図１６がドリフト領域の上面で終端しているトレンチ電極を図示している一方で、図６から図１６のラテラルデバイスの他の実施例において、トレンチ電極はＭＯＳＦＥＴ３００内の電極３２４と同様に対応するトレンチに埋め込まれてもよい。
【００４４】
本明細書内で図示及び記述された様々なラテラルパワーＭＯＳＦＥＴ及びＩＧＢＴの実施例はプレーナゲート構造を有するが、本発明に全体として含まれている米国特許出願番号第１０／２６９，１２６号（出願日２００２年１０月３日）に開示されているようなトレンチゲート構造を有するラテラルＭＯＳＦＥＴ及びＩＧＢＴにおけるセルフバイアス電極の実施は本開示を知悉した当業者にとっては自明であるだろう。同様に、全体として本明細書に含まれている米国特許出願番号第１０／９５１，２５９号（出願日２００４年９月２６日）に開示されているようなシールドゲート構造を有するラテラルＭＯＳＦＥＴ及びＩＧＢＴにおけるセルフバイアス電極の実施は本開示を知悉した当業者にとって自明であるだろう。
【００４５】
前述において本発明の様々な実施例の詳細な説明をしたが、多くの代替例、変更例、組み合わせ及びこれらの実施例の置換が可能である。例えば、図６から図１６の例示的なラテラルパワーデバイスの実施例は、隣接するシリコン領域と電極の底部に沿って接触するセルフバイアス電極を組み込んでいるが、当該電極が隣接するシリコン領域と当該電極上面に沿って接触できるようなこれらのパワーデバイスの変更実施例または自明な変形（図２に示されているものと類似のもの）は本開示を知悉した当業者にとって自明である。様々な特徴、ドーピング濃度及び異なる半導電性層及び絶縁層を説明するために本明細書で提供した全ての材料タイプも説明の目的のみであって制限することを意図したものではない。例えば、本明細書で示された実施例における様々なシリコン領域及びセルフバイアス電極のドーピング極性は反対にされて、特別な実施例の逆の極性のデバイスを得てもよい。従って、これらの及び他の理由のために、上述で説明したことは特許請求の範囲によって定義される発明の範囲を制限するものではない。
【図面の簡単な説明】
【００４６】
【図１】図１は従来のラテラルＭＯＳＦＥＴ１００の簡略化された断面図である。
【図２】図２は２つの異なったセルフバイアス電極構造が組み込まれたラテラルＭＯＳＦＥＴの簡略化された断面図であって、本発明の実施例に従っている。
【図３】図３は２つの異なったセルフバイアス電極構造が組み込まれたラテラルＭＯＳＦＥＴの簡略化された断面図であって、本発明の実施例に従っている。
【図４】図４は図１の従来ＭＯＳＦＥＴ及び図３に示されたＭＯＳＦＥＴ実施例のドリフト領域内の電界分布を各々示すシミュレーション結果である。
【図５】図５は図１の従来ＭＯＳＦＥＴ及び図３に示されたＭＯＳＦＥＴ実施例のドリフト領域内の電界分布を各々示すシミュレーション結果である。
【図６】図６はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図７】図７はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図８】図８はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図９】図９はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１０】図１０はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１１】図１１はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１２】図１２はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１３】図１３はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１４】図１４はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１５】図１５はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１６】図１６はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１７Ａ】図１７Ａはセルフバイアス電極の３つの例示配置の上面図であって、本発明の実施例に従っている。
【図１７Ｂ】図１７Ｂはセルフバイアス電極の３つの例示配置の上面図であって、本発明の実施例に従っている。
【図１７Ｃ】図１７Ｃはセルフバイアス電極の３つの例示配置の上面図であって、本発明の実施例に従っている。
【技術分野】
【０００１】
本願は、米国仮出願番号第６０／７７４，９００号（出願日２００６年２月１６日）の利点を主張したものであり、当該出願の開示内容は全体として本明細書に含まれている。
【０００２】
米国特許出願番号第１０／２６９，１２６号（出願日２００２年１０月３日）及び米国特許出願番号１０／９５１２５９号も全体として本明細書に含まれている。
【背景技術】
【０００３】
本発明は半導体パワーデバイスに関し、特に集積されたセルフバイアス電極を有するラテラルパワーデバイスに関する。図１は従来のラテラルＭＯＳＦＥＴ１００の断面図を示している。ライトドープされたＮタイプドリフト領域１０４がハイドープされたＮタイプ領域１０２上に伸長する。横方向に伸長しているＮタイプのライトドープドレイン（ＬＤＤ）によって互いに分けられているＰタイプボディ領域１０６及びハイドープＮタイプドレイン領域１１４は全てドリフト領域１０４内に形成される。ハイドープされたＮタイプソース領域がボディ領域１０６に形成され、ヘビーボディ領域１０８がボディ領域１０６内に形成される。ゲート１１８がボディ領域１０６の表面上に伸長しかつソース領域１１０及びＬＤＤ領域１１２と重なる。ゲート１１８はその下の領域からゲート絶縁体１１６によって絶縁されている。ボディ領域のゲート１１８の真下の部分がＭＯＳＦＥＴチャンネル領域１２０を形成する。
【０００４】
動作中にオン状態においてＭＯＳＦＥＴ１００がバイアスされたとき、電流はチャネル領域１２０及びＬＤＤ領域１１２を介してソース領域１１０からドレイン領域１１４に横方向に流れる。最も標準的なＭＯＳＦＥＴと同様に、ラテラルＭＯＳＦＥＴ１００の性能改善は高いブロッキング能力及び低いオン抵抗（Ｒｄｓｏｎ）を達成する競争の終着点が限界である。ＬＤＤ領域１１２が改善されたＲｄｓｏｎを生じる一方、この改善はトランジスタのブロッキング能力によって制限される。例えば、ＬＤＤ領域１１２のドーピング濃度及びＬＤＤ領域１１２が伸長できる深さはトランジスタブレークダウン電圧によって厳しく制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
性能改善に対するこれらの障害は、ラテラルＩＧＢＴ、ラテラルｐｎダイオード、ラテラルショットキーダイオードのようなその他のタイプのラテラルパワーデバイスにおいても存在する。従って、様々なタイプのラテラルパワーデバイスのブロック能力、オン抵抗及びその他の性能パラメータが改善されるような技術が必要とされる。
【課題を解決するための手段】
【０００６】
本発明の実施例によれば、半導体パワートランジスタが第１導電タイプのドリフト領域及び当該ドリフト領域内に第２導電タイプのウェル領域を有し、当該ウェル領域及びドリフト領域がそれらの間にｐｎ接合を形成する。第１導電タイプの第１ハイドープシリコン領域が当該ウェル領域内にありかつ第２ハイドープシリコン領域が当該ドリフト領域内にある。当該第２ハイドープシリコン領域は当該ウェル領域から横方向に離間して存在し、導電状態においてトランジスタをバイアスするとき、電流は当該ドリフト領域を介して第１と第２ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域に当該電流方向と垂直に伸長するそれぞれの複数のトレンチは、当該トレンチの側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む。
【０００７】
本発明の他の実施例によれば、半導体ダイオードは第１導電タイプのドリフト領域及び当該ドリフト領域内の第２導電タイプのアノード領域を有し、当該アノード領域及び当該ドリフト領域がそれらの間でｐｎ接合を形成する。第１導電タイプの第１ハイドープシリコン領域がドリフト領域内にありかつ当該アノード領域から横方向に離間されているので、導電状態において半導体パワーダイオードをバイアスするとき、電流はドリフト領域を介して当該アノード領域と当該第１ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々は、当該トレンチの側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む。
【０００８】
本発明の他の実施例によれば、ショットキーダイオードは第１導電タイプのドリフト領域及び当該ドリフト領域内に当該第１導電タイプのライトドープシリコン領域を有する。導電体層が当該ライトドープシリコン領域上に伸長しかつ接触してそれらの間にショットキー接合を形成する。前記ドリフト領域内の前記第１導電タイプのハイドープシリコン領域は当該ライトドープシリコン領域から横方向に離間されていて、導電状態において当該ショットキーダイオードをバイアスするとき、電流は当該ドリフト領域を介して当該ライトドープシリコン領域と当該ハイドープシリコン領域との間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々が、当該トレンチの側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む。
【０００９】
本発明のさらに他の実施例によれば、半導体トランジスタは以下のように製造される。ウェル領域がドリフト領域内に形成されてドリフト領域との間にｐｎ接合が形成される。当該ドリフト領域は第１導電タイプでありかつ当該ウェル領域は第２導電タイプである。第２ハイドープシリコン領域が当該ドリフト領域内に形成される。当該第２ハイドープ領域は当該ウェル領域から横方向に離間されていて、導電状態において当該半導体トランジスタをバイアスするとき、電流は当該ドリフト領域を介して第１と第２のハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチが形成される。当該トレンチの側壁の少なくとも一部をライニングする誘電層が形成される。少なくとも１つの導電性電極が各々のトレンチ内に形成される。
【００１０】
本発明の他の実施例によれば、半導体ダイオードは以下のように製造される。アノード領域がドリフト領域内に形成され、それらの間にｐｎ接合が形成される。当該ドリフト領域は第１導電タイプでありかつ当該アノード領域は第２導電タイプである。当該第１導電タイプの第１ハイドープシリコン領域が当該ドリフト領域内に形成される。当該第１ハイドープシリコン領域は当該アノード領域から横方向に離間されていて、導電状態において当該半導体パワーダイオードをバイアスするとき、電流は当該ドリフト領域を介して当該アノード領域と当該第１ハイドープシリコン領域との間を横方向に流れる。
【００１１】
本発明の他の実施例によれば、ショットキーダイオードは以下のように製造される。第１導電タイプのライトドープシリコン領域が当該第１導電タイプのドリフト領域内に形成される。当該ライトドープシリコン領域上に伸長しかつ接触する導電層が形成され、それらの間にショットキー接合を形成する。当該第１導電タイプのハイドープシリコン領域が当該ドリフト領域に形成される。当該ハイドープシリコン領域は当該ライトドープシリコン領域から横方向に離間されていて、導電状態において当該ショットキーダイオードをバイアスするとき、電流は当該ドリフト領域を介して当該ライトドープシリコン領域とハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチが形成される。当該トレンチの側壁の少なくとも一部をライニングする誘電層が形成される。少なくとも１つの導電性電極が各々のトレンチ内に形成される。
【発明を実施するための最良の形態】
【００１２】
本発明によれば、セルフバイアス電極が様々なラテラルパワーデバイス内に集積されて、これらのデバイスのブロッキング層内の電界分布が変化することによって同じドーピング濃度のブロック層のデバイスブロッキング能力を改善する。代替的にセルフバイアス電極は同じブロッキング能力をもつブロッキング層においてさらに高いドーピング濃度を用いることを可能とし、デバイスのオン抵抗及び電力消費が改善される。
【００１３】
図２は、本発明の実施例に従ったセルフバイアス電極を用いたプレーナゲートラテラルＭＯＳＦＥＴ２００の簡略化された断面図である。ライトドープされたＮタイプドリフト領域２０４がハイドープされたＮタイプ半導体領域２０２上に伸長する。１つの実施例において、ドリフト領域２０４及びその下にあるハイドープされた半導体領域２０２はどちらもエピタキシャル層である。他の実施例において、ドリフト領域２０４はエピタキシャル層でありかつハイドープされた半導体領域２０２はＮ＋基盤である。さらに他の実施例において、ドリフト領域はドーパントをハイドープ領域２０２内に注入しかつ拡散させて形成され、ハイドープ領域２０２はエピタキシャル層または基板であり得る。
【００１４】
Ｐタイプボディ領域２０６及びハイドープＮタイプドレイン領域２１４はドリフト領域の上部に位置しておりかつヘビーボディコンタクト領域２０８はソース領域２１０に隣接するボディ領域２０６内に位置している。ゲート２１８はボディ領域２０６の表面に伸長しかつソース領域２１０及びドリフト領域２０４と重なる。ゲート２１８はゲート絶縁体２１６によってその下にある領域から絶縁されている。ゲート２１８の真下にあるボディ領域２０６の一部がＭＯＳＦＥＴチャネル領域２２０を形成する。ソース導電体（図示せず）がソース領域２１０及びヘビーボディ領域２０８と電気的に接続されておりかつドレイン導電体（図示せず）がコンタクトドレイン領域２１４と電気的に接続されている。当該ソース及びドレイン導電体は金属であってもよい。
【００１５】
トレンチ群２２２はドリフト領域２０４の予め定められた深さまで伸長している。絶縁層２２６がトレンチ底部及びトレンチ側壁を側壁上部２２８を除いてライニングする。図のように、Ｔ型の導電性電極２２４が各々のトレンチ２２２に充填されてトレンチ側壁上部２２８に沿ったドリフト領域と電気的に接触する。１つの実施例において、導電性電極２２４はドリフト領域２０４と反対の導電タイプをもつので、導電性電極２２４がＰタイプの導電タイプならば、ドリフト領域２０４の導電性はＮタイプである。他の実施例において、導電性電極２２４はハイドープされたＰタイプポリシリコン、ドーピングされたシリコン及び金属の１つからなる。
【００１６】
誘電層２２６の存在が電極２２４のドーピングの注意深いコントロールの必要を有利に取り除く。もし、そうでなければ注入バランスの保障が必要となる。電極２２４がドーピングされたシリコンからなる実施例においても、誘電層２２６はドーピングされたシリコン内のドーパントが拡散することを防ぐ。
【００１７】
本発明の実施例に従ったＭＯＳＦＥＴ２００の製造方法は以下の様になる。ゲート誘電体２１６及びゲート電極２１８が従来技術を用いてドリフト領域２０４上に形成される。ボディ領域２０６、ソース領域２１０、ドレイン領域２１４及びヘビーボディ領域２０８が従来のマスキング及び注入／ドライブイン技術を用いてドリフト領域２０４内に形成される。ソース領域２１０及びボディ領域２０８がゲート電極２１８の端部にセルフアラインメントされることに留意する。様々な金属層（例えばソース及びドレイン金属層）及び図示されていない誘電層が公知の技術を用いて形成される。トレンチ群２２２が従来のマスキング及びシリコンエッチング技術を用いてドリフト領域２０４内に形成される。誘電層２２６が形成されトレンチ側壁及び底部をライニングする。１つの実施例において、誘電層２２６の厚さは１００−５００Åである。誘電層２２６の厚さを決定する１つの要素はドリフト領域のドーピング濃度である。より高ドーピング濃度のドリフト領域に対してはより薄い導電層２２６が用いられる。
【００１８】
ポリシリコン層が蒸着されてエッチバックされ、トレンチ群２２２がポリシリコンによって充填されて隣接するメサ表面と同一平面上に上面をもつ。各々のトレンチ内のポリシリコンがわずかに陥没せしめられ、トレンチ側壁上部に沿った誘電層２２６の一部が露出させられる。層２２６の露出した部分は除去された部分であるので、トレンチ側壁上部に沿ったドリフト領域２０４が露出する。第２のポリシリコン蒸着及びエッチバックが行われ各々のトレンチの上部が充填され、各々のトレンチ内のポリシリコン電極とドリフト領域が電気的に短絡する。
【００１９】
セルフバイアス電極形成のプロセスステップが製造技術、様々な層に使用される材料並びにその他のプロセス及び設計制約に応じて様々なステージで行われる。例えば、電極２２４がポリシリコンからなるとき、ポリシリコンが高温に耐えられる故にトレンチ電極形成ステップはプロセスにおいてさらに早く行われても良い。しかし、電極２２４が金属からなるとき、高温プロセスが行われた後の製造プロセスにおいて行うことが必要である。
【００２０】
図３は、本発明の他の実施例に従ったＭＯＳＦＥＴ３００に集積されるセルフバイアス電極構造／技術の代替例を示している。図３において、トレンチ群３２２内の電極３２４は、ＭＯＳＦＥＴ２００においてのトレンチ上部に沿った電気的接触よりむしろトレンチ３２２の下部領域３２８に沿ったドリフト領域３０４との電気的接触を形成する。ＭＯＳＦＥＴ３００を製造する製造プロセスは、後述するトレンチ電極構造の形成に関するプロセスステップを除いて上述したＭＯＳＦＥＴ２００の製造プロセスと同様である。
【００２１】
トレンチ３２２が従来のマスキング及びシリコンエッチング技術を用いてドリフト領域３０４内に形成される。トレンチ３２２がさらに伸長してハイドープ領域３０２内で終端しても良いが、トレンチ３２２がドリフト領域３０４内で終端することは、ドリフト領域３０４のさらに低いドーピングが電極３２４のセルフバイアスを容易にする故にさらに有利である。このことはこの後更に詳しく記述する。トレンチの側壁及び底部をライニングする誘電層３２６が従来技術を用いて形成される。次に、誘電層３２６の指向性エッチングが誘電層３２６の横方向に伸長する部分だけを除去する。従って、ドリフト領域３０４はトレンチ３２２の底部３２８に沿って露出せしめられる。ｉｎ−ｓｉｔｕドーピング（Ｐタイプ）されたポリシリコンのような導電性電極が形成されてトレンチ３２２内に陥没せしめられる。他の誘電層がその後電極３２４上に形成されてトレンチ３２２を封じ込める。電極３２８がトレンチ底部領域３２８に沿ったドリフト領域３０４に電気的に接触している。
【００２２】
ＭＯＳＦＥＴ２００におけるＰタイプ電極群２２４とＮタイプドリフト領域２０４との間の電気的接触及びＭＯＳＦＥＴ３００におけるＰタイプ電極３２４とＮタイプドリフト領域３０４との間の電気的接触によって、電極２２４及び３２４は０以上の電圧にセルフバイアスする。１つの実施例において、ＭＯＳＦＥＴ２００及び３００内のすべての領域のドーピング極性が反転されてＰチャネルＭＯＳＦＥＴを形成する。この実施例において、Ｐタイプドリフト領域とＮタイプトレンチ電極との電気的接触によって電極は０以下の電圧にセルフバイアスする。
【００２３】
セルフバイアス電極は、図４及び５のシミュレーション結果に示されているようにドリフト領域の電界を変化させる役割を果たす。図４は、図１の従来ＭＯＳＦＥＴ１００のドリフト領域１０４内の電界分布を示している。見て分かるように、電界はボディ領域の曲線の近傍でピークに達しており、ドレイン領域に向かって徐々に減少して電界曲線の下に三角領域を形成する。図５は、図３のＭＯＳＦＥＴ３００のドリフト領域３０４内の電界分布を示している。見て分かるように、ボディ領域３０６の曲線部におけるピークの他に、２つのセルフバイアス電極３２４によって２つの追加的なピークが生じている。その結果、電界曲線の下の領域が増加してトランジスタのブレークダウン電圧が上昇する。図４及び図５に示されているように、ドリフト領域の同じドーピング濃度５×１０１５／ｃｍ３に対するブレークダウン電圧が従来技術ＭＯＳＦＥＴ１００の７５ＶからＭＯＳＦＥＴ３００の１２５Ｖまで向上した。これはブレークダウン電圧において６６％の改善である。
【００２４】
図６は、本発明の実施例に従った様々な層をピールバックして下にある層を露出させるＭＯＳＦＥＴ６００の簡略化された断面図である。ＭＯＳＦＥＴ６００は、後述でさらに説明するいくらかの特徴を除いてはＭＯＳＦＥＴ３００に類似している。図６の斜投影図はドリフト領域６０４内でのセルフバイアス電極の可能な配置パターンのうちの１つを示している。見て分かるように、セルフバイアス電極は非整列な（ｓｔａｇｇｅｒｅｄ）形態に配置されているが、その他の多くの配置も当業者によって想定可能である。１つの実施例において、電極の配置及び数はドリフト領域６０４のドーピング濃度にある程度依存している。ドリフト領域６０４のドーピング濃度が高くなるほど、当該ドリフト領域に多くの電極が配置できるので高いブレークダウン電圧が得られる。電極の数はデバイスに必要な電流密度によっても制限され得る。
【００２５】
代替実施例において、従来のＭＯＳＦＥＴ１００のＬＤＤ領域に類似したＬＤＤ領域がＭＯＳＦＥＴ６００に組み込まれる。このようなＬＤＤ領域が、それらが形成されるドリフト領域よりも高いドーピング濃度であるならば、必要に応じてさらに多くのセルフバイアス電極をドリフト領域内に含むことが可能である。増加したセルフバイアス電極をもつＬＤＤ領域はデバイスのオン抵抗を著しく低減しかつブレークダウン電圧を著しく上昇させる。
【００２６】
図６は、ソース領域６１０及びヘビーボディ領域６０８と電気的に接触しているソース導電体６３２（例えば金属からなるもの）及びドレイン領域６１４と電気的に接触しているドレイン導電体６３４（例えば金属からなるもの）をソース導電体６３２、ゲート６１８及びドレイン導電体６３４を互いに絶縁している誘電層６３０とともに示している。図示したように、トレンチ電極６２４はドリフト領域の上面で終端しているので誘電層６３０は電極６２４を完全に覆っている。他の実施例において、電極６２４はＭＯＳＦＥＴ３００内の電極３２４のように対応するトレンチに埋め込まれる。
【００２７】
ＭＯＳＦＥＴ６００は多くの点でＭＯＳＦＥＴ３００と異なる。図３において、ドリフト領域６０４はドリフト領域３０４よりもハイドープされていて、ＭＯＳＦＥＴ３００内のようにハイドープされたシリコン領域よりむしろ低くドープされているシリコン領域６０２上に伸長している。ドリフト領域のドーピングを強くするとドリフト領域を介した導電抵抗が低くなり、オン抵抗が低くなる。さらに高いドーピング濃度はセルフバイアス電極によるブロッキング能力の向上によって可能となる。
【００２８】
ＭＯＳＦＥＴ６００と３００の他の差異は、ＭＯＳＦＥＴ６００内においてトレンチ電極６２４がドリフト領域６０４を明確に貫通して伸長してロードープシリコン領域６０２内で終端していることである。結果として電極６２４はドリフト領域６０４の代わりにロードープシリコン領域６０２に侵入して接触する。このことはロードープ領域６０２（ハイドープドリフト領域６０４と対照的な領域）と接触することによって、電極６２４がハイドープシリコン領域と接触した場合のように、シリコン領域のポテンシャルに達するのではなくもむしろセルフバイアスすることができるという点において有利である。
【００２９】
図７は、本発明の実施例に従ったセルフバイアス電極を集積したラテラル絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）７００の簡略化された斜投影図である。Ｎタイプドリフト領域７０４がライトドープされたＮタイプ領域７０２上に伸長している。１つの実施例において、ドリフト領域及びライトドープ領域７０２の両方がエピタキシャル層である。他の実施例においては、ドリフト領域７０４がエピタキシャル層でありかつライトドープ領域７０２がＮ−基盤である。さらに他の実施例においては、エピタキシャル層または基板であり得るライトドープ領域７０２内への注入及びドライブによってドリフト領域が形成される。
【００３０】
Ｐタイプボディ領域７０６及びハイドープＰタイプコレクタ領域７１４がドリフト領域７０４の上部に配置される。ボディ領域７０６及びコレクタ領域７１４は図示されている如く横方向に互いに離間している。ハイドープＮタイプエミッタ領域７１０がボディ領域７０６内に形成され、ヘビーボディコンタクト領域７０８がボディ領域７０６内に形成される。ゲート７１８（例えばポリシリコンからなるもの）がボディ領域７０６上に伸長しかつエミッタ領域７１０及びドリフト領域７０４と重なる。ゲート７１８はゲート絶縁体７１６によって下にある層から絶縁されている。ゲート７１８の直下にあるボディ領域７０６の一部がＩＧＢＴチャネル領域７２０を形成する。エミッタ導電体７３２（例えば金属からなるもの）がエミッタ領域７１０及びヘビーボディ領域７０８と電気的に接触しかつコレクタ導電体７３４がコレクタ７１４と電気的に接触している。誘電層７３０がエミッタ導電体７３２、ゲート７１８及びドレイン導電体７３４を互いに絶縁している。
【００３１】
トレンチ群７２２がドリフト領域７０４を貫通しかつシリコン領域７０２で終端している。絶縁層７２６が当該トレンチの側壁をライニングするがトレンチ底部はライニングしない。導電性電極７２４が各々のトレンチを充填してトレンチ底部領域７２８に沿ってシリコン領域７０２と電気的に接触している。１つの実施例において、導電性電極７２４はシリコン領域７０２と逆の導電タイプであり、従ってシリコン領域７０２がＮタイプならば当該導電性電極がＰタイプとなる。他の実施例において、導電電極７２４はハイドープされたＰタイプポリシリコンもしくはドーピングされたシリコンまたは金属からなる。
【００３２】
ドリフト領域のドーピング濃度に対する電極の配置及び頻度のような前述の実施例に関連して言及された多くの検討事項は、考慮すべき動作の違い（例えば、ホール電流及び電子電流の両方がＩＧＢＴの電流伝導に貢献していること。）はあるがＩＧＢＴ７００にも応用することができる。
【００３３】
図８は集積化されたセルフバイアス電極を有するラテラルダイオード８００の簡略化された斜投影図であり、本発明の他の実施例に従っている。Ｎタイプドリフト領域８０４がライトドープされたＮタイプ領域８０２上に伸長している。前述の実施例のように、シリコン領域８０２はエピタキシャル層または基板でもよく、ドリフト領域８０４はエピタキシャル層またはシリコン領域内へのドーパント注入及びドライブによって形成されてもよい。
【００３４】
Ｐタイプアノード領域８０６及びハイドープＮタイプ（Ｎ＋）領域８１４がドリフト領域８０４に形成される。図示されているように、アノード領域８０６及びＮ＋領域８１４は互いに横方向に離間されている。アノード導電体層８３２（例えば金属からなるもの）が電気的にアノード領域と接触していて、カソード導電体層８３４（例えば金属からなるもの）がＮ＋領域８１４と電気的に接続している。誘電層８３０がアノード導電体層８３２とカソード導電体層８３４を互いに絶縁している。トレンチ電極８２４は図６、図７のトレンチ電極と同様の構造を有するので説明はしない。前述の実施例の様に、セルフバイアス電極８２４は、ドリフト領域のドーピング濃度が同じであるダイオード８００のブロッキング能力の向上に役立つ。
【００３５】
図９は、集積化されたセルフバイアス電極を有するラテラルショットキーダイオード９００の簡略化された斜投影図であり、本発明の他の実施例に従っている。ラテラルショットキーダイオード９００は、ほとんどの部分がダイオード８００と同様である。しかし、Ｐタイプアノード領域８０６の代わりに軽くドープされた浅いＮタイプ領域９０６がドリフト領域９０４内に形成される。アノード導電体９３２（例えばショットキーバリア金属からなるもの）が浅いＮタイプ領域９０６とのショットキー接合を形成する。１つの変更例において、浅いＰタイプ領域がＮタイプ領域９０６の代わりに形成され、それによってアノード導電体９３２がＰタイプ領域とのショットキー接合を形成する。前述した実施例の様に、セルフバイアス電極９２４は同濃度のドリフト領域ドーピング濃度におけるショットキーダイオード９００のブロッキング能力の向上に役立つ。
【００３６】
図１０は、ラテラルＭＯＳＦＥＴ６００の変更例の簡略化された斜投影図を示していて、ドレインプラグ１０３４（例えば金属からなるもの）がドリフト領域１００４内に深く伸長している。１つの実施例において、ドレインプラグ１０３４は電極トレンチ１０２２の深さとほぼ同じ深さまで伸長している。この実施例は、ドレインプラグ１０３４がドリフト領域１００４を介して電流を拡散させて、ＭＯＳＦＥＴのオン抵抗をさらに減少させる役目をする点において効果的である。このようなセルフバイアス電極の併用はトランジスタのオン抵抗及び電力消費を大いに減少させる。
【００３７】
図１１は、ラテラルＭＯＳＦＥＴの変更例の簡略化された斜投影図であって、ドレインプラグ１１３４に加えてドレインプラグ１１３４を囲むハイドープされたＮタイプドレイン領域１１１４が当該構造に組み込まれている。ドレイン領域１１１４は、トランジスタの電流経路の抵抗をさらに減少させかつドレインプラグのコンタクト抵抗も減少させる。ドレイン領域１１１４は、トレンチを形成して、当該トレンチをドレインプラグ（例えば金属）で充填する前にＮタイプ不純物のツーパス角度注入（ｔｗｏ−ｐａｓｓ ａｎｇｌｅｄ ｉｍｐｌａｎｔ）をすることによって形成され得る。
【００３８】
図１２は、本発明他の実施例に従ったＩＧＢＴ１２００のコレクタ終端における高導電性プラグ１２３４（例えば金属）及び付随するハイドープＰタイプコレクタ領域の実施例を示していて、この他の構造では図７のＩＧＢＴ７００と類似している。図１３は、本発明のさらに他の実施例に従ったラテラルダイオード１３００のカソード終端部における高導電性プラグ１３３４（例えば金属）及びハイドープＮタイプ領域１２１４の実施例を示していて、この他の構造では図８のラテラルダイオード８００に類似している。上述した実施例においてと同様に、プラグ１３３４及びＮ＋領域１３１４は当該ダイオードのオン抵抗を向上させるのに役立つ。高導電性プラグは図１３００に示されているのと同様にショットキーダイオード９００において実施してもよい。
【００３９】
図６から図１３は比較的ロードープされたｎタイプ層（例えば図６の層６０２）上を覆う比較的ハイドープのｎタイプ層（例えば図６の層６０４）を示している。これらの構造の１つの変更例において、これら２つの層の各々はハイドープされた基板上にエピタキシャルに形成される。他の変更例において、比較的ハイドープのｎタイプ層がエピタキシャル層であって、下にある比較的ロードープのｎタイプ層が基板でもよい。さらに他の実施例において、比較的ハイドープのｎタイプ層が、基板上に伸長するエピタキシャル層または基板であり得るライトドープされたｎタイプ層内へのｎタイプドーパントの注入及びドライブによって形成される。
【００４０】
図１４は、シリコンオンインシュレーター（ＳＯＩ）技術または埋没誘電体技術を用いたＭＯＳＦＥＴ１４００におけるセルフバイアス電極の実施例を示している。図示したように、ＭＯＳＦＥＴ１４００は誘電層１４４０（例えば酸化物からなるもの）上に構造が形成されていることを除けば図６のＭＯＳＦＥＴと類似している。１つの実施例において、シリコン領域１４０２及び１４０４は誘電層１４４０上に順番に形成されるエピタキシャル層である。他の実施例において、ドリフト領域１４０４はエピタキシャルに形成されたシリコン領域１４０２内へのドーパント注入及びドライブによって形成される。誘電層１４４０が埋没誘電体である場合、従来の半導体基板（図示せず）は誘電層１４４０の下にある。本明細書で開示されているＳＯＩまたは埋め込み誘電体を用いた他のラテラルパワーデバイス（ラテラルＩＧＢＴ、ラテラルダイオード及びラテラルショットキーダイオードを含む）の実施は本開示を知悉した当業者にとっては自明である。
【００４１】
図１５は図１４のＭＯＳＦＥＴの変更例を示していて、ＭＯＳＦＥＴ１４００内のライトドープされたシリコン領域１４０２が除去されており、電極１４２４がドリフト領域１５０４内で終端しかつドリフト領域１５０４と電気的に接触している。図１６はさらに他の変更例を示していて、ＭＯＳＦＥＴ１６００がシリコン１６０４の単層内に形成されている。図１５及び図１６に示した実施例と同様の集積化したセルフバイアス電極を有するその他のラテラルデバイスの実施例は本開示を知悉した当業者にとっては自明である。
【００４２】
図１７Ａから図１７Ｃは、セルフバイス電極の３つの例示的な配置の上面レイアウトを示したものである。図１７において、各々の電極１７２４Ａが誘電層１７２６Ａによってドリフト領域１７０４Ａから絶縁されている。図１７Ａにおいて、電極は図６から図１６も示されているように非整列な形態に配されている。図１７において、電極１７２４Ｂの多くは誘電性ウェル１７２６Ｂ内に列に沿って配されている。図１７Ｃも列に沿って並べられた電極１７２４Ｃを示しているが、各々の電極は誘電層１７２６Ｃによってドリフト領域１７０４Ｃから局所的に絶縁されている。図１７Ａから図１７Ｃの電極は四角形状であるが、円形、六角形及び楕円形のようなその他多くの形状を取り得る。
【００４３】
ＬＤＤ領域は本明細書で開示された様々な実施例の１つまたは複数と図６に関連して上述されているように組み合わされてもよい。図６から図１６がドリフト領域の上面で終端しているトレンチ電極を図示している一方で、図６から図１６のラテラルデバイスの他の実施例において、トレンチ電極はＭＯＳＦＥＴ３００内の電極３２４と同様に対応するトレンチに埋め込まれてもよい。
【００４４】
本明細書内で図示及び記述された様々なラテラルパワーＭＯＳＦＥＴ及びＩＧＢＴの実施例はプレーナゲート構造を有するが、本発明に全体として含まれている米国特許出願番号第１０／２６９，１２６号（出願日２００２年１０月３日）に開示されているようなトレンチゲート構造を有するラテラルＭＯＳＦＥＴ及びＩＧＢＴにおけるセルフバイアス電極の実施は本開示を知悉した当業者にとっては自明であるだろう。同様に、全体として本明細書に含まれている米国特許出願番号第１０／９５１，２５９号（出願日２００４年９月２６日）に開示されているようなシールドゲート構造を有するラテラルＭＯＳＦＥＴ及びＩＧＢＴにおけるセルフバイアス電極の実施は本開示を知悉した当業者にとって自明であるだろう。
【００４５】
前述において本発明の様々な実施例の詳細な説明をしたが、多くの代替例、変更例、組み合わせ及びこれらの実施例の置換が可能である。例えば、図６から図１６の例示的なラテラルパワーデバイスの実施例は、隣接するシリコン領域と電極の底部に沿って接触するセルフバイアス電極を組み込んでいるが、当該電極が隣接するシリコン領域と当該電極上面に沿って接触できるようなこれらのパワーデバイスの変更実施例または自明な変形（図２に示されているものと類似のもの）は本開示を知悉した当業者にとって自明である。様々な特徴、ドーピング濃度及び異なる半導電性層及び絶縁層を説明するために本明細書で提供した全ての材料タイプも説明の目的のみであって制限することを意図したものではない。例えば、本明細書で示された実施例における様々なシリコン領域及びセルフバイアス電極のドーピング極性は反対にされて、特別な実施例の逆の極性のデバイスを得てもよい。従って、これらの及び他の理由のために、上述で説明したことは特許請求の範囲によって定義される発明の範囲を制限するものではない。
【図面の簡単な説明】
【００４６】
【図１】図１は従来のラテラルＭＯＳＦＥＴ１００の簡略化された断面図である。
【図２】図２は２つの異なったセルフバイアス電極構造が組み込まれたラテラルＭＯＳＦＥＴの簡略化された断面図であって、本発明の実施例に従っている。
【図３】図３は２つの異なったセルフバイアス電極構造が組み込まれたラテラルＭＯＳＦＥＴの簡略化された断面図であって、本発明の実施例に従っている。
【図４】図４は図１の従来ＭＯＳＦＥＴ及び図３に示されたＭＯＳＦＥＴ実施例のドリフト領域内の電界分布を各々示すシミュレーション結果である。
【図５】図５は図１の従来ＭＯＳＦＥＴ及び図３に示されたＭＯＳＦＥＴ実施例のドリフト領域内の電界分布を各々示すシミュレーション結果である。
【図６】図６はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図７】図７はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図８】図８はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図９】図９はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１０】図１０はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１１】図１１はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１２】図１２はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１３】図１３はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１４】図１４はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１５】図１５はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１６】図１６はセルフバイアス電極構造が組み込まれた様々なラテラルパワーデバイス構造の斜投影図であって、本発明の他の実施例に従っている。
【図１７Ａ】図１７Ａはセルフバイアス電極の３つの例示配置の上面図であって、本発明の実施例に従っている。
【図１７Ｂ】図１７Ｂはセルフバイアス電極の３つの例示配置の上面図であって、本発明の実施例に従っている。
【図１７Ｃ】図１７Ｃはセルフバイアス電極の３つの例示配置の上面図であって、本発明の実施例に従っている。
【特許請求の範囲】
【請求項１】
半導体トランジスタであって、
第１導電タイプのドリフト領域と、
前記ドリフト領域内に設けられ、前記ドリフト領域との間でｐｎ接合を形成する第２導電タイプのウェル領域と、
前記ウェル領域内の第１導電タイプの第１ハイドープシリコン領域と、
前記ドリフト領域内に設けられ、前記ウェル領域から横方向に離間している第２ハイドープシリコン領域と、
前記ドリフト領域内に設けられ、各々のトレンチがトレンチ側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む複数のトレンチと、を含み、
導電状態において前記半導体トランジスタをバイアスすると、電流がドリフト領域を介して第１と第２のハイドープシリコン領域間を横方向に流れ、前記複数のトレンチが前記電流の流れに対して垂直方向に伸長することを特徴とする半導体トランジスタ。
【請求項２】
請求項１記載の半導体トランジスタであって、各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体トランジスタ。
【請求項３】
請求項２記載の半導体トランジスタであって、前記ドリフト領域が前記第１導電タイプの第３シリコン領域上に伸長し、前記第３シリコン領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とする半導体トランジスタ。
【請求項４】
請求項１記載の半導体トランジスタであって、各々の導電性電極が各々のトレンチ底部に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体トランジスタ。
【請求項５】
請求項１記載の半導体トランジスタであって、前記ドリフト領域が第３シリコン領域上に伸長し、前記第３シリコン領域が前記ドリフト領域のドーピング濃度よりも低いドーピング濃度であり、前記複数のトレンチが前記ドリフト領域を貫通しかつ前記第３シリコン領域内で終端し、各々のトレンチ内の前記導電性電極が各々のトレンチ底部に沿って前記第３シリコン領域と電気的に接触していることを特徴とする半導体トランジスタ。
【請求項６】
請求項５記載の半導体トランジスタであって、前記第３シリコン領域が誘電層上に伸長することを特徴とする半導体トランジスタ。
【請求項７】
請求項１記載の半導体トランジスタであって、前記ドリフト領域が誘電層上に伸長することを特徴とする半導体トランジスタ。
【請求項８】
請求項１記載の半導体トランジスタであって、各々の導電性電極が第２導電タイプであることを特徴とする半導体トランジスタ。
【請求項９】
請求項５記載の半導体トランジスタであって、前記ウェル領域と前記第２ハイドープシリコン領域との間の前記ドリフト領域の上部内に伸長する前記第１導電タイプのＬＤＤ領域をさらに有し、前記ＬＤＤ領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とする半導体トランジスタ。
【請求項１０】
請求項１記載の半導体トランジスタであって、前記複数の電極が前記ウェル領域と前記第２ハイドープシリコン領域の間に非整列な形態に配されていることを特徴とする半導体トランジスタ。
【請求項１１】
請求項１記載の半導体トランジスタであって、前記半導体トランジスタがＭＯＳＦＥＴであり、前記第１ハイドープシリコン領域がソース領域を形成し、前記第２ハイドープシリコン領域が第１導電タイプであり、ドレイン領域を形成し、
前記デバイスが、前記ウェル領域の一部上に伸長して前記ソース領域及び前記ドリフト領域と重なるプレーナゲートをさらに含むことを特徴とする半導体トランジスタ。
【請求項１２】
請求項１１記載の半導体トランジスタであって、前記第２ハイドープシリコン領域内に伸長する高導電性ドレインプラグをさらに含むことを特徴とする半導体トランジスタ。
【請求項１３】
請求項１２記載の半導体トランジスタであって、前記高導電ドレインプラグ及び前記複数のトレンチが実質的に同じ深さまで伸長することを特徴とする半導体トランジスタ。
【請求項１４】
請求項１記載の半導体トランジスタであって、前記半導体トランジスタがＩＧＢＴであり、前記第２ハイドープシリコン領域が前記第２導電タイプであり、コレクタ領域を形成し、
前記デバイスが、前記ウェル領域の一部上に伸長して前記第１ハイドープシリコン領域及び前記ドリフト領域に重なるプレーナゲートを含むことを特徴とする半導体トランジスタ。
【請求項１５】
請求項１４記載の半導体トランジスタであって、前記コレクタ領域内に伸長している高導電性コレクタプラグをさらに含むことを特徴とする半導体トランジスタ。
【請求項１６】
請求項１５記載の半導体トランジスタであって、前記高導電性コレクタプラグ及び前記複数のトレンチが実質的に同じ深さまで伸長していることを特徴とする半導体トランジスタ。
【請求項１７】
半導体ダイオードであって、
第１導電タイプのドリフト領域と、
ドリフト領域内に設けられ、前記ドリフト領域との間でｐｎ接合を形成する第２導電タイプのアノード領域と、
前記ドリフト領域内に設けられ、前記アノード領域と横方向に離間している前記第１導電タイプの第１ハイドープシリコン領域と、
前記ドリフト領域内に設けられ、各々のトレンチが前記トレンチ側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む複数のトレンチと、を含み、
導電状態において前記半導体パワーダイオードをバイアスするときに、電流が前記ドリフト領域を介して前記アノード領域と前記第１ハイドープシリコン領域の間を横方向に流れ、前記複数のトレンチが前記電流の流れに対して垂直方向に伸長することを特徴とする半導体ダイオード。
【請求項１８】
請求項１７記載の半導体ダイオードであって、各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体ダイオード。
【請求項１９】
請求項１８記載の半導体ダイオードであって、前記ドリフト領域が第１導電タイプの第２シリコン領域上に伸長し、前記第２シリコン領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とする半導体ダイオード。
【請求項２０】
請求項１７記載の半導体ダイオードであって、各々の導電性電極が各々のトレンチ底部に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体ダイオード。
【請求項２１】
請求項１７記載の半導体ダイオードであって、前記ドリフト領域が第２シリコン領域上に伸長し、前記第２シリコン領域が前記ドリフト領域のドーピング濃度よりも低いドーピング濃度であって、前記複数のトレンチが前記ドリフト領域を貫通しかつ前記第２シリコン領域内で終端し、前記各々のトレンチ内の導電性電極が各々のトレンチ底部に沿って前記第２シリコン領域と電気的に接触していることを特徴とする半導体ダイオード。
【請求項２２】
請求項２１記載の半導体ダイオードであって、前記第２シリコン領域が誘電層上に伸長することを特徴とする半導体ダイオード。
【請求項２３】
請求項１７記載の半導体ダイオードであって、前記ドリフト領域が誘電層上に伸長することを特徴とする半導体ダイオード。
【請求項２４】
請求項１７記載の半導体ダイオードであって、各々の導電性電極が第２導電タイプであることを特徴とする半導体ダイオード。
【請求項２５】
請求項１７記載の半導体ダイオードであって、前記複数の電極が前記アノード領域と前記第１ハイドープシリコン領域の間に非整列な形態に配されていることを特徴とする半導体ダイオード。
【請求項２６】
請求項１７記載の半導体ダイオードであって、前記第１ハイドープシリコン領域内に伸長している高導電性プラグをさらに含むことを特徴とする半導体ダイオード。
【請求項２７】
請求項２６記載の半導体ダイオードであって、前記高導電性プラグ及び前記複数のトレンチが実質的に同じ深さまで伸長していることを特徴とする半導体ダイオード。
【請求項２８】
ショットキーダイオードであって、
第１導電タイプのドリフト領域と、
前記ドリフト領域内の第１導電タイプのライトドープシリコン領域と、
前記ライトドープシリコン領域を覆いかつ前記ライトドープシリコン領域と電気的に接触するように設けられ、前記ライトドープシリコン領域とショットキー接合を形成する導電体層と、
前記ドリフト領域内に設けられ、前記ライトドープシリコン領域と横方向に離間されている前記第１導電タイプのハイドープシリコン領域と、
前記ドリフト領域内に設けられ、各々のトレンチが前記トレンチ側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む複数のトレンチと、を含み、
導電状態において前記ショットキーダイオードをバイアスするときに前記ドリフト領域を介して前記ライトドープシリコン領域と前記ハイドープシリコン領域の間に横方向に電流が流れ、前記複数のトレンチが前記電流の流れに対して垂直方向に伸長することを特徴とするショットキーダイオード。
【請求項２９】
請求項２８記載のショットキーダイオードであって、各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触していることを特徴とするショットキーダイオード。
【請求項３０】
請求項２９記載のショットキーダイオードであって、前記ドリフト領域が前記第１導電タイプのシリコン領域上に伸長し、前記シリコン領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とするショットキーダイオード。
【請求項３１】
請求項２８記載のショットキーダイオードであって、各々の導電性電極が各々のトレンチの底部に沿って前記ドリフト領域と電気的に接触することを特徴とするショットキーダイオード。
【請求項３２】
請求項２８記載のショットキーダイオードであって、前記ドリフト領域がシリコン領域上に伸長し、前記シリコン領域が前記ドリフト領域のドーピング濃度よりも低いドーピング濃度であって、前記複数のトレンチが前記ドリフト領域を貫通しかつ前記シリコン領域内で終端し、前記各々のトレンチ内の導電性電極が各々のトレンチ底部に沿って前記シリコン領域と電気的に接触していることを特徴とするショットキーダイオード。
【請求項３３】
請求項３２記載のショットキーダイオードであって、前記シリコン領域が誘電層上に伸長することを特徴とするショットキーダイオード。
【請求項３４】
請求項２８記載のショットキーダイオードであって、前記ドリフト領域が誘電層上に伸長することを特徴とするショットキーダイオード。
【請求項３５】
請求項２８記載のショットキーダイオードであって、各々の導電性電極が第２導電タイプであることを特徴とするショットキーダイオード。
【請求項３６】
請求項２８記載のショットキーダイオードであって、前記複数の電極が前記ライトドープシリコン領域と前記ハイドープシリコン領域の間に非整列な形態に配されていることを特徴とするショットキーダイオード。
【請求項３７】
請求項２８記載のショットキーダイオードであって、前記ハイドープシリコン領域内に伸長する高導電性プラグをさらに含むことを特徴とするショットキーダイオード。
【請求項３８】
請求項３７記載のショットキーダイオードであって、前記高導電性プラグ及び前記複数のトレンチが実質的に同じ深さまで伸長していることを特徴とするショットキーダイオード。
【請求項３９】
半導体トランジスタの製造方法であって、
第１導電タイプのドリフト領域内にウェル領域を形成するステップであって、前記ウェル領域が第２導電タイプであり、前記ドリフト領域及び前記ウェル領域の間でｐｎ接合が形成されるステップと、
前記ウェル領域内に前記第１導電タイプの第１ハイドープシリコン領域を形成するステップと、
前記ドリフト領域内に第２ハイドープシリコン領域を形成するステップであって、前記第２ハイドープシリコン領域が前記ウェル領域から横方向に離間されていて、導電状態において前記半導体トランジスタをバイアスするときに電流が前記ドリフト領域を介して第１と第２ハイドープシリコン領域の間を横方向に流れるステップと、
前記ドリフト領域内に前記電流の流れに対して垂直方向に伸長する複数のトレンチを形成するステップと、
前記トレンチ側壁の少なくとも一部をライニングする誘電層を形成するステップと、
各々のトレンチ内に少なくとも１つの導電性電極を形成するステップと、
を含むことを特徴とする方法。
【請求項４０】
請求項３９記載の方法であって、前記誘電層が形成され各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４１】
請求項４０記載の方法であって、前記第１導電タイプの基板上にエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記ドリフト領域を形成し、前記基板が前記ドリフト領域よりも高いドーピング濃度であるステップをさらに含むことを特徴とする方法。
【請求項４２】
請求項３９記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチ底部に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４３】
請求項３９記載の方法であって、前記少なくとも１つの導電性電極を形成するステップが、前記複数のトレンチを充填するポリシリコン層を形成するステップであって、前記ポリシリコン層がｉｎ−ｓｉｔｕドーピングされて第２導電タイプをもつステップを含むことを特徴とする方法。
【請求項４４】
請求項３９記載の方法であって、前記ドリフト領域の予め定められた表面領域上に伸長するプレーナゲートを形成するステップをさらに含むことを特徴とする方法。
【請求項４５】
半導体ダイオードの製造方法であって、
第１導電タイプのドリフト領域内にアノード領域を形成するステップであって、前記アノード領域が第２導電タイプであり前記アノード領域と前記ドリフト領域の間でｐｎ接合が形成されるステップと、
前記ドリフト領域内に前記第１導電タイプの第１ハイドープシリコン領域を形成するステップであって、前記第１ハイドープシリコン領域が前記アノード領域から横方向に離間されていて、導電状態において前記半導体パワーダイオードをバイアスするときに電流が前記ドリフト領域を介して前記アノード領域と前記第１ハイドープシリコン領域の間を横方向に流れるステップと、
前記ドリフト領域内に前記電流の流れに対して垂直方向に伸長する複数のトレンチを形成するステップと、
各々のトレンチ側壁の少なくとも一部をライニングする誘電層を形成するステップと、
各々のトレンチ内に少なくとも１つの導電性電極を形成するステップと、
を含むことを特徴とする方法。
【請求項４６】
請求項４５記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチ上部側壁に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４７】
請求項４６記載の方法であって、前記第１導電タイプの基板上にエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記ドリフト領域を形成し、前記基板が前記ドリフト領域よりも高いドーピング濃度であるステップをさらに含むことを特徴とする方法。
【請求項４８】
請求項４５記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチの底部に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４９】
請求項４５に記載の方法であって、前記少なくとも１つの導電性電極を形成するステップが、前記複数のトレンチを充填するポリシリコン層を形成するステップであって、前記ポリシリコンの層がｉｎ−ｓｉｔｕドーピングされて第２導電タイプをもつステップを含むことを特徴とする方法。
【請求項５０】
ショットキーダイオードを製造する方法であって、
前記第１導電タイプのドリフト領域内に第１導電タイプのライトドープシリコン領域を形成するステップと、
前記ライトドープシリコン領域上に形成されかつ前記ライトドープシリコンと電気的に接触する導電体層を形成するステップであって、前記導電体層が前記ライトドープシリコン領域とショットキー接合を形成するステップと、
前記ドリフト領域内に前記第１導電タイプのハイドープシリコン領域を形成するステップであって、前記ハイドープシリコン領域が前記ライトドープシリコン領域から横方向に離間されていて、導電状態において前記ショットキーダイオードをバイアスするときに電流が前記ドリフト領域を介して前記ライトドープシリコン領域と前記ハイドープシリコン領域の間を横方向に流れるステップと、
前記ドリフト領域内に前記電流の流れに対して垂直方向に伸長する複数のトレンチを形成するステップと、
各々のトレンチ側壁の少なくとも一部をライニングする誘電層を形成するステップと、
各々のトレンチ内に少なくとも１つの導電性電極を形成するステップ、
を含むことを特徴とする方法。
【請求項５１】
請求項５０記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチの側壁上部に沿って前記ドリフト領域と電気的に接触していることを特徴とする方法。
【請求項５２】
請求項５１記載の方法であって、前記第１導電タイプの基板上にエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記ドリフト層を形成し、前記基板が前記ドリフト領域よりも高いドーピング濃度であるステップをさらに含む方法。
【請求項５３】
請求項５０記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチ底部に沿って電気的に接触することを特徴とする方法。
【請求項５４】
請求項５０記載の方法であって、前記少なくとも１つの導電性電極を形成するステップが、ポリシリコン層を形成して前記複数のトレンチを充填するステップであって、前記ポリシリコン層がｉｎ−ｓｉｔｕドーピングされて第２導電タイプをもつステップを含むことを特徴とする方法。
【請求項１】
半導体トランジスタであって、
第１導電タイプのドリフト領域と、
前記ドリフト領域内に設けられ、前記ドリフト領域との間でｐｎ接合を形成する第２導電タイプのウェル領域と、
前記ウェル領域内の第１導電タイプの第１ハイドープシリコン領域と、
前記ドリフト領域内に設けられ、前記ウェル領域から横方向に離間している第２ハイドープシリコン領域と、
前記ドリフト領域内に設けられ、各々のトレンチがトレンチ側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む複数のトレンチと、を含み、
導電状態において前記半導体トランジスタをバイアスすると、電流がドリフト領域を介して第１と第２のハイドープシリコン領域間を横方向に流れ、前記複数のトレンチが前記電流の流れに対して垂直方向に伸長することを特徴とする半導体トランジスタ。
【請求項２】
請求項１記載の半導体トランジスタであって、各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体トランジスタ。
【請求項３】
請求項２記載の半導体トランジスタであって、前記ドリフト領域が前記第１導電タイプの第３シリコン領域上に伸長し、前記第３シリコン領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とする半導体トランジスタ。
【請求項４】
請求項１記載の半導体トランジスタであって、各々の導電性電極が各々のトレンチ底部に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体トランジスタ。
【請求項５】
請求項１記載の半導体トランジスタであって、前記ドリフト領域が第３シリコン領域上に伸長し、前記第３シリコン領域が前記ドリフト領域のドーピング濃度よりも低いドーピング濃度であり、前記複数のトレンチが前記ドリフト領域を貫通しかつ前記第３シリコン領域内で終端し、各々のトレンチ内の前記導電性電極が各々のトレンチ底部に沿って前記第３シリコン領域と電気的に接触していることを特徴とする半導体トランジスタ。
【請求項６】
請求項５記載の半導体トランジスタであって、前記第３シリコン領域が誘電層上に伸長することを特徴とする半導体トランジスタ。
【請求項７】
請求項１記載の半導体トランジスタであって、前記ドリフト領域が誘電層上に伸長することを特徴とする半導体トランジスタ。
【請求項８】
請求項１記載の半導体トランジスタであって、各々の導電性電極が第２導電タイプであることを特徴とする半導体トランジスタ。
【請求項９】
請求項５記載の半導体トランジスタであって、前記ウェル領域と前記第２ハイドープシリコン領域との間の前記ドリフト領域の上部内に伸長する前記第１導電タイプのＬＤＤ領域をさらに有し、前記ＬＤＤ領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とする半導体トランジスタ。
【請求項１０】
請求項１記載の半導体トランジスタであって、前記複数の電極が前記ウェル領域と前記第２ハイドープシリコン領域の間に非整列な形態に配されていることを特徴とする半導体トランジスタ。
【請求項１１】
請求項１記載の半導体トランジスタであって、前記半導体トランジスタがＭＯＳＦＥＴであり、前記第１ハイドープシリコン領域がソース領域を形成し、前記第２ハイドープシリコン領域が第１導電タイプであり、ドレイン領域を形成し、
前記デバイスが、前記ウェル領域の一部上に伸長して前記ソース領域及び前記ドリフト領域と重なるプレーナゲートをさらに含むことを特徴とする半導体トランジスタ。
【請求項１２】
請求項１１記載の半導体トランジスタであって、前記第２ハイドープシリコン領域内に伸長する高導電性ドレインプラグをさらに含むことを特徴とする半導体トランジスタ。
【請求項１３】
請求項１２記載の半導体トランジスタであって、前記高導電ドレインプラグ及び前記複数のトレンチが実質的に同じ深さまで伸長することを特徴とする半導体トランジスタ。
【請求項１４】
請求項１記載の半導体トランジスタであって、前記半導体トランジスタがＩＧＢＴであり、前記第２ハイドープシリコン領域が前記第２導電タイプであり、コレクタ領域を形成し、
前記デバイスが、前記ウェル領域の一部上に伸長して前記第１ハイドープシリコン領域及び前記ドリフト領域に重なるプレーナゲートを含むことを特徴とする半導体トランジスタ。
【請求項１５】
請求項１４記載の半導体トランジスタであって、前記コレクタ領域内に伸長している高導電性コレクタプラグをさらに含むことを特徴とする半導体トランジスタ。
【請求項１６】
請求項１５記載の半導体トランジスタであって、前記高導電性コレクタプラグ及び前記複数のトレンチが実質的に同じ深さまで伸長していることを特徴とする半導体トランジスタ。
【請求項１７】
半導体ダイオードであって、
第１導電タイプのドリフト領域と、
ドリフト領域内に設けられ、前記ドリフト領域との間でｐｎ接合を形成する第２導電タイプのアノード領域と、
前記ドリフト領域内に設けられ、前記アノード領域と横方向に離間している前記第１導電タイプの第１ハイドープシリコン領域と、
前記ドリフト領域内に設けられ、各々のトレンチが前記トレンチ側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む複数のトレンチと、を含み、
導電状態において前記半導体パワーダイオードをバイアスするときに、電流が前記ドリフト領域を介して前記アノード領域と前記第１ハイドープシリコン領域の間を横方向に流れ、前記複数のトレンチが前記電流の流れに対して垂直方向に伸長することを特徴とする半導体ダイオード。
【請求項１８】
請求項１７記載の半導体ダイオードであって、各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体ダイオード。
【請求項１９】
請求項１８記載の半導体ダイオードであって、前記ドリフト領域が第１導電タイプの第２シリコン領域上に伸長し、前記第２シリコン領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とする半導体ダイオード。
【請求項２０】
請求項１７記載の半導体ダイオードであって、各々の導電性電極が各々のトレンチ底部に沿って前記ドリフト領域と電気的に接触していることを特徴とする半導体ダイオード。
【請求項２１】
請求項１７記載の半導体ダイオードであって、前記ドリフト領域が第２シリコン領域上に伸長し、前記第２シリコン領域が前記ドリフト領域のドーピング濃度よりも低いドーピング濃度であって、前記複数のトレンチが前記ドリフト領域を貫通しかつ前記第２シリコン領域内で終端し、前記各々のトレンチ内の導電性電極が各々のトレンチ底部に沿って前記第２シリコン領域と電気的に接触していることを特徴とする半導体ダイオード。
【請求項２２】
請求項２１記載の半導体ダイオードであって、前記第２シリコン領域が誘電層上に伸長することを特徴とする半導体ダイオード。
【請求項２３】
請求項１７記載の半導体ダイオードであって、前記ドリフト領域が誘電層上に伸長することを特徴とする半導体ダイオード。
【請求項２４】
請求項１７記載の半導体ダイオードであって、各々の導電性電極が第２導電タイプであることを特徴とする半導体ダイオード。
【請求項２５】
請求項１７記載の半導体ダイオードであって、前記複数の電極が前記アノード領域と前記第１ハイドープシリコン領域の間に非整列な形態に配されていることを特徴とする半導体ダイオード。
【請求項２６】
請求項１７記載の半導体ダイオードであって、前記第１ハイドープシリコン領域内に伸長している高導電性プラグをさらに含むことを特徴とする半導体ダイオード。
【請求項２７】
請求項２６記載の半導体ダイオードであって、前記高導電性プラグ及び前記複数のトレンチが実質的に同じ深さまで伸長していることを特徴とする半導体ダイオード。
【請求項２８】
ショットキーダイオードであって、
第１導電タイプのドリフト領域と、
前記ドリフト領域内の第１導電タイプのライトドープシリコン領域と、
前記ライトドープシリコン領域を覆いかつ前記ライトドープシリコン領域と電気的に接触するように設けられ、前記ライトドープシリコン領域とショットキー接合を形成する導電体層と、
前記ドリフト領域内に設けられ、前記ライトドープシリコン領域と横方向に離間されている前記第１導電タイプのハイドープシリコン領域と、
前記ドリフト領域内に設けられ、各々のトレンチが前記トレンチ側壁の少なくとも一部及び少なくとも１つの導電性電極をライニングする誘電層を含む複数のトレンチと、を含み、
導電状態において前記ショットキーダイオードをバイアスするときに前記ドリフト領域を介して前記ライトドープシリコン領域と前記ハイドープシリコン領域の間に横方向に電流が流れ、前記複数のトレンチが前記電流の流れに対して垂直方向に伸長することを特徴とするショットキーダイオード。
【請求項２９】
請求項２８記載のショットキーダイオードであって、各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触していることを特徴とするショットキーダイオード。
【請求項３０】
請求項２９記載のショットキーダイオードであって、前記ドリフト領域が前記第１導電タイプのシリコン領域上に伸長し、前記シリコン領域が前記ドリフト領域よりも高いドーピング濃度であることを特徴とするショットキーダイオード。
【請求項３１】
請求項２８記載のショットキーダイオードであって、各々の導電性電極が各々のトレンチの底部に沿って前記ドリフト領域と電気的に接触することを特徴とするショットキーダイオード。
【請求項３２】
請求項２８記載のショットキーダイオードであって、前記ドリフト領域がシリコン領域上に伸長し、前記シリコン領域が前記ドリフト領域のドーピング濃度よりも低いドーピング濃度であって、前記複数のトレンチが前記ドリフト領域を貫通しかつ前記シリコン領域内で終端し、前記各々のトレンチ内の導電性電極が各々のトレンチ底部に沿って前記シリコン領域と電気的に接触していることを特徴とするショットキーダイオード。
【請求項３３】
請求項３２記載のショットキーダイオードであって、前記シリコン領域が誘電層上に伸長することを特徴とするショットキーダイオード。
【請求項３４】
請求項２８記載のショットキーダイオードであって、前記ドリフト領域が誘電層上に伸長することを特徴とするショットキーダイオード。
【請求項３５】
請求項２８記載のショットキーダイオードであって、各々の導電性電極が第２導電タイプであることを特徴とするショットキーダイオード。
【請求項３６】
請求項２８記載のショットキーダイオードであって、前記複数の電極が前記ライトドープシリコン領域と前記ハイドープシリコン領域の間に非整列な形態に配されていることを特徴とするショットキーダイオード。
【請求項３７】
請求項２８記載のショットキーダイオードであって、前記ハイドープシリコン領域内に伸長する高導電性プラグをさらに含むことを特徴とするショットキーダイオード。
【請求項３８】
請求項３７記載のショットキーダイオードであって、前記高導電性プラグ及び前記複数のトレンチが実質的に同じ深さまで伸長していることを特徴とするショットキーダイオード。
【請求項３９】
半導体トランジスタの製造方法であって、
第１導電タイプのドリフト領域内にウェル領域を形成するステップであって、前記ウェル領域が第２導電タイプであり、前記ドリフト領域及び前記ウェル領域の間でｐｎ接合が形成されるステップと、
前記ウェル領域内に前記第１導電タイプの第１ハイドープシリコン領域を形成するステップと、
前記ドリフト領域内に第２ハイドープシリコン領域を形成するステップであって、前記第２ハイドープシリコン領域が前記ウェル領域から横方向に離間されていて、導電状態において前記半導体トランジスタをバイアスするときに電流が前記ドリフト領域を介して第１と第２ハイドープシリコン領域の間を横方向に流れるステップと、
前記ドリフト領域内に前記電流の流れに対して垂直方向に伸長する複数のトレンチを形成するステップと、
前記トレンチ側壁の少なくとも一部をライニングする誘電層を形成するステップと、
各々のトレンチ内に少なくとも１つの導電性電極を形成するステップと、
を含むことを特徴とする方法。
【請求項４０】
請求項３９記載の方法であって、前記誘電層が形成され各々の導電性電極が各々のトレンチの上部側壁に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４１】
請求項４０記載の方法であって、前記第１導電タイプの基板上にエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記ドリフト領域を形成し、前記基板が前記ドリフト領域よりも高いドーピング濃度であるステップをさらに含むことを特徴とする方法。
【請求項４２】
請求項３９記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチ底部に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４３】
請求項３９記載の方法であって、前記少なくとも１つの導電性電極を形成するステップが、前記複数のトレンチを充填するポリシリコン層を形成するステップであって、前記ポリシリコン層がｉｎ−ｓｉｔｕドーピングされて第２導電タイプをもつステップを含むことを特徴とする方法。
【請求項４４】
請求項３９記載の方法であって、前記ドリフト領域の予め定められた表面領域上に伸長するプレーナゲートを形成するステップをさらに含むことを特徴とする方法。
【請求項４５】
半導体ダイオードの製造方法であって、
第１導電タイプのドリフト領域内にアノード領域を形成するステップであって、前記アノード領域が第２導電タイプであり前記アノード領域と前記ドリフト領域の間でｐｎ接合が形成されるステップと、
前記ドリフト領域内に前記第１導電タイプの第１ハイドープシリコン領域を形成するステップであって、前記第１ハイドープシリコン領域が前記アノード領域から横方向に離間されていて、導電状態において前記半導体パワーダイオードをバイアスするときに電流が前記ドリフト領域を介して前記アノード領域と前記第１ハイドープシリコン領域の間を横方向に流れるステップと、
前記ドリフト領域内に前記電流の流れに対して垂直方向に伸長する複数のトレンチを形成するステップと、
各々のトレンチ側壁の少なくとも一部をライニングする誘電層を形成するステップと、
各々のトレンチ内に少なくとも１つの導電性電極を形成するステップと、
を含むことを特徴とする方法。
【請求項４６】
請求項４５記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチ上部側壁に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４７】
請求項４６記載の方法であって、前記第１導電タイプの基板上にエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記ドリフト領域を形成し、前記基板が前記ドリフト領域よりも高いドーピング濃度であるステップをさらに含むことを特徴とする方法。
【請求項４８】
請求項４５記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチの底部に沿って前記ドリフト領域と電気的に接触することを特徴とする方法。
【請求項４９】
請求項４５に記載の方法であって、前記少なくとも１つの導電性電極を形成するステップが、前記複数のトレンチを充填するポリシリコン層を形成するステップであって、前記ポリシリコンの層がｉｎ−ｓｉｔｕドーピングされて第２導電タイプをもつステップを含むことを特徴とする方法。
【請求項５０】
ショットキーダイオードを製造する方法であって、
前記第１導電タイプのドリフト領域内に第１導電タイプのライトドープシリコン領域を形成するステップと、
前記ライトドープシリコン領域上に形成されかつ前記ライトドープシリコンと電気的に接触する導電体層を形成するステップであって、前記導電体層が前記ライトドープシリコン領域とショットキー接合を形成するステップと、
前記ドリフト領域内に前記第１導電タイプのハイドープシリコン領域を形成するステップであって、前記ハイドープシリコン領域が前記ライトドープシリコン領域から横方向に離間されていて、導電状態において前記ショットキーダイオードをバイアスするときに電流が前記ドリフト領域を介して前記ライトドープシリコン領域と前記ハイドープシリコン領域の間を横方向に流れるステップと、
前記ドリフト領域内に前記電流の流れに対して垂直方向に伸長する複数のトレンチを形成するステップと、
各々のトレンチ側壁の少なくとも一部をライニングする誘電層を形成するステップと、
各々のトレンチ内に少なくとも１つの導電性電極を形成するステップ、
を含むことを特徴とする方法。
【請求項５１】
請求項５０記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチの側壁上部に沿って前記ドリフト領域と電気的に接触していることを特徴とする方法。
【請求項５２】
請求項５１記載の方法であって、前記第１導電タイプの基板上にエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記ドリフト層を形成し、前記基板が前記ドリフト領域よりも高いドーピング濃度であるステップをさらに含む方法。
【請求項５３】
請求項５０記載の方法であって、前記誘電層が形成されて各々の導電性電極が各々のトレンチ底部に沿って電気的に接触することを特徴とする方法。
【請求項５４】
請求項５０記載の方法であって、前記少なくとも１つの導電性電極を形成するステップが、ポリシリコン層を形成して前記複数のトレンチを充填するステップであって、前記ポリシリコン層がｉｎ−ｓｉｔｕドーピングされて第２導電タイプをもつステップを含むことを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【公表番号】特表２００９−５２７９０１（Ｐ２００９−５２７９０１Ａ）
【公表日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−５５５４３６（Ｐ２００８−５５５４３６）
【出願日】平成１９年２月６日（２００７．２．６）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０６１７１８
【国際公開番号】ＷＯ２００７／０９８３１７
【国際公開日】平成１９年８月３０日（２００７．８．３０）
【出願人】（５９９０１１３５５）フェアチャイルド・セミコンダクター・コーポレーション (62)
【Ｆターム（参考）】
【公表日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成１９年２月６日（２００７．２．６）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０６１７１８
【国際公開番号】ＷＯ２００７／０９８３１７
【国際公開日】平成１９年８月３０日（２００７．８．３０）
【出願人】（５９９０１１３５５）フェアチャイルド・セミコンダクター・コーポレーション (62)
【Ｆターム（参考）】
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