【課題】半導体装置の所望のソース／ドレイン接合深さの近傍にある、エンドオブレンジ（ＥＯＲ）領域の存在の、負の影響を低減する。
【解決手段】装置とその装置の製造方法が記載され、それにより、装置がエンドオブレンジ欠陥から離れた浅い接合深さを有する。方法は、シリコンのような結晶半導体中に、第１深さまで、アモルファス領域を形成する工程と、これに続いて、例えば炭素のような置換型元素を、第１深さより浅い深さまで注入する工程とを含む。続いて領域は例えばリンやボロンのような適当なドーパントでドープされ、熱処理工程によりアモルファス領域が再結晶化される。 （もっと読む）

応力印加電界効果トランジスタ（４０）およびその製造方法が提供される。前記電界効果トランジスタ（４０）は、シリコン基板（４４）を有し、前記シリコン基板を覆うゲート絶縁物（５４）を有する。前記ゲート絶縁物をゲート電極（６２）が覆っており、前記ゲート電極の下の前記シリコン基板内にチャネル領域（６８）を画定する。前記シリコン基板に第１の厚さの第１のシリコンゲルマニウム領域（７６）が埋め込まれており、前記チャネル領域と接している。前記シリコン基板には、前記第１の厚さよりも厚い第２の厚さを有し、前記チャネル領域から離れている第２のシリコンゲルマニウム領域（８２）も埋め込まれている。
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装置は、電界効果トランジスタＦＥＴを含む。ＦＥＴは、第１の半導体の領域と、第１の半導体の領域上に位置する第２の半導体の層とを含む。層および領域は、半導体ヘテロ構造を形成する。ＦＥＴはまた、領域および層の１つの上に位置するソースおよびドレイン電極と、半導体ヘテロ構造のチャネル部の導電率を制御するように配置されたゲート電極とを含む。チャネル部は、ソース電極とドレイン電極の間に位置する。ゲート電極は、チャネル部、ならびにソースおよびドレイン電極の一部分の垂直上方に位置する。
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【課題】膜を薬液により除去する際に、膜の形成領域以外の領域においてエッチングによりシリコンからなる基板の掘れを防ぐ半導体装置の製造方法を提供する。
【解決手段】本発明の一実施形態の半導体装置の製造方法は、ダミーサイドウォール１０３の窒化ケイ素膜をエッチング除去する際に、シリコン基板１００や、ゲート電極１０１表面に第一の酸化膜１０５を形成して表面を保護し、薬液により窒化ケイ素膜の一部をエッチングし、同時にエッチングされた第一の酸化膜１０５の一部を補うための、第二の酸化膜１０８を形成して、ダミーサイドウォール１０３の窒化ケイ素膜を完全に除去するエッチングを行う。 （もっと読む）

【課題】リーク特性等の特性が優れた高誘電体絶縁膜を提供する。
【解決手段】本発明の絶縁膜は、第１の金属と酸素からなる金属酸化物にフッ素を導入した絶縁膜であって、窒素或いは前記金属酸化物をなす第１の金属の価数よりも小さな価数の第２の金属を少なくとも１つ、前記フッ素と同時に導入したことを特徴とし、窒素または前記第２の金属の量を［Ｘ］、フッ素の量を［Ｆ］と表わすとき、｛［Ｘ］−［Ｆ］｝／２≦８．４atomic％であることを特徴とする。 （もっと読む）

【課題】組成バラツキや接合リークが発生しにくいＦＵＳＩ電極構造を有する半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板300に、HDP-NSG301を形成し、ゲート絶縁膜302とポリシリコン膜303とハードマスク膜とを形成し電極形状にパターニングし、イオン注入し、ポリシリコン膜303とハードマスク膜の側面にサイドウォール（306，307）を形成し、シリコン基板300にさらにイオン注入し、ハードマスク膜304を除去し、ポリシリコン膜303の上面の端部に当該ポリシリコン膜303の形状を規整するためのストッパ312を形成する（図中の(a)までの工程）。その後に、ポリシリコン膜303上にニッケル金属膜314を形成し、熱処理を施すことにより、シリサイド化されたゲート電極315を形成する（図中の(b)〜(d)の工程）。シリサイド化反応の際の膨張がストッパ312によって抑制されるので、接合リークの発生を防止することが可能となる。 （もっと読む）

【課題】 ＳＯＩ基板を用いることなく、ＭＩＳ型電界効果トランジスタの微細化により高い相互コンダクタンスを維持しながら、出力抵抗の高い半導体装置及びその製造方法を提供する。
【解決手段】 少なくともドレイン領域の直下に、空乏層の延びを抑制する逆導電型の高濃度領域と、ソース領域とチャネル領域との間に、チャネル領域より不純物濃度が高い逆導電型の閾値電圧調整用高濃度領域とを形成する。その形成は、イオン注入法により行う。 （もっと読む）

【課題】低抵抗極薄先端領域を有する新規のトランジスタおよびＶＬＳＩ生産可能製造方法を提供する。
【解決手段】第１のドープ半導体材料を前記半導体基板上に前記第１の側壁スペーサの外縁に整合して形成し、ドーパントを前記半導体材料から前記基板中に前記側壁スペーサの第１の対の下に拡散させて、一対の先端領域を形成し、側壁スペーサの第２の対を前記第１の半導体基板上に前記側壁スペーサの第１の対の外縁に整合して形成し、ソース／ドレイン・コンタクト領域を形成するために、イオンを前記半導体材料中および前記基板中に前記側壁スペーサの第２の対の外縁に整合させて注入する。 （もっと読む）

【課題】コーナーラウンディング現象に起因するゲート電極寸法の変化及びトランジスタ特性の劣化を防止することができるゲート電極を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０２と、素子分離領域１０２に囲まれた活性領域１０３と、素子分離領域１０２及び活性領域１０３上に形成されたゲート電極１０５とを備える。素子分離領域１０２上のゲート電極１０５における上面のゲート長方向の線幅ＬｂＴは、活性領域１０３上のゲート電極１０５における上面のゲート長方向の線幅ＬａＴとほぼ等しく、素子分離領域１０２上のゲート電極１０５における下面のゲート長方向の線幅ＬｂＢは、活性領域１０３上のゲート電極１０５における下面のゲート長方向の線幅ＬａＢよりも長い。 （もっと読む）

【課題】基板（１）中に、ドープされた金属半導体化合物領域（１４）を形成する方法を提供する。
【解決手段】特別な具体例では、本発明は、基板（１）中に、シリサイド領域（１４）を形成する方法を提供する。この方法は、上部アモルファス領域（６）にドープした後に、基板（１）の結晶部分（２）の上に、上部アモルファス領域（６）を部分的に再成長させて再成長領域（１０）を形成し、これにより再成長領域（１０）と基板（１）の主表面（４）との間に残留上部アモルファス領域（７）を残す工程を含む。残留上部アモルファス領域（７）は、金属半導体化合物（１４）を形成するのに使用される。 （もっと読む）

【課題】フルシリサイド化されたゲート電極を有する半導体装置の製造方法において、活性領域と素子分離領域との段差による影響を受けることなく、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良う。
【解決手段】活性領域１１を囲む素子分離領域１２が形成された半導体基板１０の上に形成された保護膜１５ａ及び保護膜１５ｂを覆うように下地保護膜１９及び層間絶縁膜２０を形成した後、化学機械研磨（ＣＭＰ）法により、保護膜１５ａの上面が露出するまで、層間絶縁膜２０、下地保護膜１９及び保護膜１５ｂを研磨除去する。 （もっと読む）

【課題】電力用半導体装置に使われるスイッチング素子において、耐圧を低下させることなくオン抵抗の電圧依存性を改善する。
【解決手段】ＲＥＳＵＲＦＭＯＳＦＥＴにおいて、Ｎ型ドリフト領域１０２の表面部におけるドレイン領域１０９とドリフト埋め込み領域１１４との間に、ドリフト領域１０２の他の部分と比べてより高いＮ型不純物濃度を有するＮ型上部拡散領域１１５が設けられている。 （もっと読む）

【課題】デバイス特性の変動を抑えることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０１に形成された高耐圧横型ＭＩＳＦＥＴであって、対向してシリコン基板１０１の表面に形成されたＮ型のソース領域１０４及びドレイン領域１０２と、ドレイン領域１０２の上に形成されたフィールド酸化膜１０７と、シリコン基板１０１の表面に形成されたゲート酸化膜１１２と、フィールド酸化膜１０７の上に形成され、シリコン基板１０１の上面において円弧部及び直線部を有するゲート電極１０８とを備え、ゲート電極１０８の直線部は、ゲート酸化膜１１２を介してソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成され、ゲート電極１０８の円弧部は、ソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成されない。 （もっと読む）

【課題】 ポケット領域を有するＭＯＳトランジスタにおいて、ポケット不純物の濃度ゆらぎを低減し、ＭＯＳトランジスタの特性を改善する。またＭＯＳトランジスタのチャネル領域に応力を加え、結晶格子を歪ませることによりＭＯＳトランジスタの特性を向上させる。
【解決手段】 シリコン基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にアモルファスシリコン層を堆積する工程と、アモルファスシリコン層をＭＯＳトランジスタのゲート電極形状に加工する工程と、ゲート電極形状に加工されたアモルファスシリコン層をマスクとしてシリコン基板表面に対して斜め方向からポケット不純物の注入を行なう工程とからなる。 （もっと読む）

【課題】横型パワーＭＯＳ及びＬＩＧＢＴとして動作するスイッチングロスの少ない小型の半導体装置及びその製造方法を提供する。
【解決手段】ｐ型シリコン（Ｓｉ）基板１００と、ｎ型ドリフト領域１０１と、ｐ型コレクタ領域１１０ａと、ｎ型ソース領域１０３と、ｐ型エミッタ領域１０６と、エミッタ電極１０７と、ゲート電極１０５と、コレクタ電極１１１と、ｐ型コレクタ領域１１０ａとコレクタ電極１１１との間に位置するように、ｐ型シリコン（Ｓｉ）基板１００の表面に形成されたｎ型ドレイン領域１０９と、ｎ型ドレイン領域１０９内に形成され、ｐ型コレクタ領域１１０ａとコレクタ電極１１１とを電気的に接続するｐ型コレクタ接続領域１１０ｂとを備える。 （もっと読む）

【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、装置の信頼性を高めること。
【解決手段】半導体基板１の表面層にトレンチ５を形成する。トレンチ５は、半導体基板１の表面層を第１メサ領域４１と第２メサ領域４２に分割し、かつ第１メサ領域４１と第２メサ領域４２を交互に配置させる。第１メサ領域４１および第２メサ領域４２は、それぞれソース電流およびドレイン電流の引き出しをおこなう。第２メサ領域４２は、半導体基板１からの深さが、第１メサ領域４１よりも深くなっている。 （もっと読む）

【課題】 高温で長時間の活性化熱処理を行うことなく、パターンエッジ部周辺に発生す
る応力を軽減することにより高濃度不純物領域の活性化熱処理で発生する転位の拡張を抑
制する。
【解決手段】 ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成に
おいて、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を
形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処
理によって、ｎ−低濃度不純物領域１０６を形成する。さらにゲート電極に隣接するゲー
ト電極側壁１０４を形成する。このゲート電極側壁１０４等をイオン注入マスクとして、
ｎ＋高濃度不純物領域１０７をイオン注入で形成し、ソース・ドレイン領域１０８を形成
する。
さらに第１のゲート電極側壁１０４に隣接して、ＳｉＮ膜１０９を形成する。その後、
ソース・ドレイン領域１０８の活性化熱処理を行う。 （もっと読む）

【課題】オン抵抗の増加を抑制しつつ，簡素な製造プロセスでスナップバック特性を改善する絶縁ゲート型半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置１００は，その表層部に，Ｐ^- ボディ領域１３およびＮ^- ドリフト領域１４ａ中が形成されている。さらに，Ｐ^- ボディ領域１３中には，Ｎ⁺ ソース領域１１が形成されている。また，Ｎ^- ドリフト領域１４ａ中には，Ｎ⁺ ドレイン領域１６が形成されている。また，半導体装置１００では，Ｐ^- ボディ領域１３とＮ^- ドリフト領域１４ａとの間に，Ｎ^- 中間領域１４ｂおよびＰ^- 第２ボディ領域１８が配置されている。Ｐ^- 第２ボディ領域１８は，Ｐ^- ボディ領域１３とフィールド酸化膜１１４との間に位置し，Ｐ^- ボディ領域１３からＮ^- 中間領域１４ｂを挟んで分離している。 （もっと読む）

半導体デバイスを形成する方法が、半導体基板上に半導体層を形成することによって提供される。マスクが、半導体層上に形成される。半導体層上に複数のイオン注入領域を形成するために、第１の伝導型を有するイオンがマスクによって半導体層中へ注入される。マスクによってイオン注入領域上に金属層が形成される。複数のイオン注入領域に注入されたイオンをそれぞれ活性化し、かつ複数のイオン注入領域上にオーミックコンタクトを設けるために、複数のイオン注入領域および金属層が単一工程でアニールされる。関連するデバイスも提供される。
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【課題】 近年の半導体デバイスの微細化に伴って、コンタクトホール開口後に投影飛程距離が浅いイオンを注入し、ソース・ドレイン部のコンタクト抵抗を低下させることが行われている。しかし、このコンタクト抵抗を下げるためのイオン注入により，その飛程位置を中心として格子歪みや欠陥が残留し、欠陥と空乏層とが接触し接合リークが発生するという問題がある。
【解決手段】 本発明の半導体装置の製造方法は、コンタクトホール形成後に直列抵抗を下げるための砒素注入を行い，その後，コンタクトホール側壁部にサイドウォール膜を形成する。このサイドウォール膜をマスクとしてシリコンをエッチングすることにより，このサイドウォール直下の砒素領域を残しつつ，砒素の投影飛程位置を中心とした注入ダメージの多い領域を除去する。注入ダメージの多い２次欠陥領域を除去することで接合リーク電流の発生を防止できる効果がある。 （もっと読む）