【課題】 ゲート内の応力を調節することによってトランジスタ・チャネル内に歪を誘起させること。
【解決手段】 相補型金属酸化物半導体トランジスタを製造する方法は、異なる型のトランジスタ、例えばＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ及びＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタ（第１及び第２型トランジスタ）を基板（１２）上に形成する。この方法は、これらのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ上に任意の酸化物層を形成し、次いでＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを硬い材料（５０）、例えば窒化ケイ素層で覆う。この後、この方法は、この硬い材料層（５０）の一部をパターン形成し、硬い材料層がＮＭＯＳトランジスタ上にのみ残るようにする。次に、この方法は、ＮＭＯＳトランジスタを加熱し（１７８、２０４）、次いで硬い材料層（５０）の残存部分を除去する。ＰＭＯＳトランジスタ（ＰＦＥＴ）のゲート（２０）又はチャネル領域内に応力を生じさせることなく、ＮＭＯＳトランジスタ（ＮＦＥＴ）のゲート（２２）内に圧縮応力、チャネル領域内に引張応力（７０）を生じさせることによって、この方法は、ＰＦＥＴの性能を低下させることなく、ＮＦＥＴの性能を改善する。 （もっと読む）

【課題】コンパクト・パッドの生成について改善された方法を提供する。
【解決手段】領域（５１）は、該領域の表面の少なくとも一部に伸長する区域（５１０）であって、該領域に対して選択的に除去することが可能な材料から形成される区域を作成するよう、局所的に変更される。該領域は、絶縁材料（７）で覆われており、該区域の表面に出現するオリフィス（９０）が、該絶縁材料内に形成される。該選択的に除去が可能である材料は、該区域に代わってキャビティ（５２０）を形成するように、該区域から、オリフィスを介して除去される。キャビティおよびオリフィスは、少なくとも１つの導電性材料（９１）で充填される。 （もっと読む）

ＭＯＳ型トランジスタの浅く急峻な傾斜ドレイン拡張部を製造するための方法（７０）を説明する。この方法では、半導体製品の製造におけるレーザＳＰＥＲアニール・プロセスを用いて、ドレイン拡張部内で固相エピタキシャル成長再結晶化が成される。一つの方法（７０）は、基板のチャネル領域に隣接する基板の拡張領域内深くにゲルマニウムなどの重イオン種を打ち込んで深い非晶化領域を形成し、その後、チャネル領域に隣接する基板の拡張領域内にボロン又は別のこのようなドーパント種を打ち込む、事前非晶化プロセス（７４）を含む。打ち込んだドーパントを、その後、低温でプレアニール（７８）して接合深さ及びドーピング濃度を定める。その後、拡張部及び／又は深いソース／ドレイン領域を、チャネル領域に近接する領域の固相エピタキシャル成長再結晶化を提供する高温のレーザでアニールして（８４）、急峻な傾斜を有する超高ドーピング濃度及び活性化レベルを達成する。
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【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１９１０は、素子分離領域１０１と活性領域１０２とを有する半導体基板１００と、活性領域１０２上にゲート絶縁膜１０３を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜１０５で覆われたゲート電極１０４と、ゲート電極１０４の両側にゲート電極側壁絶縁膜１０５を介してそれぞれ設けられたソース領域１０６およびドレイン領域１０６とを備えている。ソース領域１０６およびドレイン領域１０６の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面ＡＡ’に対して傾いており、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。 （もっと読む）

【課題】導通時における駆動力を向上させる。
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。 （もっと読む）

セルリーケージ、ゲート閾値電圧制御の困難性の改善、チャンネル内での浮動基体効果の改善を目的とする。
【解決手段】
本発明は上面のある半導体基板を有するトランジスタを含む。１対のソース/ドレイン領域が半導体基板の中に形成され、またチャネル領域が半導体基板の中に形成されて半導体基板の上面に対して一般的に垂直に延びる。ゲートが半導体基板の中で１対のソース/ドレイン領域の間に形成される。 （もっと読む）

【課題】チャネルパンチスルーおよび短チャネル効果が低減された、高性能な短チャネル長のトランジスタ構造を提供すること。
【解決手段】本発明によるトランジスタ構造（１０）は、基板内に形成されたｐ型ウェル１２を備える。ゲート構造（１４）は、ソース領域（１８）とドレイン領域（２０）との間に挿入されたチャネル領域（１６）上に形成される。ゲート構造（１４）は、ゲート誘電体２４上にゲート電極（２２）と、ゲート（２２）の面に沿った側壁２６を有する。ソース領域（１８）は、ｎ型の低濃度ドープ領域（３２）と、ｎ^＋領域３４とを有するが、ソースｈａｌｏ領域は有しない。ドレイン領域（２０）は、ｎ型の低濃度ドープ領域４２と、ｎ^＋領域４４と、ｐ型ドレインｈａｌｏ領域（５０）とを有する。ドレインｈａｌｏ領域（５０）は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。 （もっと読む）

【課題】高耐圧化と低オン抵抗化を図ることができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ⁺ 領域８とで構成する。この構成では、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極２１とドレイン領域となるｎエピタキシャル層３０の間隔を広げることができるために、高耐圧化と、低オン抵抗化を図ることができる。 （もっと読む）

【課題】ｐＭＩＳＦＥＴ及びｎＭＩＳＦＥＴにおけるキャリアのモビリティーの向上を図ること。
【解決手段】ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとからなるＣＭＩＳＦＥＴを具備する半導体装置であって、ｎＭＩＳＦＥＴは、第１のゲート電極１４ｂと、この第１のゲート電極の側面に形成された圧縮応力を有する第１のスペーサ１５を具備し、ｐＭＩＳＦＥＴは、第２のゲート電極１４ａと、この第２のゲート電極の側面に形成された圧縮応力が第１のスペーサ１５より小さい第２のスペーサ１６とを具備してなる。 （もっと読む）

【課題】 ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減とを両立できるようにした半導体装置及びその製造方法を提供する。
【解決手段】 ＭＯＳトランジスタ１００を微細化しても寄生抵抗増大の副作用を伴わせないようにするために、ＬＤＤ構造のソース６０及びドレイン７０を非対称構造にする。つまり、Ｎ⁻⁻層７３の不純物濃度は、Ｅｓａｔの低減を目的に低くしておく。また、Ｎ⁻層６３の不純物濃度は、寄生抵抗低減を目的にＮ⁻⁻層７３よりも高くする。さらに、シリコン基板１のソース６０側だけにポケットインプラを行って、Ｐ⁻層８０を形成する。これにより、アナログＣＭＯＳとしては短チャネルに部類される０．３５［μｍ］ゲート長トランジスタにおいて、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に低減可能である。 （もっと読む）

【課題】 不純物のプロファイルを精度よく制御することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体領域１に不純物元素のイオンを注入する工程と、半導体領域に、所定元素としてIV族の元素又は不純物元素と同一導電型であって不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域５を形成する工程と、不純物元素及び所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに不純物元素を活性化する工程と、を備え、フラッシュランプの光を照射してアニールを行う工程を、結晶欠陥領域のアモルファス状態が維持される温度で半導体領域を予め加熱した状態で行う。 （もっと読む）

本発明の実施形態により、高ドーパント濃度を含有するエピタキシャルシリコンゲルマニウム材料を選択的に堆積するなど、シリコン含有材料を堆積するためのプロセスが提供される。一実施例において、１つの層を別の層の上部に堆積するために、少なくとも２つの異なるプロセスガスに基板が曝される。１つのプロセスガスは、ジクロロシラン、ゲルマニウム源、およびエッチャントを含有し、次のプロセスガスは、シランおよびエッチャントを含有する。他の実施例において、プロセスガスが、ジクロロシラン、メチルシラン、および塩化水素、またはシラン、メチルシラン、および塩化水素を含有する。一態様において、堆積された層が、結晶格子内に格子間部位を有し、格子間部位内に約３ａｔ％以下の炭素を含有し、引き続き、結晶格子の置換部位内に炭素を包含するようにアニーリングされる。別の態様において、シリコンゲルマニウム積層体が、約２５ａｔ％以下、約２５ａｔ％以上、および約５ａｔ％以下のゲルマニウム濃度を含有する第１、第２、および第３の層を有する。 （もっと読む）

本発明は、半導体装置（１０５）及びこの装置の製造方法に関する。本発明の好ましい実施例は、シリコン半導体基板（１１０）、酸化膜層（１１５）及び活性層（１２０）を含む半導体装置（１０５）である。活性層では、絶縁領域（１２５）及び活性領域（１２７）が形成された。活性領域（１２７）は、ソース（１８０）、ドレイン（１８２）及び基体（１６８）を含む。ソース（１８０）及びドレイン（１８２）は、ソースエクステンション（１８４）及びドレインエクステンション（１８６）も含む。活性層（１２０）はゲート（１７０）を有する。ゲート（１７０）の両側にＬ字型側壁スペーサが位置する。ソース（１８０）及びドレイン（１８２）は、シリサイド領域（１９０、１９２）も含む。これらの領域の特徴は、側壁（１３６、１３８）の下に位置されたエクステンション（１９４、１９６）を有することである。これらのエクステンション（１９４、１９６）は、半導体装置（１０５）の性能を著しく改善するように、ソース（１９４）及びドレイン（１９６）の直列抵抗を大きく低減する。
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下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させ、ゲート絶縁膜３ａとゲート電極４ａを形成した後、ゲート電極４ａをマスクにして、下地ＳｉＧｅ層１及び歪みＳｉ層２に不純物をイオン注入し（図２（ａ））、活性化のための熱処理を行ってソース・ドレイン領域６を形成する（図２（ｂ）、（ｃ））。このとき、歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレイン領域６の不純物濃度が最大となる深さをＴ_ｐ（＝Ｒ_ｐ）としたとき、２Ｔ_ｐ以下にする。 （もっと読む）

半導体デバイスの生産方法であって、ａ）半導体基板を準備し、ｂ）半導体基板の最上面上に絶縁層を設け、ｃ）適当な注入によって、前記半導体基板の最上層中にアモルファス層を作り、ｄ）所定のドーピングプロファイルを伴う前記アモルファス層を作るための前記絶縁層を通して、前記半導体基板中へドーパントを、前記ドーピングプロファイルが前記絶縁層内に位置するピーク値を持つように注入し、ｅ）前記アモルファス層を再成長させ、前記ドーパントを活性化する固相エピタキシャル再成長作用を適用することを含む半導体デバイスの生産方法。
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半導体デバイスの生産方法であって、（ａ）半導体基板を準備し、（ｂ）適当な注入によって、第１の深さを有する第１のアモルファス層を前記半導体基板の最上層に作成し、（ｃ）第１のドーピングプロファイルを伴う前記第１のアモルファス層を設けるために前記半導体基板の中に第１のドーパントを注入し、（ｄ）前記第１のアモルファス層を部分的に再成長させ、前記第１の深さより小さい第２の深さを有する第２のアモルファス層を形成し、前記第１のドーパントを活性化する第１の固相エピタキシャル再成長作用を適用し、（ｅ）前記第１のドーピングプロファイルより高いドーピング濃度を伴う第２のドーピングプロファイルを伴う前記第２のアモルファス層を設けるために前記半導体基板の中に第２のドーパントを注入し、（ｆ）前記第２のアモルファス層を再成長させ、前記第２のドーパントを活性化するために、第２の固相エピタキシャル再成長作用を適用することを含む半導体デバイスの生産方法。
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【課題】電流の流れを調整するトランジスタデバイスの組立て方法において、更なる駆動電流を可能にし、デバイスの動作を最適化するプロセスを提供すること。
【解決手段】本発明の一実施形態における方法は、チャンネル領域に対するショットキーバリア接合位置のより良い制御を与えるために、メタルソースドレイン接触の形成に先行して等方性エッチングプロセスを利用する。このショットキーバリア１０接合の配置の制御性からの改善により、更なる駆動電流を可能にし、デバイスの動作を最適化する。 （もっと読む）

半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

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半導体装置は、基板と、該基板に隣接する少なくとも一つのMOSFETとを有する。MOSFETは、超格子チャンネルを有し、該超格子チャンネルは、複数の積層された層群を有する。またMOSFETは、超格子チャンネルと水平方向に隣接するソースおよびドレイン領域と、超格子上に設置されたゲートと、を有し、超格子チャンネルを通って、積層された層群と平行な方向に電荷キャリアの輸送が生じる。超格子チャンネルの各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取り込まれた、少なくとも一つの非半導体分子層を有し、超格子チャンネルは、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

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半導体装置は、複数の積層された層群を有する超格子を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。
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