ゲート及びチャネル内に歪を誘起させてCMOSトランジスタの性能を向上させる方法
【課題】 ゲート内の応力を調節することによってトランジスタ・チャネル内に歪を誘起させること。
【解決手段】 相補型金属酸化物半導体トランジスタを製造する方法は、異なる型のトランジスタ、例えばN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタ(第1及び第2型トランジスタ)を基板(12)上に形成する。この方法は、これらのNMOSトランジスタ及びPMOSトランジスタ上に任意の酸化物層を形成し、次いでNMOSトランジスタ及びPMOSトランジスタを硬い材料(50)、例えば窒化ケイ素層で覆う。この後、この方法は、この硬い材料層(50)の一部をパターン形成し、硬い材料層がNMOSトランジスタ上にのみ残るようにする。次に、この方法は、NMOSトランジスタを加熱し(178、204)、次いで硬い材料層(50)の残存部分を除去する。PMOSトランジスタ(PFET)のゲート(20)又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NFET)のゲート(22)内に圧縮応力、チャネル領域内に引張応力(70)を生じさせることによって、この方法は、PFETの性能を低下させることなく、NFETの性能を改善する。
【解決手段】 相補型金属酸化物半導体トランジスタを製造する方法は、異なる型のトランジスタ、例えばN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタ(第1及び第2型トランジスタ)を基板(12)上に形成する。この方法は、これらのNMOSトランジスタ及びPMOSトランジスタ上に任意の酸化物層を形成し、次いでNMOSトランジスタ及びPMOSトランジスタを硬い材料(50)、例えば窒化ケイ素層で覆う。この後、この方法は、この硬い材料層(50)の一部をパターン形成し、硬い材料層がNMOSトランジスタ上にのみ残るようにする。次に、この方法は、NMOSトランジスタを加熱し(178、204)、次いで硬い材料層(50)の残存部分を除去する。PMOSトランジスタ(PFET)のゲート(20)又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NFET)のゲート(22)内に圧縮応力、チャネル領域内に引張応力(70)を生じさせることによって、この方法は、PFETの性能を低下させることなく、NFETの性能を改善する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、CMOSトランジスタ・デバイスの性能を改善するために歪工学を使用する分野に関する。
【背景技術】
【0002】
より詳細には、本発明は、ゲート内の応力を調節することによってトランジスタ・チャネル内に歪を誘起させることに関する。
【特許文献1】米国特許第5,670,388号
【発明の開示】
【発明が解決しようとする課題】
【0003】
相補型金属酸化物半導体(CMOS)デバイスの性能は、チャネル領域に適用される応力によって改善又は劣化されることがある。この応力は、ウェハを曲げるか、又は負荷材料を近くに配置することによって適用できる。引張応力がN型金属酸化物半導体(NMOSあるいはNFET)にそのチャネル方向に沿って適用される場合、電子移動度が改善されて、オン電流及び速度がより高くなる。一方で、NMOS性能は、その応力が圧縮性である場合は劣化する。P型金属酸化物半導体(PMOSあるいはPFET)デバイスの性能は、正孔移動度を向上させる圧縮応力を用いて改善することができる。同様に、PMOSの性能は、チャネル方向に沿って適用される引張応力によって劣化する。
【課題を解決するための手段】
【0004】
本明細書に示される相補型金属酸化物半導体トランジスタを製造する方法は、異なる型のトランジスタ、例えばN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタ(第1型及び第2型トランジスタ)を基板上に形成する。本発明は、これらのNMOSトランジスタ及びPMOSトランジスタ上に任意の酸化物層を形成し、次いでNMOSトランジスタ及びPMOSトランジスタを硬い材料、例えば窒化ケイ素層で覆う。この後、本発明は、この窒化ケイ素層の一部をパターン形成し、窒化ケイ素層がNMOSトランジスタ上にのみ残るようにする。次に、本発明は、NMOSトランジスタを加熱し、次いで窒化ケイ素層の残存部分を除去する。
【0005】
任意の酸化物層が、窒化ケイ素層の残存部分の除去プロセスを制御するエッチング停止層として使用される。加熱プロセスは、ゲート内に圧縮応力を生じさせるので、窒化ケイ素層によって覆われたトランジスタのチャネル領域内に引張応力を生じさせる。故に、加熱プロセスは、PMOSトランジスタのチャネル領域内に引張応力を生じさせることなく、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。より詳細には、加熱プロセス中に、NMOSトランジスタのゲート導体の体積膨張が制限され、結果としてNMOSトランジスタのゲート導体内に圧縮応力をもたらす。NMOSトランジスタのゲート導体内の圧縮応力は、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。
【0006】
別の実施形態において、本発明はまた、基板上にN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタを形成する。しかし、本実施形態においては、本発明はまず、NMOSトランジスタを保護し、次いでPMOSトランジスタにイオンを注入してPMOSトランジスタをアモルファスにする。次いで、本発明は、アニールプロセスを行ない、PMOSトランジスタを結晶化する。この後、本発明は、NMOSトランジスタにイオンを注入する前にPMOSトランジスタをマスクで保護する。次いでNMOSトランジスタ及びPMOSトランジスタの両方を硬質層で覆い、NMOSトランジスタ及びPMOSトランジスタを加熱する。この加熱プロセスの間、硬質層は、NMOSトランジスタのゲートが膨張するのを防止し、NMOSトランジスタのゲート内に圧縮圧力を生じさせる。また、このNMOSトランジスタのゲート内の圧縮圧力は、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。この後、この硬質層は除去され、トランジスタの残りの構造体が完成される。
【0007】
PMOSトランジスタ(PFET)のゲート又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NEFT)のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、PFETの性能を劣化させることなくNFETの性能を改善する。
本発明のこれら及びその他の態様を以下でさらに詳細に説明する。
【発明を実施するための最良の形態】
【0008】
添付の図面に示され、以下の記載に詳述される非限定的な実施形態を参照して、本発明及び種々の特徴、並びにそれらの有利な詳細をより完全に説明する。図面に示される特徴は、必ずしも一定の縮尺で描かれていないことに留意すべきである。周知の構成要素及び加工技術の詳細は、本発明を不必要に不鮮明にしないために省略する。本明細書にて使用される例は、単に、本発明を実施できる方法を容易に理解するため、そしてさらに当業者が本発明を実施できるようにするためのものである。従って、そうした例は本発明の範囲を限定するものとして解釈されるべきではない。
【0009】
上述したように、NMOS性能は、チャネル領域が引張応力下に置かれる場合に改善され、応力が圧縮性である場合には劣化する。しかし、PMOSデバイスの性能は、チャネル方向に沿って適用される引張応力によって劣化する。故に、本発明は、PMOSデバイス内に引張応力を生じさせることなく、NMOSデバイス内にのみ引張応力を生じさせる製造方法を提供する。より詳細には、本発明は、トランジスタ・ゲート内に圧縮応力を生じさせ、ゲートとチャネルとの間の近接性に起因してチャネル内に引張応力を誘起する。
【0010】
トランジスタ・ゲートスタックは、一般にゲート・ポリシリコン及び(酸化物及び窒化物の)スペーサを含む。トランジスタが高温でアニールされるときに、ポリシリコン粒子が成長することができ(又はポリシリコンがアニールの前にアモルファスである場合は結晶化することができ)、ゲート導体サイズの体積を増大させることになる。しかし、アニールプロセスの間、ゲートスタックが剛性の硬い材料で覆われている場合、ゲートのサイズは増大することができず、ゲート内に圧縮応力が生じる。
【0011】
この圧縮応力は、上述のようなポリシリコンの結晶化による体積変化に加えて、ゲートスタックにおける材料間の異なる熱膨張係数によっても生じる。以下でより詳細に議論されるように、本発明は、ゲートスタックのアニーリングの前に硬い層(例えば窒化ケイ素層)でゲートスタックを覆う。このことが、ゲートスタック内に圧縮応力を生じさせる。本発明は、窒化ケイ素、炭化ケイ素などのような硬い材料を使用して、アニーリング・プロセスの間、ゲートを覆う。本発明は、例えば酸化物でゲートスタックを覆う場合と比較して、こうした硬質膜を使用することに利点がある。酸化物及び硬質でない他の膜を使用する場合、こうした膜は、アニーリング・プロセス中に変形してわずかに形状を変化させて、ゲート内の応力に屈し、ゲートスタック内に応力を有効に生じさせないことがある。トランジスタ・ゲートがアニールされ、Si3N4層で覆われる場合、ポリシリコンの体積変化及びスペーサの変形はSi3N4層によって制限され、アニール後にゲートスタック内に大きな応力を誘起する。この応力は、Si3N4が除去された後でさえもゲート及びチャネル内に残る。
【0012】
ここで図を参照すると、図1から図9は、第1の実施形態に従う電界効果トランジスタ製造プロセスにおける異なる段階を示す概略断面図であり、図10から図16は、第2の実施形態に従う電界効果トランジスタ製造プロセスにおける異なる段階を示す概略断面図である。本発明の硬質層で覆われたトランジスタを形成するために使用されるプロセス及び材料の多くは、当業者に周知である(例えば、特許文献1を参照のこと)。
【0013】
図1において、浅いトレンチ分離(STI)領域14及びゲート酸化物16を周知の加工技術を用いて形成した後、ポリシリコン10をウェハ12(例えばシリコンウェハ)上に堆積させる。ポリシリコン10は、図2に示されるように、例えば周知のマスキング及びエッチング・プロセスを用いてパターン形成されてゲートスタック20、22を形成する。この例において、左側のゲートスタック20は、P型トランジスタ(PFET)のような或る型のトランジスタに使用される一方で、右側のゲートスタック22はN型トランジスタ(NEFT)のような反対の型のトランジスタに使用される。図3において、側壁スペーサ30をゲートスタック20上に形成し、延長/ハロ注入をNFET及びPFETの両方に行う。
【0014】
図4では、別の側壁スペーサ40が形成され、ソース/ドレーンのイオン注入42が行われる。ソース/ドレーンのイオン注入のイオン衝撃によって、ゲート・ポリシリコン20、22(並びにソース/ドレーン領域42)が、図面では異なる陰影によって表されるようにアモルファスになることに留意されたい。このプロセスにおいて、結晶性又は多結晶性シリコンは、アモルファス・シリコンになり、加熱されたときに膨張する。
【0015】
図5において、硬質(硬い)膜50、例えば窒化ケイ素、炭化ケイ素などを、従来の堆積プロセス、例えば化学気相堆積法(CVD)又はプラズマ強化CVDプロセスあるいはその他のプロセスを用いてウェハ12上に堆積させる。硬質膜50を形成する前に、任意のエッチング停止層52、例えばSiO2などを成長又は堆積させてもよい。硬質膜50に用いられる材料は、以下で説明されるアニーリング・プロセス中にゲート導体22が膨張しようとする際に実質的に変形しない好適な材料を含むことができる。硬質膜50の厚さ及び任意のエッチング停止層52は、硬質膜50がアニーリング・プロセス中にゲート導体22が顕著に膨張するのを防止するのに十分な厚さを有する限り、利用される製造プロセス、及び、含まれるトランジスタの具体的な設計に応じて、適切ないずれかの厚さにすることができる。例えば、硬質層50の厚さは、500Åから1500Åの範囲であってもよく、エッチング停止層の厚さは20Åから50Åの範囲であってもよい。
【0016】
図6において、硬質膜50は周知のマスキング及び材料除去プロセスを用いてパターン形成され、NFETだけを覆うように硬質膜50を残す。図7において、熱アニールを行ない、注入されたドーパントを活性化させ、アモルファス・シリコンを結晶化させる。アニール温度は、例えば700℃から1100℃の範囲であってもよい。NFETゲート22は、それが硬質層50によって内包され、顕著には膨張できないために、応力を受けることに留意されたい。アモルファス・シリコンが結晶化するときに、その体積が膨張する。しかし、硬質層50はNFETゲート22の外面のサイズが大きくなるのを妨げるので、応力がNFETゲート22内に蓄積される。一旦温度がアニール温度未満まで下がると、ゲート・ポリシリコン22の外側部分がその形状及びサイズを保つので、硬質層50が除去された後でさえも、この応力はNFETのゲート22内に留まる。NFETゲート22内のこの圧縮応力は、NFETチャネル領域内に引張応力70を生じさせる。チャネル方向に沿った引張応力70は、電子移動度を向上させ、故にNFETデバイスの性能を改善する。同じ応力は、正孔移動度を低下させるので、PFETの性能を低下させる。故に、図6において、硬質層50は、アニーリング・プロセスの前にPFET領域から除去され、PFET20を自由に膨張可能にした。
【0017】
図8において、再び周知の材料除去プロセスを用いて硬質層50の残存部分を除去する。エッチング停止層52を利用した場合、ここで、例えばHF含有化学物質を用いる洗浄プロセスを用いてそれを除去することができる。上述したように、それらの圧縮応力はゲート22内に残り、それ故に硬質膜50を除去した後でさえも、引張応力70がチャネル領域に残る。図9において、シリサイド領域65は、ゲート20、22の最上部及びソース/ドレーン領域上に形成される。自己整合シリサイド(サリサイド)は、Ni又はCoを用いて300℃から700℃にて形成できる。次いで反応しなかった金属をウェハから剥離する。次いで層間誘電体(ILD)及び相互接続部を、周知の加工及び材料を用いて形成する。
【0018】
PMOSトランジスタ(PFET)のゲート又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NFET)のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、PFETの性能を低下させることなく、NFETの性能を改善する。
【0019】
別の実施形態を図10から図16に示す。より詳細には、図10において、マスク102、例えばフォトレジスト・マスクをパターン形成し、PFETソース/ドレーン注入100を行なう間、NFETをフォトレジスト102で覆う。述べたように、注入プロセス中は、PFETゲート20がアモルファスになる。次いで図11において、マスク102を剥離し、加熱プロセス、例えば高速熱アニール(RTA)を行ない、PFETアモルファス・シリコン20を結晶化させる。このゲート20の結晶化プロセスはゲート20を膨張させるが、ゲート20上に硬質層がないので、この膨張はゲート20内に圧縮応力を生じない。
【0020】
図12において、別のフォトレジスト・マスク122をパターン形成し、PFETを覆い、第2のイオン注入プロセスを露出したNFETに行ない、ソース/ドレーン領域120を形成し、ゲート導体22をアモルファスにする。次いで、図13において、フォトレジスト122を再び剥離する。このPFETはマスク122で保護されたので、NFETだけにアモルファスのシリコン領域が残ることに留意されたい。
【0021】
図14において、硬質層50及び任意の酸化物層52を上記で議論したように形成する。次いで、図15において、熱アニールを行ない、注入されたドーパントを活性化し、アモルファス・シリコンを結晶化する。また、アニール温度は、例えば700℃から1100℃の範囲とすることができる。PFETゲート20はゲート22内にあったアモルファス状態の材料を含有しなかったので、NFETゲートポリ22だけが圧縮応力を受けることに留意されたい。次いで、図16において、硬質層50及び任意の酸化物膜52が除去され、ウェハは、上記で議論されたようにサリサイド化の準備が整う。
【0022】
図17は、第1の実施形態をフローチャートの形態で示す。より詳細には、アイテム170では、この方法は、異なる(例えば反対の)型のトランジスタ、例えばN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタ(第1及び第2トランジスタ)を基板上に形成する。アイテム172において、本発明は、NMOSトランジスタ及びPMOSトランジスタ上に任意の酸化物層を形成し、次いでアイテム174において、NMOSトランジスタ及びPMOSトランジスタを硬質材料、例えば窒化ケイ素層で覆う。この後、本発明は、アイテム176において硬質層の一部をパターン形成し、硬質層がNMOSトランジスタ上にのみ残るようにする。次に本発明は、アイテム178においてNMOSトランジスタを加熱し、次いでアイテム180において硬質層の残存部分を除去する。
【0023】
図18にフローチャートの形態で示される第2の実施形態において、本発明はまた、アイテム190において、N型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタを基板上に形成する。しかし、この実施形態において、本発明はまず、アイテム192において、NMOSトランジスタを保護し、次いでアイテム194において、PMOSトランジスタにイオンを注入し、PMOSトランジスタをアモルファスにする。次いで、本発明は、アイテム196において、アニーリング・プロセスを行ない、PMOSトランジスタを結晶化する。この後、本発明は、アイテム198においてPMOSトランジスタをマスクで保護した後、アイテム200においてNMOSトランジスタにイオンを注入する。次いで、アイテム202において、NMOSトランジスタ及びPMOSトランジスタの両方が硬質層で覆われ、アイテム204において、NMOSトランジスタ及びPMOSトランジスタが加熱される。この加熱プロセスの間、硬質層は、NMOSトランジスタのゲートが膨張するのを防止して、NMOSトランジスタのゲート内に圧縮応力を生じさせる。また、NMOSトランジスタのゲート内のこの圧縮応力は、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。この後、アイテム206において硬質層を除去し、アイテム208においてトランジスタの残りの構造体が完成される。
【0024】
加熱プロセスは、ゲート内に圧縮応力を生じさせ、それによって、窒化ケイ素層によって覆われたトランジスタのチャネル領域内に引張応力を生じさせる。故に、加熱プロセスは、PMOSトランジスタのチャネル領域内に引張応力を生じさせることなく、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。より詳細には、加熱プロセスの間、NMOSトランジスタのゲート導体の体積膨張が制限され、結果としてNMOSトランジスタのゲート導体に圧縮応力が生じる。NMOSトランジスタのゲート導体内の圧縮応力が、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。PMOSトランジスタ(PFET)のゲート又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NFET)のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、PFETの性能を低下させることなく、NFETの性能を改善する。
本発明は好ましい実施形態に関して説明されたが、当業者は、本発明が添付の特許請求の範囲の精神及び範囲内の変更を実施できることを認識する。
【図面の簡単な説明】
【0025】
【図1】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図2】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図3】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図4】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図5】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図6】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図7】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図8】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図9】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図10】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図11】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図12】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図13】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図14】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図15】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図16】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図17】本発明の好ましい方法を示す流れ図である。
【図18】本発明の好ましい方法を示す流れ図である。
【符号の説明】
【0026】
12:基板
14:浅いトレンチ分離(STI)領域
16:ゲート酸化物
20:ゲート
22:ゲート
40:側壁スペーサ
65:シリサイド領域
70:引張応力
【技術分野】
【0001】
本発明は、CMOSトランジスタ・デバイスの性能を改善するために歪工学を使用する分野に関する。
【背景技術】
【0002】
より詳細には、本発明は、ゲート内の応力を調節することによってトランジスタ・チャネル内に歪を誘起させることに関する。
【特許文献1】米国特許第5,670,388号
【発明の開示】
【発明が解決しようとする課題】
【0003】
相補型金属酸化物半導体(CMOS)デバイスの性能は、チャネル領域に適用される応力によって改善又は劣化されることがある。この応力は、ウェハを曲げるか、又は負荷材料を近くに配置することによって適用できる。引張応力がN型金属酸化物半導体(NMOSあるいはNFET)にそのチャネル方向に沿って適用される場合、電子移動度が改善されて、オン電流及び速度がより高くなる。一方で、NMOS性能は、その応力が圧縮性である場合は劣化する。P型金属酸化物半導体(PMOSあるいはPFET)デバイスの性能は、正孔移動度を向上させる圧縮応力を用いて改善することができる。同様に、PMOSの性能は、チャネル方向に沿って適用される引張応力によって劣化する。
【課題を解決するための手段】
【0004】
本明細書に示される相補型金属酸化物半導体トランジスタを製造する方法は、異なる型のトランジスタ、例えばN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタ(第1型及び第2型トランジスタ)を基板上に形成する。本発明は、これらのNMOSトランジスタ及びPMOSトランジスタ上に任意の酸化物層を形成し、次いでNMOSトランジスタ及びPMOSトランジスタを硬い材料、例えば窒化ケイ素層で覆う。この後、本発明は、この窒化ケイ素層の一部をパターン形成し、窒化ケイ素層がNMOSトランジスタ上にのみ残るようにする。次に、本発明は、NMOSトランジスタを加熱し、次いで窒化ケイ素層の残存部分を除去する。
【0005】
任意の酸化物層が、窒化ケイ素層の残存部分の除去プロセスを制御するエッチング停止層として使用される。加熱プロセスは、ゲート内に圧縮応力を生じさせるので、窒化ケイ素層によって覆われたトランジスタのチャネル領域内に引張応力を生じさせる。故に、加熱プロセスは、PMOSトランジスタのチャネル領域内に引張応力を生じさせることなく、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。より詳細には、加熱プロセス中に、NMOSトランジスタのゲート導体の体積膨張が制限され、結果としてNMOSトランジスタのゲート導体内に圧縮応力をもたらす。NMOSトランジスタのゲート導体内の圧縮応力は、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。
【0006】
別の実施形態において、本発明はまた、基板上にN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタを形成する。しかし、本実施形態においては、本発明はまず、NMOSトランジスタを保護し、次いでPMOSトランジスタにイオンを注入してPMOSトランジスタをアモルファスにする。次いで、本発明は、アニールプロセスを行ない、PMOSトランジスタを結晶化する。この後、本発明は、NMOSトランジスタにイオンを注入する前にPMOSトランジスタをマスクで保護する。次いでNMOSトランジスタ及びPMOSトランジスタの両方を硬質層で覆い、NMOSトランジスタ及びPMOSトランジスタを加熱する。この加熱プロセスの間、硬質層は、NMOSトランジスタのゲートが膨張するのを防止し、NMOSトランジスタのゲート内に圧縮圧力を生じさせる。また、このNMOSトランジスタのゲート内の圧縮圧力は、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。この後、この硬質層は除去され、トランジスタの残りの構造体が完成される。
【0007】
PMOSトランジスタ(PFET)のゲート又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NEFT)のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、PFETの性能を劣化させることなくNFETの性能を改善する。
本発明のこれら及びその他の態様を以下でさらに詳細に説明する。
【発明を実施するための最良の形態】
【0008】
添付の図面に示され、以下の記載に詳述される非限定的な実施形態を参照して、本発明及び種々の特徴、並びにそれらの有利な詳細をより完全に説明する。図面に示される特徴は、必ずしも一定の縮尺で描かれていないことに留意すべきである。周知の構成要素及び加工技術の詳細は、本発明を不必要に不鮮明にしないために省略する。本明細書にて使用される例は、単に、本発明を実施できる方法を容易に理解するため、そしてさらに当業者が本発明を実施できるようにするためのものである。従って、そうした例は本発明の範囲を限定するものとして解釈されるべきではない。
【0009】
上述したように、NMOS性能は、チャネル領域が引張応力下に置かれる場合に改善され、応力が圧縮性である場合には劣化する。しかし、PMOSデバイスの性能は、チャネル方向に沿って適用される引張応力によって劣化する。故に、本発明は、PMOSデバイス内に引張応力を生じさせることなく、NMOSデバイス内にのみ引張応力を生じさせる製造方法を提供する。より詳細には、本発明は、トランジスタ・ゲート内に圧縮応力を生じさせ、ゲートとチャネルとの間の近接性に起因してチャネル内に引張応力を誘起する。
【0010】
トランジスタ・ゲートスタックは、一般にゲート・ポリシリコン及び(酸化物及び窒化物の)スペーサを含む。トランジスタが高温でアニールされるときに、ポリシリコン粒子が成長することができ(又はポリシリコンがアニールの前にアモルファスである場合は結晶化することができ)、ゲート導体サイズの体積を増大させることになる。しかし、アニールプロセスの間、ゲートスタックが剛性の硬い材料で覆われている場合、ゲートのサイズは増大することができず、ゲート内に圧縮応力が生じる。
【0011】
この圧縮応力は、上述のようなポリシリコンの結晶化による体積変化に加えて、ゲートスタックにおける材料間の異なる熱膨張係数によっても生じる。以下でより詳細に議論されるように、本発明は、ゲートスタックのアニーリングの前に硬い層(例えば窒化ケイ素層)でゲートスタックを覆う。このことが、ゲートスタック内に圧縮応力を生じさせる。本発明は、窒化ケイ素、炭化ケイ素などのような硬い材料を使用して、アニーリング・プロセスの間、ゲートを覆う。本発明は、例えば酸化物でゲートスタックを覆う場合と比較して、こうした硬質膜を使用することに利点がある。酸化物及び硬質でない他の膜を使用する場合、こうした膜は、アニーリング・プロセス中に変形してわずかに形状を変化させて、ゲート内の応力に屈し、ゲートスタック内に応力を有効に生じさせないことがある。トランジスタ・ゲートがアニールされ、Si3N4層で覆われる場合、ポリシリコンの体積変化及びスペーサの変形はSi3N4層によって制限され、アニール後にゲートスタック内に大きな応力を誘起する。この応力は、Si3N4が除去された後でさえもゲート及びチャネル内に残る。
【0012】
ここで図を参照すると、図1から図9は、第1の実施形態に従う電界効果トランジスタ製造プロセスにおける異なる段階を示す概略断面図であり、図10から図16は、第2の実施形態に従う電界効果トランジスタ製造プロセスにおける異なる段階を示す概略断面図である。本発明の硬質層で覆われたトランジスタを形成するために使用されるプロセス及び材料の多くは、当業者に周知である(例えば、特許文献1を参照のこと)。
【0013】
図1において、浅いトレンチ分離(STI)領域14及びゲート酸化物16を周知の加工技術を用いて形成した後、ポリシリコン10をウェハ12(例えばシリコンウェハ)上に堆積させる。ポリシリコン10は、図2に示されるように、例えば周知のマスキング及びエッチング・プロセスを用いてパターン形成されてゲートスタック20、22を形成する。この例において、左側のゲートスタック20は、P型トランジスタ(PFET)のような或る型のトランジスタに使用される一方で、右側のゲートスタック22はN型トランジスタ(NEFT)のような反対の型のトランジスタに使用される。図3において、側壁スペーサ30をゲートスタック20上に形成し、延長/ハロ注入をNFET及びPFETの両方に行う。
【0014】
図4では、別の側壁スペーサ40が形成され、ソース/ドレーンのイオン注入42が行われる。ソース/ドレーンのイオン注入のイオン衝撃によって、ゲート・ポリシリコン20、22(並びにソース/ドレーン領域42)が、図面では異なる陰影によって表されるようにアモルファスになることに留意されたい。このプロセスにおいて、結晶性又は多結晶性シリコンは、アモルファス・シリコンになり、加熱されたときに膨張する。
【0015】
図5において、硬質(硬い)膜50、例えば窒化ケイ素、炭化ケイ素などを、従来の堆積プロセス、例えば化学気相堆積法(CVD)又はプラズマ強化CVDプロセスあるいはその他のプロセスを用いてウェハ12上に堆積させる。硬質膜50を形成する前に、任意のエッチング停止層52、例えばSiO2などを成長又は堆積させてもよい。硬質膜50に用いられる材料は、以下で説明されるアニーリング・プロセス中にゲート導体22が膨張しようとする際に実質的に変形しない好適な材料を含むことができる。硬質膜50の厚さ及び任意のエッチング停止層52は、硬質膜50がアニーリング・プロセス中にゲート導体22が顕著に膨張するのを防止するのに十分な厚さを有する限り、利用される製造プロセス、及び、含まれるトランジスタの具体的な設計に応じて、適切ないずれかの厚さにすることができる。例えば、硬質層50の厚さは、500Åから1500Åの範囲であってもよく、エッチング停止層の厚さは20Åから50Åの範囲であってもよい。
【0016】
図6において、硬質膜50は周知のマスキング及び材料除去プロセスを用いてパターン形成され、NFETだけを覆うように硬質膜50を残す。図7において、熱アニールを行ない、注入されたドーパントを活性化させ、アモルファス・シリコンを結晶化させる。アニール温度は、例えば700℃から1100℃の範囲であってもよい。NFETゲート22は、それが硬質層50によって内包され、顕著には膨張できないために、応力を受けることに留意されたい。アモルファス・シリコンが結晶化するときに、その体積が膨張する。しかし、硬質層50はNFETゲート22の外面のサイズが大きくなるのを妨げるので、応力がNFETゲート22内に蓄積される。一旦温度がアニール温度未満まで下がると、ゲート・ポリシリコン22の外側部分がその形状及びサイズを保つので、硬質層50が除去された後でさえも、この応力はNFETのゲート22内に留まる。NFETゲート22内のこの圧縮応力は、NFETチャネル領域内に引張応力70を生じさせる。チャネル方向に沿った引張応力70は、電子移動度を向上させ、故にNFETデバイスの性能を改善する。同じ応力は、正孔移動度を低下させるので、PFETの性能を低下させる。故に、図6において、硬質層50は、アニーリング・プロセスの前にPFET領域から除去され、PFET20を自由に膨張可能にした。
【0017】
図8において、再び周知の材料除去プロセスを用いて硬質層50の残存部分を除去する。エッチング停止層52を利用した場合、ここで、例えばHF含有化学物質を用いる洗浄プロセスを用いてそれを除去することができる。上述したように、それらの圧縮応力はゲート22内に残り、それ故に硬質膜50を除去した後でさえも、引張応力70がチャネル領域に残る。図9において、シリサイド領域65は、ゲート20、22の最上部及びソース/ドレーン領域上に形成される。自己整合シリサイド(サリサイド)は、Ni又はCoを用いて300℃から700℃にて形成できる。次いで反応しなかった金属をウェハから剥離する。次いで層間誘電体(ILD)及び相互接続部を、周知の加工及び材料を用いて形成する。
【0018】
PMOSトランジスタ(PFET)のゲート又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NFET)のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、PFETの性能を低下させることなく、NFETの性能を改善する。
【0019】
別の実施形態を図10から図16に示す。より詳細には、図10において、マスク102、例えばフォトレジスト・マスクをパターン形成し、PFETソース/ドレーン注入100を行なう間、NFETをフォトレジスト102で覆う。述べたように、注入プロセス中は、PFETゲート20がアモルファスになる。次いで図11において、マスク102を剥離し、加熱プロセス、例えば高速熱アニール(RTA)を行ない、PFETアモルファス・シリコン20を結晶化させる。このゲート20の結晶化プロセスはゲート20を膨張させるが、ゲート20上に硬質層がないので、この膨張はゲート20内に圧縮応力を生じない。
【0020】
図12において、別のフォトレジスト・マスク122をパターン形成し、PFETを覆い、第2のイオン注入プロセスを露出したNFETに行ない、ソース/ドレーン領域120を形成し、ゲート導体22をアモルファスにする。次いで、図13において、フォトレジスト122を再び剥離する。このPFETはマスク122で保護されたので、NFETだけにアモルファスのシリコン領域が残ることに留意されたい。
【0021】
図14において、硬質層50及び任意の酸化物層52を上記で議論したように形成する。次いで、図15において、熱アニールを行ない、注入されたドーパントを活性化し、アモルファス・シリコンを結晶化する。また、アニール温度は、例えば700℃から1100℃の範囲とすることができる。PFETゲート20はゲート22内にあったアモルファス状態の材料を含有しなかったので、NFETゲートポリ22だけが圧縮応力を受けることに留意されたい。次いで、図16において、硬質層50及び任意の酸化物膜52が除去され、ウェハは、上記で議論されたようにサリサイド化の準備が整う。
【0022】
図17は、第1の実施形態をフローチャートの形態で示す。より詳細には、アイテム170では、この方法は、異なる(例えば反対の)型のトランジスタ、例えばN型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタ(第1及び第2トランジスタ)を基板上に形成する。アイテム172において、本発明は、NMOSトランジスタ及びPMOSトランジスタ上に任意の酸化物層を形成し、次いでアイテム174において、NMOSトランジスタ及びPMOSトランジスタを硬質材料、例えば窒化ケイ素層で覆う。この後、本発明は、アイテム176において硬質層の一部をパターン形成し、硬質層がNMOSトランジスタ上にのみ残るようにする。次に本発明は、アイテム178においてNMOSトランジスタを加熱し、次いでアイテム180において硬質層の残存部分を除去する。
【0023】
図18にフローチャートの形態で示される第2の実施形態において、本発明はまた、アイテム190において、N型金属酸化物半導体(NMOS)トランジスタ及びP型金属酸化物半導体(PMOS)トランジスタを基板上に形成する。しかし、この実施形態において、本発明はまず、アイテム192において、NMOSトランジスタを保護し、次いでアイテム194において、PMOSトランジスタにイオンを注入し、PMOSトランジスタをアモルファスにする。次いで、本発明は、アイテム196において、アニーリング・プロセスを行ない、PMOSトランジスタを結晶化する。この後、本発明は、アイテム198においてPMOSトランジスタをマスクで保護した後、アイテム200においてNMOSトランジスタにイオンを注入する。次いで、アイテム202において、NMOSトランジスタ及びPMOSトランジスタの両方が硬質層で覆われ、アイテム204において、NMOSトランジスタ及びPMOSトランジスタが加熱される。この加熱プロセスの間、硬質層は、NMOSトランジスタのゲートが膨張するのを防止して、NMOSトランジスタのゲート内に圧縮応力を生じさせる。また、NMOSトランジスタのゲート内のこの圧縮応力は、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。この後、アイテム206において硬質層を除去し、アイテム208においてトランジスタの残りの構造体が完成される。
【0024】
加熱プロセスは、ゲート内に圧縮応力を生じさせ、それによって、窒化ケイ素層によって覆われたトランジスタのチャネル領域内に引張応力を生じさせる。故に、加熱プロセスは、PMOSトランジスタのチャネル領域内に引張応力を生じさせることなく、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。より詳細には、加熱プロセスの間、NMOSトランジスタのゲート導体の体積膨張が制限され、結果としてNMOSトランジスタのゲート導体に圧縮応力が生じる。NMOSトランジスタのゲート導体内の圧縮応力が、NMOSトランジスタのチャネル領域内に引張応力を生じさせる。PMOSトランジスタ(PFET)のゲート又はチャネル領域内に応力を生じさせることなく、NMOSトランジスタ(NFET)のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、PFETの性能を低下させることなく、NFETの性能を改善する。
本発明は好ましい実施形態に関して説明されたが、当業者は、本発明が添付の特許請求の範囲の精神及び範囲内の変更を実施できることを認識する。
【図面の簡単な説明】
【0025】
【図1】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図2】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図3】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図4】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図5】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図6】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図7】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図8】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図9】第1実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図10】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図11】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図12】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図13】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図14】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図15】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図16】第2実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図17】本発明の好ましい方法を示す流れ図である。
【図18】本発明の好ましい方法を示す流れ図である。
【符号の説明】
【0026】
12:基板
14:浅いトレンチ分離(STI)領域
16:ゲート酸化物
20:ゲート
22:ゲート
40:側壁スペーサ
65:シリサイド領域
70:引張応力
【特許請求の範囲】
【請求項1】
トランジスタを製造する方法であって、
ゲート導体(22)を有する第1型トランジスタを基板(12)上に形成するステップと、
前記第1型トランジスタを硬質層(50)で覆うステップと、
前記第1型トランジスタを加熱して(178)、前記第1型トランジスタ内に引張応力(70)を生じさせるステップと、
を含む方法。
【請求項2】
前記硬質層(50)を形成する前に、前記第1型トランジスタ上に酸化物層(52)を形成するステップをさらに含む、請求項1に記載の方法。
【請求項3】
前記硬質層(50)が窒化ケイ素及び炭化ケイ素の少なくとも1つを含む、請求項1に記載の方法。
【請求項4】
前記硬質層(50)で前記第1型トランジスタを覆う前に、前記第1型トランジスタのゲート(22)にイオンを注入するステップをさらに含む、請求項1に記載の方法。
【請求項5】
前記基板(12)がさらに、前記硬質層(50)で覆われていない他のトランジスタを含み、前記加熱プロセス(178)が、前記硬質層(50)で覆われていない他のトランジスタのチャネル領域内に引張応力を生じさせることなく、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項1に記載の方法。
【請求項6】
前記加熱プロセス(178)の間、前記第1型トランジスタのゲート導体(22)の体積膨張を制限し、結果として前記第1型トランジスタの前記ゲート導体(22)内に圧縮応力を生じさせる、請求項1に記載の方法。
【請求項7】
前記第1型トランジスタの前記ゲート導体(22)内の前記圧縮応力が、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項6に記載の方法。
【請求項8】
相補型トランジスタの製造方法であって、
ゲート導体(22)を有する第1型トランジスタ及びゲート導体(20)を有する第2型トランジスタを、基板(12)上に形成するステップと、
前記第1型トランジスタ及び前記第2型トランジスタを硬質層(50)で覆うステップと、
前記硬質層(50)の一部をパターン形成して、前記硬質層(50)を前記第1型トランジスタ上にのみ残すステップと、
前記第1型トランジスタを加熱する(178)ステップと、
を含む方法。
【請求項9】
前記硬質層(50)を前記第1型トランジスタ及び前記第2型トランジスタ上に形成する前に、前記第1型トランジスタ及び前記第2型トランジスタ上に酸化物層(52)を形成するステップをさらに含む、請求項8に記載の方法。
【請求項10】
前記硬質層(50)が窒化ケイ素及び炭化ケイ素の少なくとも1つを含む、請求項8に記載の方法。
【請求項11】
前記加熱プロセス(178)が、前記硬質層(50)によって覆われた前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項8に記載の方法。
【請求項12】
前記加熱プロセス(178)が、前記第2型トランジスタのチャネル領域内に引張応力を生じさせることなく、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項8に記載の方法。
【請求項13】
前記加熱プロセス(178)の間、前記第1型トランジスタのゲート導体(22)の体積膨張を制限し、結果として前記第1型トランジスタの前記ゲート導体(22)内に圧縮応力を生じさせる、請求項8に記載の方法。
【請求項14】
前記第1型トランジスタの前記ゲート導体(22)内の前記圧縮応力が、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項13に記載の方法。
【請求項15】
前記第1型トランジスタがN型金属酸化物半導体(NMOS)トランジスタであり、前記第2型トランジスタがP型金属酸化物半導体(PMOS)トランジスタである、請求項8から請求項14のいずれか1項に記載の方法。
【請求項16】
相補型トランジスタの製造方法であって、
ゲート導体(22)を有する第1型トランジスタ及びゲート導体(20)を有する第2型トランジスタを基板(12)上に形成するステップと、
前記第2型トランジスタをマスク(198)で保護するステップと、
前記第1型トランジスタの中にイオンを注入する(200)ステップと、
前記第1型トランジスタ及び前記第2型トランジスタを硬質層(50)で覆うステップと、
前記第1型トランジスタ及び前記第2型トランジスタを加熱する(204)ステップと、
を含む方法。
【請求項17】
前記硬質層(50)を前記第1型トランジスタ及び前記第2型トランジスタ上に形成する前に、前記第1型トランジスタ及び前記第2型トランジスタ上に酸化物層(52)を形成するステップをさらに含む、請求項16に記載の方法。
【請求項18】
前記硬質層(50)が窒化ケイ素及び炭化ケイ素の少なくとも1つを含む、請求項16に記載の方法。
【請求項19】
前記加熱プロセス(204)が、前記第1型トランジスタのチャネル領域内に引張応力を生じさせる、請求項16に記載の方法。
【請求項20】
前記加熱プロセス(204)が、前記第2型トランジスタのチャネル領域内に引張応力を生じさせることなく、前記第1型トランジスタのチャネル領域内に引張応力を生じさせる、請求項16に記載の方法。
【請求項21】
前記加熱プロセス(204)の間、前記第1型トランジスタのゲート導体(22)の体積膨張を制限し、結果として前記第1型トランジスタの前記ゲート導体(22)内に圧縮応力を生じさせる、請求項16に記載の方法。
【請求項22】
前記第1型トランジスタの前記ゲート導体(22)内の前記圧縮応力が、前記第1型トランジスタのチャネル領域内に引張応力を生じさせる、請求項21に記載の方法。
【請求項23】
前記第1型トランジスタがN型金属酸化物半導体(NMOS)トランジスタであり、前記第2型トランジスタがP型金属酸化物半導体(PMOS)トランジスタである、請求項16から請求項22のいずれか1項に記載の方法。
【請求項1】
トランジスタを製造する方法であって、
ゲート導体(22)を有する第1型トランジスタを基板(12)上に形成するステップと、
前記第1型トランジスタを硬質層(50)で覆うステップと、
前記第1型トランジスタを加熱して(178)、前記第1型トランジスタ内に引張応力(70)を生じさせるステップと、
を含む方法。
【請求項2】
前記硬質層(50)を形成する前に、前記第1型トランジスタ上に酸化物層(52)を形成するステップをさらに含む、請求項1に記載の方法。
【請求項3】
前記硬質層(50)が窒化ケイ素及び炭化ケイ素の少なくとも1つを含む、請求項1に記載の方法。
【請求項4】
前記硬質層(50)で前記第1型トランジスタを覆う前に、前記第1型トランジスタのゲート(22)にイオンを注入するステップをさらに含む、請求項1に記載の方法。
【請求項5】
前記基板(12)がさらに、前記硬質層(50)で覆われていない他のトランジスタを含み、前記加熱プロセス(178)が、前記硬質層(50)で覆われていない他のトランジスタのチャネル領域内に引張応力を生じさせることなく、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項1に記載の方法。
【請求項6】
前記加熱プロセス(178)の間、前記第1型トランジスタのゲート導体(22)の体積膨張を制限し、結果として前記第1型トランジスタの前記ゲート導体(22)内に圧縮応力を生じさせる、請求項1に記載の方法。
【請求項7】
前記第1型トランジスタの前記ゲート導体(22)内の前記圧縮応力が、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項6に記載の方法。
【請求項8】
相補型トランジスタの製造方法であって、
ゲート導体(22)を有する第1型トランジスタ及びゲート導体(20)を有する第2型トランジスタを、基板(12)上に形成するステップと、
前記第1型トランジスタ及び前記第2型トランジスタを硬質層(50)で覆うステップと、
前記硬質層(50)の一部をパターン形成して、前記硬質層(50)を前記第1型トランジスタ上にのみ残すステップと、
前記第1型トランジスタを加熱する(178)ステップと、
を含む方法。
【請求項9】
前記硬質層(50)を前記第1型トランジスタ及び前記第2型トランジスタ上に形成する前に、前記第1型トランジスタ及び前記第2型トランジスタ上に酸化物層(52)を形成するステップをさらに含む、請求項8に記載の方法。
【請求項10】
前記硬質層(50)が窒化ケイ素及び炭化ケイ素の少なくとも1つを含む、請求項8に記載の方法。
【請求項11】
前記加熱プロセス(178)が、前記硬質層(50)によって覆われた前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項8に記載の方法。
【請求項12】
前記加熱プロセス(178)が、前記第2型トランジスタのチャネル領域内に引張応力を生じさせることなく、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項8に記載の方法。
【請求項13】
前記加熱プロセス(178)の間、前記第1型トランジスタのゲート導体(22)の体積膨張を制限し、結果として前記第1型トランジスタの前記ゲート導体(22)内に圧縮応力を生じさせる、請求項8に記載の方法。
【請求項14】
前記第1型トランジスタの前記ゲート導体(22)内の前記圧縮応力が、前記第1型トランジスタのチャネル領域内に引張応力(70)を生じさせる、請求項13に記載の方法。
【請求項15】
前記第1型トランジスタがN型金属酸化物半導体(NMOS)トランジスタであり、前記第2型トランジスタがP型金属酸化物半導体(PMOS)トランジスタである、請求項8から請求項14のいずれか1項に記載の方法。
【請求項16】
相補型トランジスタの製造方法であって、
ゲート導体(22)を有する第1型トランジスタ及びゲート導体(20)を有する第2型トランジスタを基板(12)上に形成するステップと、
前記第2型トランジスタをマスク(198)で保護するステップと、
前記第1型トランジスタの中にイオンを注入する(200)ステップと、
前記第1型トランジスタ及び前記第2型トランジスタを硬質層(50)で覆うステップと、
前記第1型トランジスタ及び前記第2型トランジスタを加熱する(204)ステップと、
を含む方法。
【請求項17】
前記硬質層(50)を前記第1型トランジスタ及び前記第2型トランジスタ上に形成する前に、前記第1型トランジスタ及び前記第2型トランジスタ上に酸化物層(52)を形成するステップをさらに含む、請求項16に記載の方法。
【請求項18】
前記硬質層(50)が窒化ケイ素及び炭化ケイ素の少なくとも1つを含む、請求項16に記載の方法。
【請求項19】
前記加熱プロセス(204)が、前記第1型トランジスタのチャネル領域内に引張応力を生じさせる、請求項16に記載の方法。
【請求項20】
前記加熱プロセス(204)が、前記第2型トランジスタのチャネル領域内に引張応力を生じさせることなく、前記第1型トランジスタのチャネル領域内に引張応力を生じさせる、請求項16に記載の方法。
【請求項21】
前記加熱プロセス(204)の間、前記第1型トランジスタのゲート導体(22)の体積膨張を制限し、結果として前記第1型トランジスタの前記ゲート導体(22)内に圧縮応力を生じさせる、請求項16に記載の方法。
【請求項22】
前記第1型トランジスタの前記ゲート導体(22)内の前記圧縮応力が、前記第1型トランジスタのチャネル領域内に引張応力を生じさせる、請求項21に記載の方法。
【請求項23】
前記第1型トランジスタがN型金属酸化物半導体(NMOS)トランジスタであり、前記第2型トランジスタがP型金属酸化物半導体(PMOS)トランジスタである、請求項16から請求項22のいずれか1項に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公表番号】特表2008−520110(P2008−520110A)
【公表日】平成20年6月12日(2008.6.12)
【国際特許分類】
【出願番号】特願2007−541381(P2007−541381)
【出願日】平成17年11月10日(2005.11.10)
【国際出願番号】PCT/US2005/041051
【国際公開番号】WO2006/053258
【国際公開日】平成18年5月18日(2006.5.18)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成20年6月12日(2008.6.12)
【国際特許分類】
【出願日】平成17年11月10日(2005.11.10)
【国際出願番号】PCT/US2005/041051
【国際公開番号】WO2006/053258
【国際公開日】平成18年5月18日(2006.5.18)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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