【課題】ゲート絶縁膜に用いられるＬａ−Ｈｆ−Ｏ膜系は、成膜時にシリコン基板との間に低誘電率層が出現し、これ排除する公知な技術による半導体装置及びその製造方法は提案されていなかった。
【解決手段】本発明に従う実施形態は、非晶質状態でＳｉが添加されたＬａ−Ｈｆ−Ｏ膜をゲート絶縁膜として用いる半導体装置及びその製造方法である。 （もっと読む）

【課題】 プロセスチャンバ内に含む基板表面上にシリコン含有物質を選択的に且つエピタキシャル的に形成する方法が提供される。
【解決手段】 一つ以上の実施形態において、プロセスチャンバの圧力を、基板上に物質を堆積させる間では下げ、基板から物質をエッチングする間では上げる。実施形態によれば、第１ゾーンに流されるガス量と第２ゾーンに流されるガス量の比を得るようにプロセスガスが第１ゾーンと第２ゾーンを通ってチャンバへ流される。一つ以上の実施形態において、第１ゾーンは内部半径方向ゾーンであり、第２ゾーンは外部半径方向ゾーンであり、内部ゾーンガス流と外部ゾーンガス流との比はエッチングの間より堆積の間の方が小さい。一つ以上の実施形態によれば、選択的エピタキシャルプロセスは、エピタキシャル層の所望の厚さが成長するまで、堆積と、その後のエッチングプロセスと、所望によるパージのサイクルを繰り返すステップを含む。 （もっと読む）

【課題】絶縁性構造物の下部でイオンの衝突によって発生する電子とホールの量を減少させて半導体装置の破壊電圧を増加させることができる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、第１不純物濃度を有する第１水平部及び第１不純物濃度より大きい第２不純物濃度を有する第２水平部を具備するドリフト領域、ドリフト領域上及び第１及び第２水平部間の境界上部に形成された絶縁性構造物、第１水平部の露出した部分上に形成されたゲート絶縁膜パターン、ゲート絶縁膜パターン及び絶縁性構造物の一部上に形成されたゲート電極、ドリフト領域の第１水平部に向かうように配置されるソース、ドリフト領域の第２水平部に向かうように配置されるドレイン、及びドレインに向かう第２水平部に形成されドリフト領域の一部で形成される追加Ｎ型ドリフト部を有する。 （もっと読む）

【課題】高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供すること。
【解決手段】半導体装置１００において、ｐ^-基板１０１の表面層の一部にはＢＯＸ領域１０２が設けられる。ＢＯＸ領域１０２は、ゲート構造部１３０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１１２および拡張ドレイン領域１０８をｐ^-基板１０１から分離する。ドレイン領域１１２の厚さは１５０ｎｍ〜３００ｎｍのいずれかであり、ＢＯＸ領域１０２の厚さは１５０ｎｍ以上である。 （もっと読む）

【課題】ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供する。
【解決手段】微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂとが半導体基板２上に積層されてなる積層膜からなり、積層膜の窒素濃度が１５原子％以上４０原子％以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体３を採用する。 （もっと読む）

【課題】高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供すること。
【解決手段】半導体装置１００において、ｐ^-基板１０１の表面層の一部にはＢＯＸ領域１０２が設けられる。ＢＯＸ領域１０２は、ゲート電極１１０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１０９および拡張ドレイン領域１０３をｐ^-基板１０１から分離する。ドレイン領域１０９の厚さは１５０ｎｍ〜３００ｎｍのいずれかであり、ＢＯＸ領域１０２の厚さは１５０ｎｍ以上である。 （もっと読む）

【課題】ＥＳＤ耐量を確保できるＬＤＭＯＳを備えた半導体装置を提供する。
【解決手段】トレンチ４内に絶縁膜５を介してドープトＰｏｌｙ−Ｓｉ６を配置し、このドープトＰｏｌｙ−Ｓｉ６がゲート電極１２と連結されるようにする。このような構造により、サージが印加されたときに、ゲート電極１２にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ｎ⁺型ドレイン領域１０とｎ⁺型ソース領域９との間で電流が流れ易くなるようにできる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ４内に埋め込まれたドープトＰｏｌｙ−Ｓｉ６の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。 （もっと読む）

【課題】特定の領域毎に同一材料を用いて異なる品質の半導体要素を作り分ける。
【解決手段】素子分離２及びウェル３，４が形成されたシリコン基板１表面にゲート酸化膜５を形成し、ゲート酸化膜５上にゲート電極７を形成する。ゲート電極７を挟むシリコン基板１上層に、エクステンション用の浅い拡散層８を形成する。ＮＭＯＳ領域を覆うように反射膜２８を形成した後、光源から可視光を照射することにより、ＰＭＯＳ領域にソース／ドレイン領域１０ａを形成する。反射膜２８を除去した後、光源から可視光を再度照射することにより、ソース／ドレイン領域１０ａとは異なる品質のソース／ドレイン領域がＮＭＯＳ領域に形成される。 （もっと読む）

【課題】垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法が開示される。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極／連結ラインを含み、一体型ゲート電極／連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース／ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。 （もっと読む）

【課題】基板表面に、均一な高品質シリコン酸化膜を、基板温度２００−５００度の低温で形成すること。および、シリコン酸化膜を用いた半導体装置を提供し、素子分離領域凹部分の側壁部のシリコン表面においてシリコン酸化膜の厚さ３０％以内に抑え、デバイスの信頼性を向上する。
【解決手段】シリコン酸化膜中にＫｒを含有することを特徴とする。シリコン酸化膜中にＫｒを含有させることにより、シリコン酸化膜中および、シリコン／シリコン酸化膜界面でのストレスを緩和することにより、低温で形成したにもかかわらず高品質なシリコン酸化膜を形成し、素子分離領域凹部分の側壁部のシリコン表面においてシリコン酸化膜の厚さの均一性を３０％以内にする。 （もっと読む）

【課題】半導体基板に形成された電界効果トランジスタのソース領域やドレイン領域に生じる欠陥を抑制する。
【解決手段】半導基板１の主面上にゲート電極７Ｇを形成した後、ゲート電極７Ｇをマスクとして不純物を半導体基板１に導入することにより半導体基板１の主面に低濃度層１１を形成する。続いて、ゲート電極７Ｇの側面に第１サイドウォール１２および第２サイドウォール１３を形成した後、第１サイドウォール１２、第２サイドウォールおよびゲート電極７Ｇをマスクとして半導体基板１に窒素等をイオン打ち込みすることにより、半導体基板１の主面に結晶化抑制領域ＣＣＲを形成する。その後、第２サイドウォール１３を除去した後、半導体基板１の主面に、ソースおよびドレイン用の高濃度層を形成する。 （もっと読む）

【課題】従来の半導体装置では、ゲート電極がバックゲート領域上に配線され、バックゲート領域に寄生電流が発生し、オン抵抗値が変動し易いという問題があった。
【解決手段】本発明の半導体装置では、バックゲート領域としてのＰ型の拡散層５と重畳するように、ソース領域としてのＮ型の拡散層６が形成されている。そして、Ｎ型の拡散層６と対向するように、ドレイン領域としてのＮ型の拡散層７が形成されている。そして、ゲート電極９は、Ｎ型の拡散層６、７が対向する領域のＰ型の拡散層５上を被覆するように配置されている。更に、ゲート電極９は、Ｎ型の拡散層７上に配線されている。この構造により、効率的にチャネル領域が配置され、Ｐ型の拡散層での寄生電流の発生が抑制され、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動が防止される。 （もっと読む）

【課題】形状に限定されることなく、柔軟性ないし可撓性を有し、任意の形状の各種装置を作成することが可能な端面センサデバイス及びその製造方法を提供すること。
【解決手段】線状体の端面に、対象からの情報を受容して他の情報として出力する受容部が形成されていることを特徴とする端面センサデバイス。線状体２００１は、中止部に中心電極２００７を有し、その外周は絶縁膜２００８で覆われている。上記線状体２００１を用意し、その端面にｎ型半導体層２００４を形成する。次いで、ｎ型半導体層２００４上にｐ型半導体層２００３を形成する。これにより、線状体２００１の端面にｐｎ接合の受容部（光センサ）が形成される。 （もっと読む）

【課題】エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる半導体装置を提供する。
【解決手段】素子分離領域１２間のシリコン基板１１上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極１４が形成されている。素子分離領域１２とゲート電極１４との間のシリコン基板１１に形成されたトレンチ内には、エピタキシャル成長法によりエピタキシャルＳｉＧｅ層１６が形成されている。素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。さらに、エピタキシャルＳｉＧｅ層１６上にはシリサイド膜１８が形成され、エピタキシャルＳｉＧｅ層１６下のシリコン基板１１にはｐ型半導体領域１７が形成されている。 （もっと読む）

【課題】 炭素ドープされたシリコンエピタキシャル層における置換炭素含量を改善する方法の提供。
【解決手段】 シリコンと炭素を含有するエピタキシャル層を形成し処理する方法が開示される。一以上の実施形態によれば、処理により、エピタキシャル層における格子間炭素が置換炭素に変換される。個々の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。個々の実施形態において、エピタキシャル層の処理は、例えば、レーザアニール、ミリ秒アニール、急速熱アニール、スパイクアニール、又はそれらの組合せによって短時間アニールすることを含む。実施形態には、シリコンと炭素を含有するエピタキシャル層の少なくとも一部のアモルファス化が含まれる。 （もっと読む）

【課題】 リンでドープされたシリコンと炭素を含有するエピタキシャル層を形成する方法を提供する。
【解決手段】 圧力は、堆積中１００トール以上に維持される。方法は、置換型炭素を含む膜の形成を生じさせる。特定の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。 （もっと読む）

【課題】従来のＦＥＴにおいては、電流駆動能力が低下してしまう。
【解決手段】ＦＥＴ２０は、半導体基板１０上に設けられた電極膜２４ａと、電極膜２４ａ上に設けられ、当該電極膜２４ａと共にゲート電極２４を構成する応力膜２４ｂと、を備えている。電極膜２４ａおよび応力膜２４ｂの各々は、金属、窒化金属または金属シリサイドからなる。応力膜２４ｂは、半導体基板１０に対して圧縮応力を有している。 （もっと読む）

半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子は少なくとも１つの第１アモルファス領域を含み、前記第２トランジスタ素子は少なくとも１つの第２アモルファス領域を含む。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。第１アニールプロセスが実施される。前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合されている。前記第１アニールプロセス後に、第２アニールプロセスが実施される。前記第２アニールプロセス中は、前記応力発生層が前記基板上に残されている。
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【課題】 ＥＳＤ耐量を向上させたトランジスタ構造を提供することを目的とする。
【解決手段】 中濃度のドレイン層１０の表面に高濃度のドレイン層１２を、ゲート電極７のドレイン側の端部から離間して形成する。そして、ゲート電極７と高濃度のドレイン層１２との間の基板表面に、高濃度のドレイン層１２を囲むようにしてＰ型不純物層１３を形成する。異常なサージによって寄生バイポーラトランジスタ３０がオンしている間、電子はソース電極１５側からドレイン電極１６側へと移動する。ここで、電子はＰ型不純物層１３が形成された基板表面付近Ｘを避け、図４の矢印２５に示すように、より深い位置からドレイン電極１６側へと回り込むように分散して移動する。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたトランジスタ構造を提供することを目的とする。
【解決手段】Ｎ型のエピタキシャル層２を複数の領域に分離し、隣り合う領域を絶縁するＰ型の絶縁分離層１２を形成する。そして、エピタキシャル層２の表面であって、低濃度のドレイン層９と絶縁分離層１２との間に、それらの層に隣接してＮ型不純物から成る高濃度拡散層１３及び電極取り出し層１４が形成されている。高濃度拡散層１３及び電極取り出し層１４はドレイン電極１７と接続されている。半導体装置２０のソース電極１６に過大な正のサージ電圧が生じると、寄生ダイオード２５，２６に加えて、高濃度拡散層１３及び電極取り出し層１４を経路として含む寄生ダイオード２７がオンしてソース電極１６側からドレイン電極１７側にＥＳＤ電流を逃がす。 （もっと読む）