【課題】十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供する。
【解決手段】シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行う。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】トランジスタの特性が設計特性から離れることを抑制できる半導体装置を提供する。
【解決手段】この半導体装置は、チャネル形成領域１８０上に位置するゲート絶縁膜１３０及びゲート電極１４０と、トランジスタのソース及びドレインとして機能する２つの第２導電型高濃度不純物層１７０と、第２導電型高濃度不純物層１７０それぞれの周囲に設けられ、第２導電型高濃度不純物層１７０を深さ方向及びチャネル長方向に拡張し、第２導電型高濃度不純物層１７０より低濃度である２つの第２導電型低濃度不純物層１６０と、第２導電型低濃度不純物層１６０より下に位置し、素子分離膜１２０の下方を介してチャネル形成領域１８０の下方から素子分離膜１２０の外側まで延伸し、半導体層１００より高濃度の第１導電型埋込層１９０を備える。 （もっと読む）

【課題】ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制した半導体装置
及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、シリコン基板１上に形成されたゲート絶縁膜３
と、ゲート絶縁膜上に形成されたゲート電極１２と、ゲート電極上に形成された第１の層
間絶縁膜５と、ゲート電極上のコンタクトホール８と、シリコン基板上に位置するダミー
コンタクトホール８ａと、コンタクトホール内、ダミーコンタクトホール内及び第１の層
間絶縁膜上に形成されたＡｌ配線７及びダミーＡｌ配線７ａと、第１の層間絶縁膜上、Ａ
ｌ配線及びダミーＡｌ配線上に形成された第２の層間絶縁膜６と、ダミーＡｌ配線の上方
に位置する凹部１６と、Ａｌ配線上のｖｉａホール９と、凹部下に位置し且つダミーＡｌ
配線上に位置するダミーｖｉａホール９ａと、を具備することを特徴とする半導体装置。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域とで、選択的にシリコン・ゲルマニウム層を形成する。
【解決手段】シリコン層のｐウェル上に第１導電層が形成され、シリコン層のｎウェル上に第２導電層が形成される。ｐウェルおよびｎウェルの両方にフッ素イオンが注入される。ｐウェルおよびｎウェルの両方が水酸化アンモニウムおよび過酸化物に晒される。シリコン層上にボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させる。 （もっと読む）

【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。
【解決手段】Ｐ型の半導体基板１に形成されたＮ型のリサーフ領域２と、半導体基板１の上部にリサーフ領域２と隣接したＰ型のベース領域３と、ベース領域３にリサーフ領域２と離隔したＮ型のエミッタ／ソース領域８と、ベース領域３にエミッタ／ソース領域８と隣接したＰ型のベース接続領域１０と、エミッタ／ソース領域８の上からベース領域３の上及びリサーフ領域２の上に形成されたゲート絶縁膜６並びにゲート電極７と、リサーフ領域２にベース領域３と離隔したＰ型のコレクタ領域４とを有している。半導体基板１は、その抵抗値が半導体基板１に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されている。 （もっと読む）

【課題】互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現する。
【解決手段】第１のＭＩＳトランジスタＬＴｒは、第１の活性領域１ａに形成された第１のチャネル領域３ａと、第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜上に接する第１の導電部１２ａと、第２の導電部１３ａとを有する第１のゲート電極２０Ａとを備え、第２のＭＩＳトランジスタＨＴｒは、第２の活性領域１ｂに形成された第２のチャネル領域３ｂと、第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜上に接する第３の導電部１２ｂと、第４の導電部１３ｂとを有する第２のゲート電極２０Ｂとを備え、第３の導電部は、第１の導電部よりも薄い膜厚で且つ第１の導電部と同じ組成材料からなる。 （もっと読む）

【課題】拡散層濃度に制約されず、接合リーク電流が十分に低減された半導体装置を製造する。
【解決手段】シリコン基板の第１導電型の領域に、第１導電型と反対の第２導電型の不純物をドーピングし、熱処理を行って、第２の導電型の拡散層を形成する工程と、この拡散層に窒素又はフッ素をイオン注入し、その後、この拡散層に炭酸ガスレーザーを照射する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】マイクロローディング効果を軽減できるＳｉＧｅ埋め込みダミーパターンの構成を提供する。
【解決手段】マイクロローディング効果を軽減するためのダミーパターン２０を備えた半導体装置は、内部領域２００と外部領域４００の間に中間環状領域３００が設けられた半導体基板１と、基板上、内部領域に設けられたＳｉＧｅ装置１００と、基板上、中間環状領域に設けられた複数のダミーパターンとを含む。複数のダミーパターンのうち少なくとも１つがＳｉＧｅを含む。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】ソース及びドレイン領域の幅を確保しつつ、フィンチャネルの幅のみを狭く形成できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｆｉｎ型トランジスタの製造方法であって、シリコン基板１上に形成されたマスク層８をマスクとして、ＳＴＩ領域２を形成する工程と、マスク層８をウエットエッチングで縮退させて縮退マスク層８ａを形成する工程と、縮退マスク層８ａの表面にストッパ酸化膜１６を形成し、全面にポリシリコン１７を堆積した後、反射防止膜１８、フォトレジスト１９を形成する工程と、ワード線部分のフォトレジスト１９を開口し、当該部分の反射防止膜１８とポリシリコン１７とを除去して、縮退マスク層８ａを露出させた後に、フォトレジスト１９を除去する工程と、縮退マスク層８ａをマスクとして、縮退マスク層８ａの下部両側のシリコン基板１をエッチングして、フィンチャネル３０を形成する工程と、を備える。 （もっと読む）

【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】高耐圧トランジスタを有する半導体装置において、チップサイズを大きくすることなく、高耐圧化と同時にオン電流の低減を図る。
【解決手段】Ｎ型ドレイン領域１４から見てＰ型ボディ領域４側のＮ型ドリフト領域５内にトレンチオフセット領域２が形成されている。トレンチオフセット領域２のＮ型ソース領域１３側の側面及び底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度よりも低い不純物濃度を持つＮ型電界緩和領域７が設けられている。 （もっと読む）

【課題】異なるチャネル長のトランジスタを有し、設計の自由度が向上され、かつ、ゲート容量の増加を防止できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１に、第一の導電型の活性領域４１、４２を形成し、チャネル用シリコン柱４ｂ、４ｃを含む複数のシリコン柱４ａ〜４ｄを形成した後、第二の導電型の第一半導体領域７ａを形成する工程と、容量増加防止用絶縁膜１０を設けてゲート電位供給用シリコン柱４ａ、４ｄを形成する工程と、前記チャネル用シリコン柱４ｂ、４ｃの周囲にゲート絶縁膜１１を設ける工程と、ゲート電位供給用電極１２ｂとゲート電極１２ａを形成し、接続する工程と、第一層間絶縁膜１３を形成する工程と、前記チャネル用シリコン柱４ｂの高さを低くする工程と、第二の導電型の第二半導体領域７ｂを形成する工程と、を有する半導体装置１００の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】 本発明は、ソース／ドレイン領域の寄生抵抗の小さい半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、Ｓｉ層上にゲート部を形成する工程と、ゲート部を挟むＳｉ層に、Ａｓを導入する工程と、Ａｓが導入されたＳｉ層上にＮｉ層を堆積する工程と、熱処理を用いて、Ｎｉ層とＳｉ層とを反応させて第１シリサイド層を形成するとともに、第１シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、第１シリサイド層中にＰｔ元素を導入する工程と、熱処理を用いて、Ｐｔ元素をＳｉ層まで拡散させて第１シリサイド層とＳｉ層との間に第２シリサイド層を形成するとともに、第２シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、を備えることを特徴とする。 （もっと読む）

【課題】せり上げ構造を有する半導体装置において、せり上げる領域をエッチングする際に、活性層である島状半導体膜がエッチングされるのを抑制する。
【解決手段】島状半導体膜の表面を酸化あるいは窒化して第１の絶縁膜を形成し、第１の絶縁膜の一部の領域上に半導体膜を形成し、第１の絶縁膜の一部を除去して島状半導体膜の中の半導体膜が形成されていない領域を露出させ、島状半導体膜の表面及び半導体膜を酸化あるいは窒化して第２の絶縁膜を形成し、第２の絶縁膜上にゲート電極を形成し、第２の絶縁膜をエッチングしてゲート絶縁膜を形成し、ゲート電極をマスクとして島状半導体膜及び半導体膜に一導電型を付与する不純物元素を添加し、島状半導体膜及び半導体膜を加熱して不純物元素を活性化させ、島状半導体膜及び半導体膜を加熱することにより第１の絶縁膜が消失する半導体装置の作製方法に関する。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】 本発明は、半導体基板に接合領域を形成するにおいて、イオン注入工程を行って不純物を注入した後、活性化段階である熱処理工程を第１の熱処理工程及び第２の熱処理工程で行うが、第１の熱処理工程は、Ｎ_２ガス雰囲気で行い、第２の熱処理工程は、ＮＨ_３ガス雰囲気で行うことにより、後続工程を行っても接合領域の不純物が流出される現象を防止することができる半導体素子の接合領域形成方法を提供する。
【解決手段】 接合領域を含むトランジスタが形成された半導体基板が提供される段階と、接合領域を含む半導体基板の上部に保護膜を形成する第１の熱処理工程を行う段階と、保護膜を含む半導体基板上に層間絶縁膜を形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１にＭＯＳトランジスタを形成する半導体装置の製造方法であって、シリコン基板１に素子分離膜３を形成する工程と、シリコン基板１上にゲート絶縁膜５を介してゲート電極７を形成する工程と、ゲート電極７と離間して、シリコン基板１上から素子分離膜３上にかけて引出電極９を形成する工程と、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に不純物を導入してＳ／Ｄ層１１を形成する工程と、Ｓ／Ｄ層１１上から引出電極９の少なくとも側面にかけてシリサイド２３を形成する工程と、を含む。 （もっと読む）