【課題】ＦｉｎＦＥＴにおいて、従来のＦｉｎＦＥＴの構造に比してさらにチャネルに応力を印加することができる半導体装置を提供すること。
【解決手段】Ｓｉ基板１と、フィン１１、フィン１１の延在方向に平行な面上にゲート絶縁膜１３を介して形成される所定の幅のゲート電極１４、およびフィン１１の延在方向に平行な面上のゲート電極１４の両側に形成されるソース／ドレイン領域を含むＦｉｎＦＥＴ１０ｎ，１０ｐと、を備え、ゲート電極１４上に形成され、応力印加層３１，３２の形成温度と室温での線膨張係数の差が、フィン１１の形成温度と室温での線膨張係数の差と異なる導電性材料によって形成される応力印加層３１，３２と、応力印加層３１，３２上に形成され、フィン１１よりもヤング率の大きい導電性材料からなるプラグ層３３，３４と、を備える。 （もっと読む）

【課題】応力膜によるチャネル領域への歪み効果を向上させる形状の半導体基板を有し、かつ十分な深さのソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板と、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、前記凹部の底面および側面からほぼ同じ深さまで前記半導体基板に導電型不純物を注入する工程と、前記凹部の底面および側面上に、前記半導体基板内の前記ゲート電極下のチャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、を含む。 （もっと読む）

【課題】駆動能力を向上させた半導体装置を提供する。
【解決手段】半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ部３が形成されており、ゲート絶縁膜６を介して、トレンチ部３の内部及び上面部にゲート電極７が形成されている。ゲート電極７のゲート長方向の一方の側にはソース領域９が形成されており、他方の側にはドレイン領域１０が形成されている。ソース領域９とドレイン領域１０の少なくとも一部では、ゲート電極７の形成前にトレンチ部３の内壁からイオン注入を用いて不純物添加をおこなった後、拡散および活性化の熱処理を施すことによって、トレンチ部３の表面から底部にかけて深く形成させることを可能とする。これにより、ゲート電極７の凹部上面に集中して流れていた電流がトレンチ部３の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる。 （もっと読む）

【課題】炭化珪素半導体装置に於いて、ＭＩＳ界面特性を劣化させないゲート絶縁膜のＰＤＡ手法(熱処理方法)を提供する。
【解決手段】炭化珪素半導体基板２上に、熱酸化法により、０．５ｎｍ〜２ｎｍの範囲内の厚みを有する酸化珪素５を形成する。更に、酸化珪素５の上に堆積法によって酸化膜６を形成して、ゲート絶縁膜としての積層酸化膜７を得る。その上で、酸化膜６の堆積温度よりも高温で、且つ、酸素濃度が０．０５Ｐａ以上で５Ｐａ以下の範囲内に制御された減圧の酸素雰囲気下で、積層酸化膜７に対して熱処理を行うことで、ゲート絶縁膜を形成する。 （もっと読む）

【課題】チャネル領域を挟むソース／ドレイン領域にｅＳｉＧｅ層などを埋め込んだ構造において、接合リークの低減をはかる。
【解決手段】ソース／ドレイン領域に半導体エピタキシャル層を埋め込んだ半導体装置であって、半導体基板１００の主表面に形成され、素子分離領域１０２で囲まれた素子形成領域上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４下のチャネル領域を挟むソース／ドレイン領域に形成され、基板１００とは異なる材料からなる第１の半導体膜１１１，１１３でそれよりもシリサイド化反応の高い第２の半導体膜１１２を挟んだ３層構造を有する半導体エピタキシャル層１１０と、ゲート電極１０４及びエピタキシャル１１０層上に形成され、且つ基板１００とエピタキシャル層１１０との界面に沿って半導体膜１１２に延伸して形成されたシリサイド層１２６とを備えた。 （もっと読む）

【課題】 駆動能力を向上させた半導体装置を提供する。
【解決手段】 当該半導体装置には、ゲート幅方向に深さの変化する凹部を設けるためのトレンチ部８が形成されており、ゲート絶縁膜９を介して、トレンチ部８の内部及び上面部にゲート電極１０が形成されている。ゲート電極１０のゲート長方向の一方の側にはソース領域１２が形成されており、他方の側にはドレイン領域１３が形成されている。ソース領域１２とドレイン領域１３の少なくとも一部の表面は、ゲート電極１０近傍にLOCOS法を用いて形成した厚膜酸化膜の除去することで他よりも低く形成する。このように、ソース領域１２とドレイン領域１３の一部の表面を他よりも低くすることにより、ゲート電極１０の当該凹部上面に集中して流れていた電流がトレンチ部８の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる。 （もっと読む）

【課題】ＭＯＳトランジスタに十分な応力（ストレス）が加える半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００上に備えられたゲート電極１１４およびゲート電極１１４の側壁面に備えられたスペーサ１１６を含むゲート構造物１１０と、ゲート構造物１１０の両側の半導体基板１００内に形成されたソース／ドレーン領域１０２と、ゲート構造物１１０上エッチング停止膜１３０と、を含み、エッチング停止膜１３０は、スペーサ１１６上の第１領域１３０＿１およびゲート電極の上面上の第２領域１３０＿２を含み、第１領域１３０＿１の厚さは、第２領域１３０＿２の厚さの８５％以下である。 （もっと読む）

【課題】 高品質の加工を行う。
【解決手段】 第１の波長、及び第１の波長とは異なる第２の波長のレーザビームを出射するレーザ光源と、第１面及び第１面と反対側の第２面を有する加工対象物を保持するステージと、第１の波長のレーザビームを、ステージに保持された加工対象物の第１面に入射させる第１の光学系と、第２の波長のレーザビームを、ステージに保持された加工対象物の第２面に入射させる第２の光学系と、第１の波長のレーザビームが、ステージに保持された加工対象物の第１面に入射した後に、第２の波長のレーザビームが、第２面に入射するように、レーザ光源によるレーザビームの出射を制御する制御装置とを有するビーム照射装置を提供する。 （もっと読む）

【課題】本発明は、素子性能を向上させて工程を単純化させることができる半導体素子の製造方法を提供できる。
【解決手段】本発明による半導体素子の製造方法は、半導体基板にウェルを形成する段階と、半導体基板にゲートオキサイドを形成する段階と、ゲートオキサイドの上にゲートを形成する段階と、ゲート下部にポケット(pocket)を形成する段階と、半導体基板に対して第１スパイクアニール(spike anneal)を行なう段階と、半導体基板に深いソース／ドレインインプラント工程を行なう段階及び半導体基板に対して第２スパイクアニールを行なう段階と、を含む方法とする。 （もっと読む）

スペーサ構造に基づいてドレイン及びソース領域の一部にリセスを形成することにより、深いドレインおよびソース領域を形成するためのその後の注入プロセスによって、ＳＯＩトランジスタの埋め込み絶縁層までドーパント濃度を適度に高くすることができる。さらに、スペーサ構造は、実質量の歪み半導体合金をその本来の厚みで保持し、従って、効率的な歪み誘起機構が設けられる。高度なアニール技術により、過度の側方拡散が回避され、よって各々のスペーサの横幅が縮小される。これにより、トランジスタデバイスの長さが縮小される。従って、低減された接合容量との組み合わせにおいて、縮小した横寸法に基づいて電荷キャリア移動度を高めることができる。
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トランジスタのソース／ドレイン領域を選択的にプレアモルファス化する一方で、トランジスタのゲート電極はプレアモルファス化しない技術が提供される。例示的実施形態においては、ゲート電極にわたってプレアモルファス化注入ブロッキング材料が形成される。更に例示的実施形態においては、各種ストレッサを用いてチャネル領域に歪みが誘発される。
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【課題】対称フラットバンド電圧、同一ゲート電極材料かつ高誘電率誘電体層を有するＣＭＩＳＦＥＴを提供する。
【解決手段】ｎＭＩＳＦＥＴは、半導体基板１０の表面上に配置された第１ゲート絶縁膜１６と、第１ゲート絶縁膜１６上に配置されたＭ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層２０と、第２金属酸化物層２４と、第２金属酸化物層２４上に配置された第１導電層２８とを備え、ｐＭＩＳＦＥＴは、半導体基板１０表面上に配置された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１８上に配置されたＭ３_zＭ４_wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層２２と、第４金属酸化物層２６と、第４金属酸化物層２６上に配置された第２導電層３０とを備える半導体装置およびその製法。 （もっと読む）

【課題】イオン注入される不純物濃度以上に不純物濃度を増大させた高濃度不純物層を有し、この高濃度不純物装置とシリサイド電極とにおける接触電気抵抗を低減したソース・ドレインを有するＣＭＯＳ電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ｎ型ＭＯＳ電界効果トランジスタ１０とｐ型ＭＯＳ電界効果トランジスタ２０とを備え、そのソース・ドレイン１３、１４で、シリサイド電極１３２、１４２の下に、急峻な濃度勾配を有する２層の高濃度不純物層１３３、１３４、１４３、１４４を有するＣＭＯＳ電界効果トランジスタ１を提供する。 （もっと読む）

集積回路レイアウトにおいて、レイアウトによって誘起される閾値電圧の変動を自動的に推定する方法。前記方法は、解析のために前記レイアウト内の拡散領域を選択する工程で始まる。続いて、システムが、選択された領域のＳｉ／ＳＴＩエッジと、チャネル領域と、前記チャネル領域に結合するゲート／Ｓｉエッジを特定する。次に、特定されたチャネル領域夫々における閾値電圧の変動を特定する。この工程には、縦方向の効果による閾値電圧変動を計算する工程と、横方向の効果による閾値電圧変動を計算する工程と、縦方向と横方向の変動を組み合わせて全体の変動を計算する工程が必要である。最後に、個々のチャネルにおける変動を組み合わせることにより変動の合計が決定される。
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【課題】安価に製造できる高耐圧接合終端構造による絶縁分離構造を用いる場合においても、ｄＶ／ｄｔ耐量が高く、高電位島内の寄生素子構造のラッチアップによる誤動作を防止することができる高耐圧半導体装置の提供。
【解決手段】高電位ゲート駆動回路部と、レベルシフト回路部とを同一の他導電型半導体基板１上に備え、前記ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴのソース領域５およびドレイン領域７の下方に、寄生素子抑制用の埋め込み絶縁膜３を有する高耐圧ＩＣとする。 （もっと読む）

【課題】ＳｉＣ中のＳｉ欠損を発生させずにＳｉＣ基板の不純物層をアニールする技術を提供する。
【解決手段】本発明の処理装置１０は、搬送室１１と、高温熱処理室１２と、前処理装置１３を有している。処理対象物７０は前処理装置１３内の加熱装置２２により加熱され、ＳｉＣ基板７１表面に形成された有機膜７４は焼成され、ＳｉＣ基板７１表面には炭素皮膜７６が形成される。炭素皮膜７６が形成されたＳｉＣ基板７１は高温熱処理装置１２のアニール室４０内において高温に加熱され、アニールされる。ＳｉＣ基板７１表面には炭素皮膜７６が配置されているから、ＳｉＣ基板７１からのＳｉの欠損が生じない状態で不純物層をアニールすることが可能である。 （もっと読む）

【課題】ポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止する。
【解決手段】半導体基板１００と、領域Ｎ１にチャネル領域１０２を挟むように形成された拡散層１０３と、ゲート絶縁膜１０４と、金属膜１０５ａ、１０５ｂ及びｎ型ポリシリコン膜１０５ｃを含むゲート電極１０５と、を有するｎチャネルＭＩＳＦＥＴと、領域Ｐ１にチャネル領域２０２を挟むように形成されボロンをドーパントして含む拡散層２０３と、ゲート絶縁膜２０４と、金属膜２０５ａ〜ｃ及び窒素を含む金属膜２０５ｃとの界面部におけるボロン濃度が５Ｅ１９ｃｍ^−３以下であるｎ型ポリシリコン膜２０５ｄを含むゲート電極２０５と、を有するｐチャネルＭＩＳＦＥＴと、を備える。 （もっと読む）

【課題】従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造でき、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当たりのオン抵抗が小さいこと。
【解決手段】基板５０に浅く幅の狭いトレンチ５１を小さいピッチで形成し、トレンチ５１の周囲にドリフト領域となるｎ拡散領域６０を形成する。トレンチ５１の内側には厚さが０．０５μｍの均一な厚さのゲート酸化膜５９を形成し、その内側にゲートポリシリコン５２を形成する。基板５０の表面領域にベース領域６２およびソース領域となるｎ⁺拡散領域６１を形成すると共にトレンチ５１の底部にドレイン領域となるｎ⁺拡散領域５８を形成する。ゲートポリシリコン５２の内側に層間絶縁膜６５を設け、その内側をドレイン領域に電気的に接続するポリシリコン６３で埋める。 （もっと読む）

【課題】微細化プロセスにおいても、また、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方を持つデバイスにおいても、欠陥等を発生させることなく、トランジスタのチャネル領域に対する応力制御を行うことを可能にする。
【解決手段】Ｎｃｈトランジスタの第１のゲート電極１０７及びＰｃｈトランジスタの第２のゲート電極１０８のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いている。 （もっと読む）

【課題】半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供する。
【解決手段】同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、２つのMOS トランジスタの各ポリシリコンゲート１１の高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、２つのMOS トランジスタで共有される不純物拡散層１５１は、拡散層表面部の不純物濃度が拡散層内部で最も高い。 （もっと読む）