半導体装置の製造方法
【課題】 ゲート絶縁膜へのダメージを抑制してゲートリーク電流を低減させ、且つｐ型ポリシリコンに近い仕事関数のゲート電極を有する半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜４を形成し、このＴｉＮ膜４をエッチングしてゲート電極５を形成する。
【解決手段】 シリコン基板１上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜４を形成し、このＴｉＮ膜４をエッチングしてゲート電極５を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メタルゲート材料としてＴｉＮ（窒化チタン）を用いる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
現在、ＣＭＯＳデバイスとしては、ゲート絶縁膜にシリコン酸化膜を用い、ゲート電極にｐ型又はｎ型ポリシリコンが用いられている。このＣＭＯＳの４５ｎｍノード以降のロジックでは、オン電流の向上のため、例えば非特許文献１に示されるゲート電極に金属材料を用いるメタルゲート技術の実用化が求められている。なお、オン電流とは、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor；金属−絶縁膜−半導体 電界効果トランジスタ）のゲート電極に電圧をかけた時にソース、ドレイン間に流れる電流のことであり、シリコン基板に形成されたチャネル領域に誘起される電荷量に比例して大きくなる。
【０００３】
そこで、この電荷量を大きくするため、ゲート絶縁膜として高誘電体（Ｈｉｇｈ−ｋ）材料の実用化が検討されている。しかしながら、ゲート絶縁膜としてＨｉｇｈ−ｋ材料を用い、ゲート電極にポリシリコンを用いると、ｐ型ＭＩＳＦＥＴにおいて閾値電圧の上昇が起こり、デバイス性能が低下してしまう。このため、ゲート電極に金属材料を用いる必要がある。
【０００４】
メタルゲート技術を実用化する上での大きな障害としては、閾値電圧の制御が困難なことが挙げられる。従来では、ｎ型ＭＩＳＦＥＴに対してはｎ型ポリシリコン、ｐ型ＭＩＳＦＥＴに対してはｐ型ポリシリコンを用いることで、基板チャネルと同等の仕事関数を得ていた。これにより、閾値電圧の低いＭＩＳＦＥＴを形成でき、低電圧動作が可能なＣＭＯＳトランジスタを実現できた。
【０００５】
また、ｐ型ＭＩＳＦＥＴにおける閾値電圧の上昇を制御するため、ｐ型ポリシリコンに近い仕事関数を有するＴｉＮ（窒化チタン）が注目されている。従来のスパッタ法で成膜したＴｉＮは、その仕事関数が約４．６ｅＶであり、ｐ型ポリシリコンの仕事関数との差が大きく、閾値電圧の上昇を十分に抑制できない。
【０００６】
これを解消するために、例えば非特許文献２にはＴｉＮ膜中の窒素濃度を制御することで仕事関数を制御する技術が提案されている。また、ＴｉＮ膜をＣＶＤ法により成膜するにあたり、成膜温度が約６００℃で行うのが主流であったが、例えば特許文献１に開示される分割成膜を適用すると、約４５０℃の低温でも成膜が可能である。
【０００７】
【非特許文献１】International Technology Roadmap for Semiconductors (ITRS), 2003 Edition ２００４年４月発行
【非特許文献２】H.Wakabayashi, Y.Saito, K.Takeuchi, and T.Kunio, "A Dual-Metal Gate CMOS Technology Using Nitrogen-Concentration-Controlled TiNx Film", IEEE Transactions on Electron Devices, Vol. 48, No.10, Oct. 2001, p2363-p2369.
【特許文献１】特開２００３−７７８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＴｉＮ（窒化チタン）はｐ型ポリシリコンに近い仕事関数を有しており、ｐ型ＭＩＳＦＥＴにおける閾値電圧の上昇を制御することができる。しかしながら、スパッタ法でゲート電極として成膜すると、ゲート絶縁膜のチャージアップによるダメージが入るため、ゲートリーク電流が増大するという課題があった。
【０００９】
また、スパッタ法で成膜したＴｉＮ膜では、その仕事関数が約４．６ｅＶであり、ｐ型ポリシリコンの仕事関数との差が大きいため、閾値電圧の上昇を十分に抑制できないという課題があった。
【００１０】
なお、非特許文献２のようにＴｉＮ膜中の窒素濃度を制御することにより、仕事関数を制御する方法も提案されている。しかしながら、非特許文献２に開示される方法では、ｎ型ポリシリコンと同等の仕事関数での制御のみであり、ｐ型ポリシリコンの仕事関数に相当するＴｉＮ膜は得られていない。このため、ｐ型ＭＩＳＦＥＴにおける閾値電圧の上昇を抑制することができないという課題がある。
【００１１】
また、特許文献１に開示される従来の分割成膜では、ＴｉＮ膜を約４５０℃で成膜するものであり、さらなる低温での成膜は開示されていない。
【００１２】
この発明は、上記のような課題を解決するためになされたもので、メタルゲート材料としてＴｉＮ膜を熱ＣＶＤ法により成膜することで、ゲート絶縁膜へのダメージを抑制してゲートリーク電流を低減させ、且つｐ型ポリシリコンに近い仕事関数のゲート電極を有する半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜を形成し、このＴｉＮ膜をエッチングしてゲート電極を形成するものである。
【発明の効果】
【００１４】
この発明によれば、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜を形成し、このＴｉＮ膜をエッチングしてゲート電極を形成するので、メタルゲート材料としてのＴｉＮ膜を熱ＣＶＤ法により成膜することから、ゲート絶縁膜へのダメージを抑制することができる上、ゲートリーク電流を低減できるという効果がある。また、ＣＶＤ法によるＴｉＮ成膜の温度を４５０℃以下に低温化することで、ｐ型ポリシリコンに近い仕事関数を実現することができる。さらにＣＶＤ法によるＴｉＮ成膜の温度を３５０℃以下に低温化すると、低ストレスのＴｉＮ膜が得られる。これによってもゲートリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
従来の課題を解決すべく、本発明者が研究解析を進めた結果、ｐ型ポリシリコンに変わり、これに近い仕事関数を持つＴｉＮ（窒化チタン）をゲート電極材料とし、ＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により成膜することで、その成膜条件により仕事関数を制御できることを見出した。本実施の形態１は、ＣＶＤ法によるＴｉＮ膜の成膜条件を最適化し、その仕事関数をｐ型ポリシリコンとほぼ同等に制御するものである。
【００１６】
図１から図５までは、この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図であり、図１に示す製造工程から図１０に示す製造工程のへ進むものとする。なお、各工程ともトランジスタの内部がわかるように断面図で表している。
図１に示す工程では、シリコン基板（半導体基板）１の表層部における所定の領域に素子分離酸化膜２を形成する。素子分離酸化膜２は、例えばＳＴＩ法（Shallow Trench Isolation法；シャロウトレンチ絶縁法）により形成する。
【００１７】
図２に示す工程では、シリコン基板１上にゲート絶縁膜３を形成し、その上にＴｉＮ膜４をＣＶＤ法により形成する。なお、ゲート絶縁膜３は、例えばＨｆＯ2（ハフニウム酸化膜）やＨｆＳｉＯＮ（ハフニウムシリコンオキサイド）、ＳｉＯＮ（シリコンオキシナイトライド）である。
【００１８】
また、ゲート絶縁膜３上にＣＶＤ法によりＴｉＮ膜４を成膜するにあたり、ＣＶＤ法によるＴｉＮ膜４の成膜は、例えばガスＴｉＣｌ4とガスＮＨ3とを用い、成膜温度は４５０℃以下とする。また、これらガスの成膜時における流量は、それぞれ１〜１００ｓｃｃｍ、１〜１０００ｓｃｃｍの範囲とする。
なお、１ｓｃｃｍは、１．６６７×１０-8ｍ3／ｓに相当する。
【００１９】
なお、ＴｉＮ膜４の成膜は、所望膜厚を一括により成膜しても良く、より薄い膜厚から所望膜厚まで段階的に成膜する分割成膜であっても良い。また、ＴｉＮ膜４の成膜後にＮＨ3雰囲気下で３秒間〜２分間の熱処理を施しても良い。さらに、分割成膜を行う場合、ＴｉＮ膜４を成膜するステップと、ＮＨ3雰囲気下で３秒間〜２分間の熱処理を行うステップとを交互に繰り返して行うようにしても良い。
この熱処理について簡単に説明する。ＴｉＣｌ4ガスとＮＨ3ガスとを用いてＴｉＮ膜を成膜すると、ＴｉＮ膜中に塩素（Ｃｌ）が残留する。この残留塩素が多量に膜中に含まれていると、ＴｉＮ膜の比抵抗が上昇したり、成膜後に大気に晒すとＴｉＮ膜が大気と反応して酸化されやすくなるという不具合が生じる。そこで、成膜後にＮＨ3で熱処理することで、膜中の残留塩素を還元し低減させる必要がある。本願発明では、上述のようにＴｉＮ膜を成膜することにより、３秒間〜２分間程度の短時間のＮＨ3熱処理により、十分な残留塩素の低減効果を得ることができる。さらに、ＴｉＮ膜を分割成膜する場合、所望の膜厚で成膜した時点でＮＨ3熱処理を施すことにより、十分な残留塩素の低減効果を短時間で発揮できる。
【００２０】
図３に示す工程では、リソグラフィー及びエッチングの組み合わせにより、所望のパターンにＴｉＮ膜４をパターンニングする。この結果、パターンニングされたＴｉＮ膜４がゲート電極５に形成される。この後、ゲート電極５直下以外に形成されたゲート絶縁膜３を除去する。
【００２１】
図４に示す工程では、イオン注入法により第一の不純物拡散層６を形成する。この第一の不純物拡散層６の形成には、Ｂ又はＢＦ2を、加速電圧が例えば１〜２０ｋｅＶ、イオン注入量が例えば１×１０13〜１×１０14ｃｍ-2で注入する。
【００２２】
図５に示す工程では、ゲート電極５の周囲にシリコン窒化膜を堆積し、エッチバック法によりゲート電極５にサイドウォール７を形成する。この後、イオン注入法により、第二の不純物拡散層８を形成する。この第二の不純物拡散層８の形成には、Ｂ又はＢＦ2を、加速電圧が５〜３０ｋｅＶ、イオン注入量が例えば１×１０15〜５×１０15ｃｍ-2で注入する。
【００２３】
そして、引き続き、ＲＴＡ（Rapid Thermal Anneal；急速熱処理法）等により、例えば１０００℃〜１１００℃で１０秒程の熱処理を施す。以降、周知の層間絶縁膜及びＦＥＴへと接続させる配線形成工程を経てデバイスが完成する。
【００２４】
図６は、ＭＩＳキャパシタにおける容量−電圧（Ｃ−Ｖ；Capacitance-Voltage)特性を示すグラフである。図中の符号ａを付した黒菱形のプロットをつないだ曲線は、ＣＶＤ法により成膜したＴｉＮ膜を示しており、図中の符号ｂを付した黒四角形のプロットをつないだ曲線は、従来のスパッタ法により成膜したＴｉＮ膜を示している。
【００２５】
スパッタ法によりＴｉＮ膜４を成膜した場合、Ｃ−Ｖ曲線ｂから見積もられるＴｉＮ膜４からなるゲート電極５の仕事関数は４．５６ｅＶである。この場合、仕事関数値がｎ型ポリシリコンとｐ型ポリシリコンとのほぼ真ん中に位置するため、ｎ型、ｐ型のどちらのＭＩＳＦＥＴにおいても性能向上は見込めない。
【００２６】
一方、ＣＶＤ法によりＴｉＮ膜４を成膜した場合、スパッタ法で成膜した場合と比べてゲートバイアスが正の方向にシフトする。これは、Ｃ−Ｖ曲線ａから見積もられるＴｉＮ膜４からなるゲート電極５の仕事関数がｐ型ポリシリコンの仕事関数に近づいてシフトしたことを現しており、その仕事関数は４．９２ｅＶである。これにより、ＣＶＤ法により成膜したＴｉＮ膜からなるゲート電極５をｐ型ＭＩＳＦＥＴに用いると、ゲート電極の空乏化を生じることがなく、閾値電圧を低減することができる。このため、デバイスの性能を向上させることができる。
【００２７】
図７は、上記ＭＩＳキャパシタにて測定した電流−電圧（Ｉ−Ｖ；Leakage Current Density-Voltage)曲線を示すグラフである。図中の符号ｃを付した黒四角形のプロットをつないだ曲線は、従来のスパッタ法により成膜したＴｉＮ膜を示しており、図中の符号ｄを付した黒菱形のプロットをつないだ曲線は、ＣＶＤ法により成膜したＴｉＮ膜を示している。図７から明らかなように、ＣＶＤ法によるＴｉＮ膜４からなるゲート電極５を用いたＭＩＳキャパシタは、スパッタ法により成膜した場合と比べてゲート絶縁膜３に対するダメージが小さく、ゲートリーク電流を抑制できていることがわかる。
【００２８】
以上のように、この実施の形態１によれば、ＣＶＤ法によりゲート電極としてのＴｉＮ膜４を形成するので、ＴｉＮ膜４の成膜時におけるゲート絶縁膜３のダメージを、スパッタ法による成膜と比較して格段に抑制することができる。この結果、ゲート絶縁膜３の劣化が生じないため、ゲートリーク電流を抑制することができる。
【００２９】
また、ＣＶＤ法によりＴｉＮ膜４を形成することで、ＴｉＮ膜４によるゲート電極の仕事関数を４．９〜５．０ｅＶの範囲で制御することができ、ｐ型ＭＩＳＦＥＴの性能を向上させることができる。これにより、高性能のデバイスを提供することができる。
【００３０】
実施の形態２．
本実施の形態２は、上記実施の形態１においてＣＶＤ法によるＴｉＮ膜の成膜後に水素雰囲気下で熱処理を施すことで、ゲート電極の仕事関数を制御するものである。
【００３１】
図８は、この発明の実施の形態２による半導体装置製造における熱処理を説明する図である。図８に示す熱処理では、例えば水素のみあるいは水素と窒素の混合雰囲気での熱処理雰囲気で、例えば３００℃〜８００℃の熱処理温度、１分〜１時間の熱処理時間で実行される。また、この他、図９に示すように、上記実施の形態１で示した図５における第二の不純物拡散層８を形成した後に上述のような熱処理を施しても良い。
【００３２】
図１０は、ＭＩＳキャパシタにおける容量−電圧（Ｃ−Ｖ；Capacitance-Voltage)特性のグラフである。図中の符号ｅを付した黒四角形のプロットをつないだ曲線は、上記実施の形態１で示したＣＶＤ法によるＴｉＮ膜の形成後に水素雰囲気下で４００℃、１０分の熱処理を施した結果を示しており、図中の符号ｆを付した黒菱形のプロットをつないだ曲線は、上記熱処理を施さず、上記実施の形態１で示したＣＶＤ法によりＴｉＮ膜を成膜した結果を示している。
【００３３】
Ｃ−Ｖ曲線ｅは、上記実施の形態１で示したＣＶＤ法によるＴｉＮ膜４に対し、水素雰囲気下で４００℃、１０分の熱処理を施すことにより、Ｃ−Ｖ曲線ｆと比較して正の方向にシフトする。このときの仕事関数は５．０３ｅＶであり、さらにｐ型ポリシリコンの仕事関数に近づく。このため、さらなる性能向上を図ることができる。
【００３４】
図１１は、それぞれ、スパッタ法、ＣＶＤ法、ＣＶＤ法による成膜後に水素雰囲気下で熱処理を施したＴｉＮ膜電極の仕事関数を示す図である。このように、本実施の形態２による処理を施すことにより、従来のスパッタ法によるＴｉＮ膜よりも＋０．４７ｅＶもの範囲でｐ型ポリシリコンと同等レベルまで制御することができる。
【００３５】
以上のように、この実施の形態２によれば、ＴｉＮ膜４の成膜後に水素雰囲気下で熱処理することにより、図１０に示すように、ＴｉＮ膜４で形成されるゲート電極５の仕事関数が５．０３ｅＶまで上昇させることができる。この結果、ｐ型ポリシリコンの仕事関数に更に近いゲート電極５を形成することができるため、さらなる閾値電極の低下による、デバイスの高性能化を実現することができる。
【００３６】
なお、上記実施の形態２による処理を施すことにより、上記実施の形態１と比較して１工程増加することになるが、さらなる性能向上を実現することができ、要求されるデバイス仕様に合わせて、本実施の形態２に示すプロセスの採用を選択できる。
【００３７】
実施の形態３．
本実施の形態３は、上記実施の形態１で示した図２の製造工程でＴｉＮ膜を成膜する際に成膜温度を３５０℃とし、所望の膜厚を分割成膜により形成するものである。
【００３８】
図１２は、本実施の形態３によるＴｉＮ成膜工程で成膜温度を４５０℃及び３５０℃とした場合におけるＴｉＮ膜のストレスを測定した結果を示すグラフである。図１２に示すように、ＴｉＮ成膜温度を３５０℃と低温化することにより、ＴｉＮ膜のストレスはほぼ０ＭＰａと劇的に小さくなる。また、成膜温度を３５０℃と低温化しても分割成膜を用いているため、膜のシート抵抗の上昇を抑制することができる。
【００３９】
図１３は、ＭＩＳキャパシタにおける電流−電圧（Ｉ−Ｖ）特性を示すグラフであり、図中の符号ｇを付した黒四角形のプロットをつないだ曲線は、成膜温度を４５０℃とした場合の結果を示しており、図中の符号ｈを付した黒菱形のプロットをつないだ曲線は、成膜温度を３５０℃とした場合の結果を示している。
【００４０】
上記２条件の成膜温度により形成したＭＩＳキャパシタを比較すると、３５０℃の条件でゲートリーク電流の低減効果がみられた。なお、このような低ストレスの膜が得られるのは、特に３５０℃以下で顕著である。このように、本実施の形態３による処理を施すことにより、低ストレスな膜が得られ、ゲートリーク電流を抑制することができる。これにより、デバイス性能の向上を実現することができる。
【００４１】
以上のように、この実施の形態３によれば、低温で分割成膜した低ストレスのＴｉＮ膜をゲート電極５として用いるので、仕事関数をｐ型ポリシリコンと同等レベルに制御することが可能となり、且つ膜ストレスを劇的に低減することができる。これにより、ｐ型ＭＩＳＦＥＴにおいて閾値電圧の制御及びゲートリーク電流の抑制が可能となるため、高性能デバイスを得ることができる。
【図面の簡単な説明】
【００４２】
【図１】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図２】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図３】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図４】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図５】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図６】ＭＩＳキャパシタにおけるＣ−Ｖ特性を示すグラフである。
【図７】ＭＩＳキャパシタにて測定したＩ−Ｖ特性を示すグラフである。
【図８】この発明の実施の形態２による半導体装置製造における熱処理を説明する図である。
【図９】実施の形態２による半導体装置製造における他の熱処理を説明する図である。
【図１０】ＭＩＳキャパシタにおけるＣ−Ｖ特性のグラフである。
【図１１】スパッタ法、ＣＶＤ法、ＣＶＤ法による成膜後に水素雰囲気下で熱処理を施したＴｉＮ膜電極の仕事関数を示す図である。
【図１２】この発明の実施の形態３によるＴｉＮ成膜で形成したＴｉＮ膜のストレスの測定結果を示すグラフである。
【図１３】ＭＩＳキャパシタにおけるＩ−Ｖ特性を示すグラフである。
【符号の説明】
【００４３】
１ シリコン基板（半導体基板）、２ 分離酸化膜、３ ゲート絶縁膜、４ 窒化チタン膜、５ ゲート電極、６ 第一の不純物拡散層、７ サイドウォール、８ 第二の不純物拡散層。
【技術分野】
【０００１】
この発明は、メタルゲート材料としてＴｉＮ（窒化チタン）を用いる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
現在、ＣＭＯＳデバイスとしては、ゲート絶縁膜にシリコン酸化膜を用い、ゲート電極にｐ型又はｎ型ポリシリコンが用いられている。このＣＭＯＳの４５ｎｍノード以降のロジックでは、オン電流の向上のため、例えば非特許文献１に示されるゲート電極に金属材料を用いるメタルゲート技術の実用化が求められている。なお、オン電流とは、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor；金属−絶縁膜−半導体 電界効果トランジスタ）のゲート電極に電圧をかけた時にソース、ドレイン間に流れる電流のことであり、シリコン基板に形成されたチャネル領域に誘起される電荷量に比例して大きくなる。
【０００３】
そこで、この電荷量を大きくするため、ゲート絶縁膜として高誘電体（Ｈｉｇｈ−ｋ）材料の実用化が検討されている。しかしながら、ゲート絶縁膜としてＨｉｇｈ−ｋ材料を用い、ゲート電極にポリシリコンを用いると、ｐ型ＭＩＳＦＥＴにおいて閾値電圧の上昇が起こり、デバイス性能が低下してしまう。このため、ゲート電極に金属材料を用いる必要がある。
【０００４】
メタルゲート技術を実用化する上での大きな障害としては、閾値電圧の制御が困難なことが挙げられる。従来では、ｎ型ＭＩＳＦＥＴに対してはｎ型ポリシリコン、ｐ型ＭＩＳＦＥＴに対してはｐ型ポリシリコンを用いることで、基板チャネルと同等の仕事関数を得ていた。これにより、閾値電圧の低いＭＩＳＦＥＴを形成でき、低電圧動作が可能なＣＭＯＳトランジスタを実現できた。
【０００５】
また、ｐ型ＭＩＳＦＥＴにおける閾値電圧の上昇を制御するため、ｐ型ポリシリコンに近い仕事関数を有するＴｉＮ（窒化チタン）が注目されている。従来のスパッタ法で成膜したＴｉＮは、その仕事関数が約４．６ｅＶであり、ｐ型ポリシリコンの仕事関数との差が大きく、閾値電圧の上昇を十分に抑制できない。
【０００６】
これを解消するために、例えば非特許文献２にはＴｉＮ膜中の窒素濃度を制御することで仕事関数を制御する技術が提案されている。また、ＴｉＮ膜をＣＶＤ法により成膜するにあたり、成膜温度が約６００℃で行うのが主流であったが、例えば特許文献１に開示される分割成膜を適用すると、約４５０℃の低温でも成膜が可能である。
【０００７】
【非特許文献１】International Technology Roadmap for Semiconductors (ITRS), 2003 Edition ２００４年４月発行
【非特許文献２】H.Wakabayashi, Y.Saito, K.Takeuchi, and T.Kunio, "A Dual-Metal Gate CMOS Technology Using Nitrogen-Concentration-Controlled TiNx Film", IEEE Transactions on Electron Devices, Vol. 48, No.10, Oct. 2001, p2363-p2369.
【特許文献１】特開２００３−７７８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＴｉＮ（窒化チタン）はｐ型ポリシリコンに近い仕事関数を有しており、ｐ型ＭＩＳＦＥＴにおける閾値電圧の上昇を制御することができる。しかしながら、スパッタ法でゲート電極として成膜すると、ゲート絶縁膜のチャージアップによるダメージが入るため、ゲートリーク電流が増大するという課題があった。
【０００９】
また、スパッタ法で成膜したＴｉＮ膜では、その仕事関数が約４．６ｅＶであり、ｐ型ポリシリコンの仕事関数との差が大きいため、閾値電圧の上昇を十分に抑制できないという課題があった。
【００１０】
なお、非特許文献２のようにＴｉＮ膜中の窒素濃度を制御することにより、仕事関数を制御する方法も提案されている。しかしながら、非特許文献２に開示される方法では、ｎ型ポリシリコンと同等の仕事関数での制御のみであり、ｐ型ポリシリコンの仕事関数に相当するＴｉＮ膜は得られていない。このため、ｐ型ＭＩＳＦＥＴにおける閾値電圧の上昇を抑制することができないという課題がある。
【００１１】
また、特許文献１に開示される従来の分割成膜では、ＴｉＮ膜を約４５０℃で成膜するものであり、さらなる低温での成膜は開示されていない。
【００１２】
この発明は、上記のような課題を解決するためになされたもので、メタルゲート材料としてＴｉＮ膜を熱ＣＶＤ法により成膜することで、ゲート絶縁膜へのダメージを抑制してゲートリーク電流を低減させ、且つｐ型ポリシリコンに近い仕事関数のゲート電極を有する半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜を形成し、このＴｉＮ膜をエッチングしてゲート電極を形成するものである。
【発明の効果】
【００１４】
この発明によれば、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜を形成し、このＴｉＮ膜をエッチングしてゲート電極を形成するので、メタルゲート材料としてのＴｉＮ膜を熱ＣＶＤ法により成膜することから、ゲート絶縁膜へのダメージを抑制することができる上、ゲートリーク電流を低減できるという効果がある。また、ＣＶＤ法によるＴｉＮ成膜の温度を４５０℃以下に低温化することで、ｐ型ポリシリコンに近い仕事関数を実現することができる。さらにＣＶＤ法によるＴｉＮ成膜の温度を３５０℃以下に低温化すると、低ストレスのＴｉＮ膜が得られる。これによってもゲートリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
従来の課題を解決すべく、本発明者が研究解析を進めた結果、ｐ型ポリシリコンに変わり、これに近い仕事関数を持つＴｉＮ（窒化チタン）をゲート電極材料とし、ＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により成膜することで、その成膜条件により仕事関数を制御できることを見出した。本実施の形態１は、ＣＶＤ法によるＴｉＮ膜の成膜条件を最適化し、その仕事関数をｐ型ポリシリコンとほぼ同等に制御するものである。
【００１６】
図１から図５までは、この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図であり、図１に示す製造工程から図１０に示す製造工程のへ進むものとする。なお、各工程ともトランジスタの内部がわかるように断面図で表している。
図１に示す工程では、シリコン基板（半導体基板）１の表層部における所定の領域に素子分離酸化膜２を形成する。素子分離酸化膜２は、例えばＳＴＩ法（Shallow Trench Isolation法；シャロウトレンチ絶縁法）により形成する。
【００１７】
図２に示す工程では、シリコン基板１上にゲート絶縁膜３を形成し、その上にＴｉＮ膜４をＣＶＤ法により形成する。なお、ゲート絶縁膜３は、例えばＨｆＯ2（ハフニウム酸化膜）やＨｆＳｉＯＮ（ハフニウムシリコンオキサイド）、ＳｉＯＮ（シリコンオキシナイトライド）である。
【００１８】
また、ゲート絶縁膜３上にＣＶＤ法によりＴｉＮ膜４を成膜するにあたり、ＣＶＤ法によるＴｉＮ膜４の成膜は、例えばガスＴｉＣｌ4とガスＮＨ3とを用い、成膜温度は４５０℃以下とする。また、これらガスの成膜時における流量は、それぞれ１〜１００ｓｃｃｍ、１〜１０００ｓｃｃｍの範囲とする。
なお、１ｓｃｃｍは、１．６６７×１０-8ｍ3／ｓに相当する。
【００１９】
なお、ＴｉＮ膜４の成膜は、所望膜厚を一括により成膜しても良く、より薄い膜厚から所望膜厚まで段階的に成膜する分割成膜であっても良い。また、ＴｉＮ膜４の成膜後にＮＨ3雰囲気下で３秒間〜２分間の熱処理を施しても良い。さらに、分割成膜を行う場合、ＴｉＮ膜４を成膜するステップと、ＮＨ3雰囲気下で３秒間〜２分間の熱処理を行うステップとを交互に繰り返して行うようにしても良い。
この熱処理について簡単に説明する。ＴｉＣｌ4ガスとＮＨ3ガスとを用いてＴｉＮ膜を成膜すると、ＴｉＮ膜中に塩素（Ｃｌ）が残留する。この残留塩素が多量に膜中に含まれていると、ＴｉＮ膜の比抵抗が上昇したり、成膜後に大気に晒すとＴｉＮ膜が大気と反応して酸化されやすくなるという不具合が生じる。そこで、成膜後にＮＨ3で熱処理することで、膜中の残留塩素を還元し低減させる必要がある。本願発明では、上述のようにＴｉＮ膜を成膜することにより、３秒間〜２分間程度の短時間のＮＨ3熱処理により、十分な残留塩素の低減効果を得ることができる。さらに、ＴｉＮ膜を分割成膜する場合、所望の膜厚で成膜した時点でＮＨ3熱処理を施すことにより、十分な残留塩素の低減効果を短時間で発揮できる。
【００２０】
図３に示す工程では、リソグラフィー及びエッチングの組み合わせにより、所望のパターンにＴｉＮ膜４をパターンニングする。この結果、パターンニングされたＴｉＮ膜４がゲート電極５に形成される。この後、ゲート電極５直下以外に形成されたゲート絶縁膜３を除去する。
【００２１】
図４に示す工程では、イオン注入法により第一の不純物拡散層６を形成する。この第一の不純物拡散層６の形成には、Ｂ又はＢＦ2を、加速電圧が例えば１〜２０ｋｅＶ、イオン注入量が例えば１×１０13〜１×１０14ｃｍ-2で注入する。
【００２２】
図５に示す工程では、ゲート電極５の周囲にシリコン窒化膜を堆積し、エッチバック法によりゲート電極５にサイドウォール７を形成する。この後、イオン注入法により、第二の不純物拡散層８を形成する。この第二の不純物拡散層８の形成には、Ｂ又はＢＦ2を、加速電圧が５〜３０ｋｅＶ、イオン注入量が例えば１×１０15〜５×１０15ｃｍ-2で注入する。
【００２３】
そして、引き続き、ＲＴＡ（Rapid Thermal Anneal；急速熱処理法）等により、例えば１０００℃〜１１００℃で１０秒程の熱処理を施す。以降、周知の層間絶縁膜及びＦＥＴへと接続させる配線形成工程を経てデバイスが完成する。
【００２４】
図６は、ＭＩＳキャパシタにおける容量−電圧（Ｃ−Ｖ；Capacitance-Voltage)特性を示すグラフである。図中の符号ａを付した黒菱形のプロットをつないだ曲線は、ＣＶＤ法により成膜したＴｉＮ膜を示しており、図中の符号ｂを付した黒四角形のプロットをつないだ曲線は、従来のスパッタ法により成膜したＴｉＮ膜を示している。
【００２５】
スパッタ法によりＴｉＮ膜４を成膜した場合、Ｃ−Ｖ曲線ｂから見積もられるＴｉＮ膜４からなるゲート電極５の仕事関数は４．５６ｅＶである。この場合、仕事関数値がｎ型ポリシリコンとｐ型ポリシリコンとのほぼ真ん中に位置するため、ｎ型、ｐ型のどちらのＭＩＳＦＥＴにおいても性能向上は見込めない。
【００２６】
一方、ＣＶＤ法によりＴｉＮ膜４を成膜した場合、スパッタ法で成膜した場合と比べてゲートバイアスが正の方向にシフトする。これは、Ｃ−Ｖ曲線ａから見積もられるＴｉＮ膜４からなるゲート電極５の仕事関数がｐ型ポリシリコンの仕事関数に近づいてシフトしたことを現しており、その仕事関数は４．９２ｅＶである。これにより、ＣＶＤ法により成膜したＴｉＮ膜からなるゲート電極５をｐ型ＭＩＳＦＥＴに用いると、ゲート電極の空乏化を生じることがなく、閾値電圧を低減することができる。このため、デバイスの性能を向上させることができる。
【００２７】
図７は、上記ＭＩＳキャパシタにて測定した電流−電圧（Ｉ−Ｖ；Leakage Current Density-Voltage)曲線を示すグラフである。図中の符号ｃを付した黒四角形のプロットをつないだ曲線は、従来のスパッタ法により成膜したＴｉＮ膜を示しており、図中の符号ｄを付した黒菱形のプロットをつないだ曲線は、ＣＶＤ法により成膜したＴｉＮ膜を示している。図７から明らかなように、ＣＶＤ法によるＴｉＮ膜４からなるゲート電極５を用いたＭＩＳキャパシタは、スパッタ法により成膜した場合と比べてゲート絶縁膜３に対するダメージが小さく、ゲートリーク電流を抑制できていることがわかる。
【００２８】
以上のように、この実施の形態１によれば、ＣＶＤ法によりゲート電極としてのＴｉＮ膜４を形成するので、ＴｉＮ膜４の成膜時におけるゲート絶縁膜３のダメージを、スパッタ法による成膜と比較して格段に抑制することができる。この結果、ゲート絶縁膜３の劣化が生じないため、ゲートリーク電流を抑制することができる。
【００２９】
また、ＣＶＤ法によりＴｉＮ膜４を形成することで、ＴｉＮ膜４によるゲート電極の仕事関数を４．９〜５．０ｅＶの範囲で制御することができ、ｐ型ＭＩＳＦＥＴの性能を向上させることができる。これにより、高性能のデバイスを提供することができる。
【００３０】
実施の形態２．
本実施の形態２は、上記実施の形態１においてＣＶＤ法によるＴｉＮ膜の成膜後に水素雰囲気下で熱処理を施すことで、ゲート電極の仕事関数を制御するものである。
【００３１】
図８は、この発明の実施の形態２による半導体装置製造における熱処理を説明する図である。図８に示す熱処理では、例えば水素のみあるいは水素と窒素の混合雰囲気での熱処理雰囲気で、例えば３００℃〜８００℃の熱処理温度、１分〜１時間の熱処理時間で実行される。また、この他、図９に示すように、上記実施の形態１で示した図５における第二の不純物拡散層８を形成した後に上述のような熱処理を施しても良い。
【００３２】
図１０は、ＭＩＳキャパシタにおける容量−電圧（Ｃ−Ｖ；Capacitance-Voltage)特性のグラフである。図中の符号ｅを付した黒四角形のプロットをつないだ曲線は、上記実施の形態１で示したＣＶＤ法によるＴｉＮ膜の形成後に水素雰囲気下で４００℃、１０分の熱処理を施した結果を示しており、図中の符号ｆを付した黒菱形のプロットをつないだ曲線は、上記熱処理を施さず、上記実施の形態１で示したＣＶＤ法によりＴｉＮ膜を成膜した結果を示している。
【００３３】
Ｃ−Ｖ曲線ｅは、上記実施の形態１で示したＣＶＤ法によるＴｉＮ膜４に対し、水素雰囲気下で４００℃、１０分の熱処理を施すことにより、Ｃ−Ｖ曲線ｆと比較して正の方向にシフトする。このときの仕事関数は５．０３ｅＶであり、さらにｐ型ポリシリコンの仕事関数に近づく。このため、さらなる性能向上を図ることができる。
【００３４】
図１１は、それぞれ、スパッタ法、ＣＶＤ法、ＣＶＤ法による成膜後に水素雰囲気下で熱処理を施したＴｉＮ膜電極の仕事関数を示す図である。このように、本実施の形態２による処理を施すことにより、従来のスパッタ法によるＴｉＮ膜よりも＋０．４７ｅＶもの範囲でｐ型ポリシリコンと同等レベルまで制御することができる。
【００３５】
以上のように、この実施の形態２によれば、ＴｉＮ膜４の成膜後に水素雰囲気下で熱処理することにより、図１０に示すように、ＴｉＮ膜４で形成されるゲート電極５の仕事関数が５．０３ｅＶまで上昇させることができる。この結果、ｐ型ポリシリコンの仕事関数に更に近いゲート電極５を形成することができるため、さらなる閾値電極の低下による、デバイスの高性能化を実現することができる。
【００３６】
なお、上記実施の形態２による処理を施すことにより、上記実施の形態１と比較して１工程増加することになるが、さらなる性能向上を実現することができ、要求されるデバイス仕様に合わせて、本実施の形態２に示すプロセスの採用を選択できる。
【００３７】
実施の形態３．
本実施の形態３は、上記実施の形態１で示した図２の製造工程でＴｉＮ膜を成膜する際に成膜温度を３５０℃とし、所望の膜厚を分割成膜により形成するものである。
【００３８】
図１２は、本実施の形態３によるＴｉＮ成膜工程で成膜温度を４５０℃及び３５０℃とした場合におけるＴｉＮ膜のストレスを測定した結果を示すグラフである。図１２に示すように、ＴｉＮ成膜温度を３５０℃と低温化することにより、ＴｉＮ膜のストレスはほぼ０ＭＰａと劇的に小さくなる。また、成膜温度を３５０℃と低温化しても分割成膜を用いているため、膜のシート抵抗の上昇を抑制することができる。
【００３９】
図１３は、ＭＩＳキャパシタにおける電流−電圧（Ｉ−Ｖ）特性を示すグラフであり、図中の符号ｇを付した黒四角形のプロットをつないだ曲線は、成膜温度を４５０℃とした場合の結果を示しており、図中の符号ｈを付した黒菱形のプロットをつないだ曲線は、成膜温度を３５０℃とした場合の結果を示している。
【００４０】
上記２条件の成膜温度により形成したＭＩＳキャパシタを比較すると、３５０℃の条件でゲートリーク電流の低減効果がみられた。なお、このような低ストレスの膜が得られるのは、特に３５０℃以下で顕著である。このように、本実施の形態３による処理を施すことにより、低ストレスな膜が得られ、ゲートリーク電流を抑制することができる。これにより、デバイス性能の向上を実現することができる。
【００４１】
以上のように、この実施の形態３によれば、低温で分割成膜した低ストレスのＴｉＮ膜をゲート電極５として用いるので、仕事関数をｐ型ポリシリコンと同等レベルに制御することが可能となり、且つ膜ストレスを劇的に低減することができる。これにより、ｐ型ＭＩＳＦＥＴにおいて閾値電圧の制御及びゲートリーク電流の抑制が可能となるため、高性能デバイスを得ることができる。
【図面の簡単な説明】
【００４２】
【図１】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図２】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図３】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図４】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図５】この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図である。
【図６】ＭＩＳキャパシタにおけるＣ−Ｖ特性を示すグラフである。
【図７】ＭＩＳキャパシタにて測定したＩ−Ｖ特性を示すグラフである。
【図８】この発明の実施の形態２による半導体装置製造における熱処理を説明する図である。
【図９】実施の形態２による半導体装置製造における他の熱処理を説明する図である。
【図１０】ＭＩＳキャパシタにおけるＣ−Ｖ特性のグラフである。
【図１１】スパッタ法、ＣＶＤ法、ＣＶＤ法による成膜後に水素雰囲気下で熱処理を施したＴｉＮ膜電極の仕事関数を示す図である。
【図１２】この発明の実施の形態３によるＴｉＮ成膜で形成したＴｉＮ膜のストレスの測定結果を示すグラフである。
【図１３】ＭＩＳキャパシタにおけるＩ−Ｖ特性を示すグラフである。
【符号の説明】
【００４３】
１ シリコン基板（半導体基板）、２ 分離酸化膜、３ ゲート絶縁膜、４ 窒化チタン膜、５ ゲート電極、６ 第一の不純物拡散層、７ サイドウォール、８ 第二の不純物拡散層。
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に４５０℃以下の温度でＣＶＤ法により窒化チタン膜を形成するステップと、前記窒化チタン膜をエッチングしてゲート電極を形成するステップとを備えた半導体装置の製造方法。
【請求項２】
窒化チタン膜は、ＣＶＤ法において、ＴｉＣｌ4ガスとＮＨ3ガスを用い、これらガスの成膜時における流量をそれぞれ１〜１００ｓｃｃｍ、１〜１０００ｓｃｃｍの範囲で形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
窒化チタン膜の形成後にＮＨ3雰囲気下で３秒間〜２分間の熱処理を施すステップを備えたことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
所望の膜厚まで一括に成膜する一括成膜、若しくは、より薄い膜厚から前記所望膜厚まで段階的に成膜する分割成膜により窒化チタン膜を形成することを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体装置の製造方法。
【請求項５】
分割成膜は、窒化チタン膜を成膜するステップと、ＮＨ3雰囲気下で３秒間〜２分間の熱処理を行うステップとを交互に繰り返して行うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
３５０℃以下の温度で分割成膜を行うことを特徴とする請求項４又は請求項５記載の半導体装置の製造方法。
【請求項７】
窒化チタン膜の形成後に水素雰囲気下で３００℃以上の温度による熱処理を施すステップを備えたことを特徴とする請求項１から請求項６のうちのいずれか１項記載の半導体装置の製造方法。
【請求項８】
窒化チタン膜をエッチングしてゲート電極を形成した後に水素雰囲気下で３００℃以上の温度による熱処理を施すステップを備えたことを特徴とする請求項１から請求項６のうちのいずれか１項記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に４５０℃以下の温度でＣＶＤ法により窒化チタン膜を形成するステップと、前記窒化チタン膜をエッチングしてゲート電極を形成するステップとを備えた半導体装置の製造方法。
【請求項２】
窒化チタン膜は、ＣＶＤ法において、ＴｉＣｌ4ガスとＮＨ3ガスを用い、これらガスの成膜時における流量をそれぞれ１〜１００ｓｃｃｍ、１〜１０００ｓｃｃｍの範囲で形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
窒化チタン膜の形成後にＮＨ3雰囲気下で３秒間〜２分間の熱処理を施すステップを備えたことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
所望の膜厚まで一括に成膜する一括成膜、若しくは、より薄い膜厚から前記所望膜厚まで段階的に成膜する分割成膜により窒化チタン膜を形成することを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体装置の製造方法。
【請求項５】
分割成膜は、窒化チタン膜を成膜するステップと、ＮＨ3雰囲気下で３秒間〜２分間の熱処理を行うステップとを交互に繰り返して行うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
３５０℃以下の温度で分割成膜を行うことを特徴とする請求項４又は請求項５記載の半導体装置の製造方法。
【請求項７】
窒化チタン膜の形成後に水素雰囲気下で３００℃以上の温度による熱処理を施すステップを備えたことを特徴とする請求項１から請求項６のうちのいずれか１項記載の半導体装置の製造方法。
【請求項８】
窒化チタン膜をエッチングしてゲート電極を形成した後に水素雰囲気下で３００℃以上の温度による熱処理を施すステップを備えたことを特徴とする請求項１から請求項６のうちのいずれか１項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−２４５３０６（Ｐ２００６−２４５３０６Ａ）
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願番号】特願２００５−５９２２５（Ｐ２００５−５９２２５）
【出願日】平成１７年３月３日（２００５．３．３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願日】平成１７年３月３日（２００５．３．３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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