【課題】ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関し、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成された金属シリサイド膜５６ｂと、金属シリサイド膜５６ｂ上に形成された金属シリサイド膜５６ａとを有し、金属シリサイド膜５６ｂにおける金属元素に対するシリコンの組成が、金属シリサイド膜５６ａにおける金属元素に対するシリコンの組成よりも大きいゲート電極２６ｎと、ゲート電極２６ｎの両側の半導体基板１０内に形成された不純物拡散領域対５４とを含むトランジスタを有する。 （もっと読む）

【課題】 自然酸化膜を還元除去できる低温化可能な工程を有する半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）少なくともシリコン表面層を有する基板を準備する工程と、（ｂ）前記シリコン層の表面に厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を形成する工程と、（ｃ）前記厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を水素アニール処理により、還元除去する工程と、（ｄ）前記工程(ｃ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、を有する。 （もっと読む）

【課題】工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板ｗと、半導体基板ｗに形成されたソース領域１２ａおよびドレイン領域１３ａと、半導体基板ｗ上のソース領域１２ａ、ドレイン領域１３ａ間に形成されたゲート電極１６と、半導体基板ｗおよびゲート電極１６上に形成された層間膜１８と、層間膜１８に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜２２ａ、２２ｂを有し、半導体基板ｗおよびゲート電極１６と離間するように形成されたダミーフローティングパターン２２を備える。 （もっと読む）

【課題】エッチングされた所望のアスペクト比の提供。
【解決手段】構造を形成するための方法が、基板の表面にわたって少なくとも１つの特徴部を形成するステップを含む。少なくとも１つの特徴部の上には窒素含有誘電体層を形成する。少なくとも１つの特徴部の少なくとも１つの側壁上の窒素含有層の第１の部分を、第１の速度で取り除き、少なくとも１つの特徴部の底部領域に隣接する基板の上の窒素含有層の第２の部分を、第２の速度で取り除く。第１の速度は第２の速度よりも大きい。窒素含有誘電体層の上に誘電体層を形成する。 （もっと読む）

【課題】異なるチャネル長のトランジスタを有し、設計の自由度が向上され、かつ、ゲート容量の増加を防止できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１に、第一の導電型の活性領域４１、４２を形成し、チャネル用シリコン柱４ｂ、４ｃを含む複数のシリコン柱４ａ〜４ｄを形成した後、第二の導電型の第一半導体領域７ａを形成する工程と、容量増加防止用絶縁膜１０を設けてゲート電位供給用シリコン柱４ａ、４ｄを形成する工程と、前記チャネル用シリコン柱４ｂ、４ｃの周囲にゲート絶縁膜１１を設ける工程と、ゲート電位供給用電極１２ｂとゲート電極１２ａを形成し、接続する工程と、第一層間絶縁膜１３を形成する工程と、前記チャネル用シリコン柱４ｂの高さを低くする工程と、第二の導電型の第二半導体領域７ｂを形成する工程と、を有する半導体装置１００の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】高い平坦性の素子分離領域を得ることを課題とする。
【解決手段】トレンチ領域形成用のマスクとしての第１絶縁膜を半導体基板の直上に形成する工程と、マスクを用いて半導体基板にトレンチ領域を形成する工程と、トレンチ領域を含む半導体基板及び第１絶縁膜の直上に第２絶縁膜を形成することで、トレンチ領域上の第２絶縁膜からなる凹部と、第１絶縁膜上の第２絶縁膜からなる凸部と得る工程と、凹部の底面まで凸部を構成する第２絶縁膜を除去する第１除去工程と、第１絶縁膜及び第２絶縁膜を所定の膜厚まで化学的機械研磨法により除去することで、凹部及び凸部より形成された段差を２０ｎｍ以下に低減する第２除去工程とを含み、第１絶縁膜及び第２絶縁膜が、同一の化学的機械研磨条件で研磨レートに差がない絶縁膜からなり、第２除去工程が、０．２〜０．６重量％の研磨粒子を含むスラリーを用いて行なわれることを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】素子特性に優れた微細な半導体装置を提供する。
【解決手段】半導体基板と、半導体基板に形成されたトレンチ内の絶縁体からなる素子分離領域と、このトレンチ内の絶縁体に囲まれた半導体領域およびその上に形成された単結晶シリコン層を含む活性領域と、この単結晶シリコン層上に形成されたゲート絶縁膜と、前記活性領域を跨ぐようにゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側の、前記活性領域に設けられた拡散層と、を有する半導体装置。 （もっと読む）

【課題】小型で駆動力が高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１において、シリコン基板２のｐＭＯＳ領域ＲｐにｐＭＯＳ８を形成し、ｎＭＯＳ領域ＲｎにｎＭＯＳ９を形成する。次に、ｐＭＯＳ領域Ｒｐを覆うように、内部に圧縮応力が生じている圧縮応力膜１１を形成し、圧縮応力膜１１におけるｎＭＯＳ領域Ｒｎ側の端側面上に緩衝膜１３を形成し、ｎＭＯＳ領域Ｒｎ、圧縮応力膜１１の端部、及び緩衝膜１３を覆うように、内部に引張応力が生じている引張応力膜１２を形成する。緩衝膜１３は、その内部応力の大きさが圧縮応力膜１１の圧縮応力の大きさ及び引張応力膜１２の引張応力の大きさよりも小さい膜とする。 （もっと読む）

【課題】応力膜によるチャネル領域への歪み効果を向上させる形状の半導体基板を有し、かつ十分な深さのソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板と、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、前記凹部の底面および側面からほぼ同じ深さまで前記半導体基板に導電型不純物を注入する工程と、前記凹部の底面および側面上に、前記半導体基板内の前記ゲート電極下のチャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、を含む。 （もっと読む）

【課題】電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体装置１において、シリコン基板２の表面にＮＭＯＳ３を形成し、ＮＭＯＳ３のチャネル領域７の直上域に、内部に圧縮応力を有する圧縮応力膜８を設け、シリコン基板２上における少なくともチャネル領域７の直上域の周囲に、内部に引張応力を有する引張応力膜９を設ける。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】ゲートオーバーラップ容量を少なくすることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１上に形成された柱状体３と、前記柱状体３の先端側３ｂに形成された先端側不純物拡散領域５と、前記柱状体３の基端側３ａに形成された基端側不純物拡散領域４と、前記柱状体３の外周面３ｃに形成されたゲート絶縁膜７と、前記先端側不純物拡散領域５を覆うように外周面３ｃに形成された先端側絶縁層１０と、前記基端側不純物拡散領域４を覆うように外周面３ｃに形成された基端側絶縁層９と、前記先端側絶縁層１０および前記基端側絶縁層９の間に配置されたゲート電極８と、を具備することを特徴とする半導体装置２１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】製造時における半導体素子へのプラズマダメージの影響を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に半導体素子を形成する工程と、マイクロ波をプラズマ源とし、半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０^１１ｃｍ^−３よりも高いマイクロ波プラズマを用いたＣＶＤ処理によって半導体素子上に膜を形成する工程とを含む。 （もっと読む）

【課題】シリサイド膜上に形成されるシリコン窒化膜の膨れや剥離を抑えることができる半導体装置の製造方法を提供する。
【解決手段】表面にシリサイド膜が形成された領域を有する半導体基板を、酸素元素を含むガス雰囲気中でプラズマ処理してシリサイド膜の上に酸化膜を形成する工程と、その酸化膜を形成した後、半導体基板の表面を覆うシリコン窒化膜を形成する工程と、を備えた。 （もっと読む）

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
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【課題】
ＣＭＯＳ装置の製造工程におけるコンタクト不良発生を抑制する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、（ｂ）活性領域に、第１、第２のゲート電極構造、第１、第２のソース・ドレイン領域をそれぞれ形成する工程と、（ｃ）第１のソース／ドレイン領域に、凹部を形成する工程と、（ｄ）凹部にＳｉ−Ｇｅを含むｐ型の圧縮応力を有する半導体エピタキシャル層を形成する工程と、（ｅ）半導体基板上に引張応力を有する窒化シリコンのエッチストッパ膜、層間絶縁膜を形成する工程と、（ｆ）層間絶縁膜、エッチストッパ膜を貫通して、コンタクト孔をエッチングする工程と、（ｇ）半導体基板上方に酸素を含むプラズマを発生する工程と、（ｈ）コンタクト孔に導電性プラグを埋め込む工程と、を有する。 （もっと読む）

【課題】微細ショットキーＭＩＳＦＥＴのソース電極がチャネル端の表面ポテンシャルをピニングすることで発生するトランジスタ性能の劣化を防止する。
【解決手段】ショットキーＭＩＳＦＥＴを構成する、半導体基板上に形成したソース金属電極８と半導体基板中のチャネル領域１１との接触で形成されるショットキー障壁高さとφ_Ｂ０、半導体基板のバンドギャップＥ_Ｇと、半導体基板の真性キャリア濃度ｎ_ｉと、デバイスの動作温度Ｔと、ボルツマン係数ｋに対して、少なくともソース電極と接するチャネル端近傍の不純物濃度Ｎ_ＣＨを、Ｎ_ＣＨ≦ｎ_ｉ・ｅｘｐ（（ｑφ_Ｂ０−０．５Ｅ_Ｇ）／ｋＴ）の条件を満たすようにする。 （もっと読む）