【課題】ＭＯＳトランジスタに十分な応力（ストレス）が加える半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００上に備えられたゲート電極１１４およびゲート電極１１４の側壁面に備えられたスペーサ１１６を含むゲート構造物１１０と、ゲート構造物１１０の両側の半導体基板１００内に形成されたソース／ドレーン領域１０２と、ゲート構造物１１０上エッチング停止膜１３０と、を含み、エッチング停止膜１３０は、スペーサ１１６上の第１領域１３０＿１およびゲート電極の上面上の第２領域１３０＿２を含み、第１領域１３０＿１の厚さは、第２領域１３０＿２の厚さの８５％以下である。 （もっと読む）

【課題】圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタと、第１の応力絶縁膜２０Ａと、第１の絶縁膜２１Ａと、第２の絶縁膜２１Ｂとを備えている。第１のトランジスタは、半導体基板１０の第１の活性領域１１Ａに形成され、第１のゲート電極１４Ａを有する。第１の応力絶縁膜２０Ａは、第１のゲート電極１４Ａを覆うように形成され、第１のトランジスタのチャネル領域に応力を加える。第１の絶縁膜２１Ａは、第１の応力絶縁膜２０Ａの上に接して形成され、上面が平坦化されている。第２の絶縁膜２１Ｂは、第１の絶縁膜２１Ａの上に接して形成されている。 （もっと読む）

【課題】ゲート酸化膜へのプラズマダメージを抑制することができ、ゲート酸化膜の劣化が抑制されるとともにスループットが向上した半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置の製造方法において、プラズマ絶縁膜を形成する工程は、成膜装置内において、成膜ガスを供給しながら、高周波電界および低周波電界を印加してＦＥＴ形成領域を覆う前記プラズマ絶縁膜を成膜する工程と、前記プラズマ絶縁膜を成膜した後、前記高周波電界の印加を継続しながら、前記低周波電界の印加を停止した後または同時に前記成膜ガスの流量を経時的に漸次減少させる工程と、を含む。 （もっと読む）

【課題】ダマシンゲートプロセスにおいて、ゲート電極用溝形成時に層間絶縁膜が後退せず、短絡の原因となる導電層の残渣が発生しない半導体装置の製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０にダミーゲート絶縁膜１２とダミーゲート電極１３を形成し、ダミーゲート電極をマスクとして基板にソース・ドレイン領域１９を形成し、酸化シリコンよりフッ酸耐性を有する絶縁性材料によりダミーゲート電極より厚い膜厚でダミーゲート電極を被覆して第１絶縁膜２１を形成し、その上に第１絶縁膜と異なる絶縁性材料で第２絶縁膜２２を形成し、第２絶縁膜の上面から第１絶縁膜の頂部、さらにダミーゲート電極が露出するまで第１絶縁膜と第２絶縁膜とを平坦化除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去し、得られるゲート電極用溝の底部にゲート絶縁膜を形成し、その上にゲート電極を形成し、電界効果トランジスタとする。 （もっと読む）

【課題】ＬＣＤドライバなどで小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供する。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）

【課題】水素原子の拡散による特性変動が少ない半導体装置を提供することを課題とする。
【解決手段】半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極上に第一のシリコン窒化膜を形成する工程と、前記ゲート電極をマスクとして前記第一のシリコン窒化膜を介して不純物注入することにより前記半導体基板の表面層に拡散領域を形成する工程と、前記第一のシリコン窒化膜上に第二のシリコン窒化膜を形成する工程とを含み、前記第一のシリコン窒化膜が、前記第二のシリコン窒化膜より水素含有量が小さいことを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】半導体装置は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａ、第１のゲート絶縁膜１３ａ上に形成された第１のフルシリサイド化ゲート電極２４ａ、及び第１のサイドウォール１７ａとを有するｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂ、第２のゲート絶縁膜１３ｂ上に形成された第２のフルシリサイド化ゲート電極２４ｂ、及び第２のサイドウォール１７ｂとを有するｐ型ＭＩＳトランジスタとを備える。第１のフルシリサイド化ゲート電極２４ａの上面高さは、第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い。 （もっと読む）

トランジスタのソース／ドレイン領域を選択的にプレアモルファス化する一方で、トランジスタのゲート電極はプレアモルファス化しない技術が提供される。例示的実施形態においては、ゲート電極にわたってプレアモルファス化注入ブロッキング材料が形成される。更に例示的実施形態においては、各種ストレッサを用いてチャネル領域に歪みが誘発される。
（もっと読む）

【課題】ニッケル膜又はニッケル合金膜を用いてシリサイド化を行う場合において、シリサイド化されたソース／ドレイン拡散層のシート抵抗及びそのばらつきを低減するとともに、接合リーク電流を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上１０に、ゲート電極１６とソース／ドレイン拡散層２４とを有するトランジスタ２６を形成する第１の工程と、半導体基板上に、ゲート電極及びソース／ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜２８を、基板温度を２２０℃〜３００℃とした状態で形成する第２の工程と、金属膜とソース／ドレイン拡散層の上部とを反応させ、ソース／ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜３４ｂを形成する第３の工程とを有している。 （もっと読む）

【課題】ＮＭＯＳトランジスタなどのｎチャネル領域を有する電界効果トランジスタの電流駆動能力をより向上させることができる半導体装置の製造方法を提供する。
【解決手段】半導体装置のＮＭＯＳトランジスタ３は、ｎチャネル領域を有する半導体基板１と、ｎ型ソース／ドレイン領域４と、ゲート絶縁膜７と、ゲート電極８とを含んでいる。ｎ型ソース／ドレイン領域４は、半導体基板１上にｎチャネル領域を挟むように形成されている。ゲート絶縁膜７はｎチャネル領域上に形成されている。半導体装置の製造方法は、半導体基板１上にゲート絶縁膜７およびゲート電極８が形成される工程と、半導体基板１上にゲート電極８を覆うように窒化シリコンを含む薄膜２０が形成される工程と、この薄膜２０に紫外線が照射される工程とを有する。 （もっと読む）

【課題】 ｎ型ＦＥＴ及びｐ型ＦＥＴのドレイン電流の増加（電流駆動能力の向上）を図る。
【解決手段】 半導体基板に形成されたｎ型及びｐ型ＦＥＴを有する半導体装置の製造であって、前記ｐ型ＦＥＴのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｎ型ＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ａ）工程と、エッチング処理を施して、前記ｐ型ＦＥＴ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｐ型ＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｃ）工程と、前記ｎ型ＦＥＴ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。 （もっと読む）

【課題】電界効果型トランジスタのリーク電流を低減し、寿命の向上を図るための簡便な修復方法を提供することを課題とする。また、作製コストの増加を抑え、消費電力が小さく、且つ信頼性の高い半導体装置を提供することを課題とする。
【解決手段】ソース電極又はドレイン電極の一方と、ゲート電極との間に、電気的な衝撃を加える。または、ソース電極又はドレイン電極の一方と、ソース電極又はドレイン電極の他方との間に、電気的な衝撃を加える。これにより、リークパスを絶縁化し、リーク電流を低減することができる。なお、上記の電気的な衝撃は、静電気等の電気パルスであっても良いし、直流電圧、交流電圧、直流電流、交流電流等であっても良い。 （もっと読む）

【課題】 ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図る。
【解決手段】 半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力と、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力とが、各々で異なっている。前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。 （もっと読む）

【課題】拡散層領域を細く形成する場合でも、拡散層領域の縮みによるコンタクト抵抗の増大を抑えることを可能とした半導体装置の製造方法を提供する。
【解決手段】素子分離領域によって分離された拡散層領域５を形成する際に、２重露光技術を用いて拡散層領域５を２段階に分けて形成する。これにより、拡散層領域５を細く形成する場合でも、拡散層領域５の長手方向の両端における縮みを抑制することができ、拡散層領域５の長手方向における両端と、コンタクトホール１２に埋め込まれたコンタクトプラグ１３との接続面積を確保しながら、コンタクト抵抗の上昇を抑えることが可能である。 （もっと読む）

【課題】 ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図る。
【解決手段】 半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力と、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力とが、各々で異なっている。前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。 （もっと読む）

【課題】簡単な工程を通じて優れた動作特性を有するＰＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供する。
【解決手段】 ＰＭＯＳトランジスタの製造方法において、基板上にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記ゲート構造物に隣接する両側の基板表面下に周期表第３族からなる不純物を注入させて複数の不純物領域を形成する段階と、前記基板の表面及びゲート構造物表面上に不純物拡散防止膜を形成する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記不純物領域に含まれる不純物を活性化させながら前記不純物領域間に歪みシリコン領域（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｒｅｇｉｏｎ）が形成されるように前記基板を熱処理する段階とを有することを特徴とする。 （もっと読む）

【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークの発生を防止することを可能とする。
【解決手段】半導体基板１１の素子形成領域１２を挟むようにして該半導体基板１１に埋め込んで形成された素子分離領域１３と、ゲート絶縁膜２１を介して素子形成領域１２を横切るように形成されたゲート電極２２と、ゲート電極２２の両側の素子形成領域１２に形成されたソース・ドレイン領域２７、２８とを備え、ゲート電極２２下における素子形成領域１２からなるチャネル領域１４が素子分離領域１３より突出するように形成されていて、ソース・ドレイン領域２７、２８は素子分離領域１４の表面より深い位置まで形成されていることを特徴とする。 （もっと読む）

【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】ダミーゲートを除去することで形成された溝３９、５９を有して半導体基板１１上に形成された側壁絶縁膜３３、５３と、前記溝３９、５９内にゲート絶縁膜４１を介して形成されたゲート電極４３、６３と、前記側壁絶縁膜３３、５３上から前記半導体基板１１上にかけてそれぞれに形成された第１、第２応力印加膜２１、２２と、前記ゲート電極４３、６３の両側に前記半導体基板１１に形成されたソース・ドレイン領域３５、３６、５５、５６とを有し、前記応力印加膜２１、２２は前記第１溝３９、第２溝５９が形成される前に成膜されていることを特徴とする。 （もっと読む）

【課題】トランジスタ構造を非対称にすることなく、短チャネル効果が抑制された状態で、寄生抵抗を十分に低減することができ、チャネル領域の結晶欠陥が抑制された半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、Ｓｉ層１１ａ、ＳｉＯ₂層１１ｂおよびＳｉ層１１ｃがこの順に積層されたＳＯＩ基板１１上に、ゲート絶縁膜１５を介してゲート電極１６を形成する工程を行う。次に、ゲート電極１６をマスクにしたエッチングにより、ＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げる工程を行う。次いで、露出されたＳｉ層１１ａの表面上に、Ｓｉ層をエピタキシャル成長させてエピタキシャル成長層２２を形成するとともに、エピタキシャル成長層２２にソース・ドレイン領域２３を形成する工程を行うことを特徴とする半導体装置の製造方法および半導体装置である。 （もっと読む）