【課題】「ひずみシリコン」技術を用いて形成された半導体装置において、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１の全面に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて、厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜１８とする。なお、ライナー膜１８の成膜条件としては、成膜温度４００℃以下で、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。そして、紫外線照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜１８では、ゲート電極４のサイドウォール窒化膜１４の側面外方において、サイドウォール窒化膜１４に沿って連続的、あるいは断続的にクラックＣＲを発生させる。 （もっと読む）

【課題】ＭＩＳトランジスタを備える半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面ｓ１上のうち、ｎＭＩＳ領域ＲｎにｎＭＩＳ用ゲート電極ＧＥｎを形成し、ｐＭＩＳ領域ＲｐにｐＭＩＳ用ゲート電極ＧＥｐを形成し、それらの側方下部に、それぞれ、ｎ型ソース・ドレイン領域ｓｄｎおよびｐ型ソース・ドレイン領域ｓｄｐを形成する。続いて、シリコン基板１の主面ｓ１と両ゲート電極ＧＥｎ，ＧＥｐとを覆うようにして、引張応力を持つ第１応力膜Ｎ１ａを形成する。その後、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａにイオン注入３００を施すことで応力を緩和させる。その後、熱処理を施すことで両ゲート電極ＧＥｎ，ＧＥｐを結晶化してから、第１応力膜Ｎ１ａを除去する。両ゲート電極ＧＥｎ，ＧＥｐを結晶化する工程では、第１応力膜Ｎ１ａの引張応力をｎＭＩＳ用ゲート電極ＧＥｎに記憶させる。 （もっと読む）

【課題】 厚いＣＥＳＬ膜を用いてもＣＥＳＬ膜やその上の層間絶縁膜に生じるボイドを回避し、高い駆動電流と高い信頼性を実現する。
【解決手段】 半導体基板１０上にゲート絶縁膜１２を介してゲート電極１３を形成し、ゲート電極１３を挟んで基板の表面部にソース／ドレイン領域１８を形成してなるＭＯＳＦＥＴを有する半導体装置であって、ゲート部のゲート長方向の側部に形成された側壁絶縁膜１７と、ソース／ドレイン領域１８上に形成された合金層１９と、側壁絶縁膜１７の側部に設けられ、ゲート長方向の断面で見た基板表面と成すテーパ角度が側壁絶縁膜１７よりも小さいテーパ調整用絶縁膜２１と、ゲート部、側壁絶縁膜１７及びテーパ調整用絶縁膜２１を覆うように形成された、チャネルに歪みを与えるための応力付与用絶縁膜２２と、応力付与用絶縁膜２２上に形成された層間絶縁膜２５とを備えた。 （もっと読む）

【課題】トランジスタのチャネルにおけるキャリアの移動度を向上させつつ、工程数の増加、品質の劣化およびチップサイズの増大を防ぐことができる半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上に、ＰＭＯＳトランジスタ２のチャネルに対し圧縮応力を導入する圧縮窒化膜１３を形成する。次に、フッ素系ガスとＯ_２ガスを混合した第１の混合ガスを用いて、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をエッチングする。次に、ＰＭＯＳ領域４では圧縮窒化膜１３上に、ＮＭＯＳ領域５ではＳｉ基板１上に、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する引張り窒化膜１５を形成する。フッ素系ガスとＯ_２ガスを混合した第２の混合ガスを用いて、ＰＭＯＳ領域４に形成された引張り窒化膜１５を圧縮窒化膜１３に対して選択的にエッチングする。この際に、第２の混合ガスのＯ_２分圧を第１のガスのＯ_２分圧よりも低くする。 （もっと読む）

【課題】トランジスタのチャネルに応力を与えるストレスライナーとして機能するシリコン窒化膜を形成した場合に、クラックの発生を抑えることができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】半導体基板１に形成されたｎチャネル型トランジスタ２０を覆い、ｎチャネル型トランジスタ２０のチャネルに対してチャネル長方向の引張応力を作用させるシリコン窒化膜１１、１２を形成する半導体装置の製造方法であって、ｎチャネル型トランジスタ２０の上に一層目のシリコン窒化膜１１を形成する工程と、一層目のシリコン窒化膜１１に紫外線を照射する工程と、紫外線照射の後、一層目のシリコン窒化膜１１の上に一層目のシリコン窒化膜１１よりも薄いシリコン窒化膜１２を少なくとも一層以上形成する工程とを備え、引張応力を作用させるシリコン窒化膜を複数段階に分けて形成する。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）

【課題】MIS構造のHEMTにおいて電流コラプスを抑制するために下地との離間距離が好適に調節されたフィールドプレートを設ける。
【解決手段】下地11の上側に互いに離間しかつ対向して形成された第1及び第2主電極29a,29bを具える。第1及び第2主電極から露出した下地の上側表面にはゲート絶縁膜13が形成されておりゲート絶縁膜の上側にはゲート電極31が設けられている。ゲート電極及びゲート絶縁膜を含む下地の全面を一体的に覆うようにゲート電極の厚みよりも小さい膜厚でサブ絶縁膜33が形成されておりサブ絶縁膜はゲート電極の上側表面を覆う第1サブ絶縁膜35、ゲート電極の第1及び第2主電極とそれぞれ対向する両側側面を覆う第2サブ絶縁膜37、及びゲート電極から露出したゲート絶縁膜を覆う第3サブ絶縁膜39を含む。第1サブ絶縁膜から一方の側の第2サブ絶縁膜、及びこの一方の側の第3サブ絶縁膜に渡って一体的に覆うようにフィールドプレート43が形成されている。 （もっと読む）

【課題】狭いゲート電極間であっても隣接するコンタクト間で短絡することなくコンタクトホールを形成する。
【解決手段】層間絶縁膜を形成する前に、ゲート電極間かつ拡散層間の一部領域のアスペクト比を、このゲート電極間のこの一部領域以外の領域のアスペクト比より低減させる低減工程を備える。これにより、アスペクト比が低減したこの一部領域にはボイドが発生せず、コンタクトホールを形成してもその間がボイドによって連通することを防止できるのである。ここで、上記低減工程は、上記一部領域に、マスクパターンを用いて上記ゲート電極に垂直な突出部を設ける工程とすることなどができる。 （もっと読む）

【課題】プロセス条件で与えられるストレス以上に大きなストレスを薄膜に与えることが可能な高ストレス薄膜の成膜方法を提供すること。
【解決手段】水素を含む成膜原料ガスをチャンバー内に供給し、水素が取り込まれた薄膜を半導体基板上に成膜する工程（ステップ１）と、薄膜から水素を離脱させる物質を含む水素離脱ガスを前記チャンバーにパルス的に供給しながら薄膜から水素を離脱させる工程（ステップ２、ステップ１１及び１２）と、を具備する。 （もっと読む）

【課題】イオン拡散の発生を防止でき、さらにガラス基板との密着性の良い膜を形成する半導体デバイス、半導体製造装置及びその製造方法を提供する。
【解決手段】半導体製造装置に、半導体基材上に設けられた絶縁膜上に１５ｎｍ以下の膜厚の窒化膜を形成する手段５と、前記窒化膜に１２００ＧＰａ以上の引っ張り力が備わるように処理する手段６，７と、前記窒化膜上に１５ｎｍ以下の膜厚の別の窒化膜を形成する手段５と、前記別の窒化膜に１５００ＭＰａ以上の引っ張り力が備わるように処理する手段６，７と、を備える。 （もっと読む）

【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）

【課題】酸化シリコン膜のエッチングに対するエッチング耐性を有する応力膜を形成することで、応力膜の上記エッチング時の膜減りを低減することを可能にする。
【解決手段】半導体基板１１上にゲート電極形成溝２３が形成されたサイドウォール絶縁膜２１と、ゲート電極形成溝２３内の半導体基板１１上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の側壁にサイドウォール絶縁膜２４を介して半導体基板１１上に形成されていて応力を有する第１応力膜５１と、第１応力膜５１の外側の半導体基板１１上に形成されていて第１応力膜５１と同種の応力を有する第２応力膜５２とを有し、第１応力膜５１および第２応力膜５２は酸化シリコン膜をエッチングするときのエッチング種に対するエッチング耐性を有し、第１応力膜５１は第２応力膜５２よりも前記エッチング種に対するエッチング耐性が強いことを特徴とする。 （もっと読む）

【課題】埋め込みゲート電極脇の材料層の後退が防止され、これによって特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板１上に溝パターンａを有して設けられた絶縁膜１００と、溝パターンａの内壁を覆う状態で設けられたゲート絶縁膜９と、ゲート絶縁膜９を介して溝パターンａ内を埋め込むと共に、絶縁膜１００上における溝パターンａの両側に溝パターンａよりも幅広に張り出して形成されたゲート電極１０１とを備えたことを特徴とする半導体装置１０４。 （もっと読む）

【課題】ＣＭＩＳ集積回路装置等の量産において、ＭＩＳＦＥＴのゲート長等の変動により、Ｖｔｈ等の電気特性が変動する問題が、短チャネル化によって、深刻な問題となってきている。この問題を解決するために、先行する変動要因プロセスの変動を後続の変動要因プロセスを逆側に振って、変動要因を相殺するフィード・フォーワッド技術が種々検討されている。これらのフィード・フォーワッド技術は、相殺プロセスの効果が全体に及ぶため、単一種類のＭＩＳＦＥＴを搭載した製品では、比較的容易に適用できるものの、複数種類のＭＩＳＦＥＴ搭載した製品では、適用が困難である。
【解決手段】本願発明は、ゲート電極パターニング工程およびオフセット・スペーサ成膜工程の結果に基づいて、多変量解析の手法により、ハロー注入量を調整するものである。 （もっと読む）

【課題】半導体装置に適用される比較的膜厚の厚い絶縁膜中の水素濃度を大幅に低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜の膜厚は、それぞれ３ｎｍ以下に設定される。ｎ層のシリコン窒化膜は、それぞれ膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である。 （もっと読む）

【課題】隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第１の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第２の応力膜と、を有する。 （もっと読む）

【課題】シリコンリッチ窒化シリコン膜に起因した不安定な現象を抑制すること。
【解決手段】本発明はＧａＮ系またはＩｎＰ系化合物半導体からなる半導体層１１の上に屈折率が２．２以上の第１窒化シリコン膜１２を形成する工程と、第１窒化シリコン膜１２より屈折率の低い第２窒化シリコン膜１４を第１窒化シリコン膜１２上に形成する工程と、半導体層１１を露出させた領域にソース電極１６およびドレイン電極１８を形成する工程と、第１窒化シリコン膜１２および第２窒化シリコン膜１４が形成された状態でソース電極１６およびドレイン電極１８を熱処理する工程と、ソース電極１６とドレイン電極１８との間の半導体層１１上にゲート電極を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。
【解決手段】Ｐ型の半導体基板１に形成されたＮ型のリサーフ領域２と、半導体基板１の上部にリサーフ領域２と隣接したＰ型のベース領域３と、ベース領域３にリサーフ領域２と離隔したＮ型のエミッタ／ソース領域８と、ベース領域３にエミッタ／ソース領域８と隣接したＰ型のベース接続領域１０と、エミッタ／ソース領域８の上からベース領域３の上及びリサーフ領域２の上に形成されたゲート絶縁膜６並びにゲート電極７と、リサーフ領域２にベース領域３と離隔したＰ型のコレクタ領域４とを有している。半導体基板１は、その抵抗値が半導体基板１に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されている。 （もっと読む）

【課題】ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供する。
【解決手段】第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタ１０と、第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタ２０と、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜１８と、第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜２８と、を有する。 （もっと読む）

【課題】 サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。
【解決手段】 直線端部を有する突出構造体を基板（８）上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板（８）上に堆積させる。少なくとも２つの不混和性のポリマブロック成分を含む非感光性自己組織化ブロックコポリマ層を応力誘起ライナ（５０）の上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像して少なくとも２つのポリマブロック成分のうちの少なくとも１つを除去し、突出構造体の直線端部（４１）により入れ子になったラインのパターンを形成する。直線型のナノスケール・ストライプが、自己配列及び自己組織化のポリマレジスト内に形成される。応力誘起層は、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化される。直線型応力誘起ストライプ（５０）は主にそれらの縦方向に沿った一軸性応力をもたらし、下層の半導体デバイスに異方性応力を加える。 （もっと読む）