【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上にトランジスタ３４を形成する工程と、半導体基板上及びトランジスタ上に複数の部分膜３６ａ、３８ａ、４０ａ、４２を積層することにより、複数の部分膜を有する第１の絶縁層４４を形成する工程と、第１の絶縁層上に、第１の絶縁層とエッチング特性が異なる第２の絶縁層４６を形成する工程と、第１の絶縁層をエッチングストッパとして、第２の絶縁層をエッチングすることにより、第２の絶縁層にコンタクトホールを形成する工程と、コンタクトホール内に露出する第１の絶縁層をエッチングする工程とを有し、第１の絶縁層を形成する工程では、複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、複数の部分膜のうちの最上層の部分膜に対してキュア処理を行わない。 （もっと読む）

【課題】工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現する。
【解決手段】ゲート電極１０４ａ，１０４ｂ及びソース／ドレイン領域１０７ａ，１０７ｂのＮｉシリサイド化を行うに際して、１回目のＮｉシリサイド化の後に１回目のｍsecアニール処理であるフラッシュランプアニール処理を行い、２回目のＮｉシリサイド化、更には必要であれば２回目のフラッシュランプアニール処理を行って、ソース／ドレイン領域１０７ａ，１０７ｂ上には１回目のフラッシュランプアニール処理で形成されたＮｉＳｉ層１１１ｂを維持した状態で、フル・シリサイドゲート電極１１５ａ，１１５ｂを形成する。 （もっと読む）

【課題】インパクトイオン化現象によって発生した電子・正孔を効率よく吸収することが可能で正常な動作特性と高い信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置２０は、基板２１に対して順次積層されたバッファ層２２、下地化合物半導体層２３ｆ（下地化合物半導体層２３）、インパクトイオン制御層２４、下地化合物半導体層２３ｓ（下地化合物半導体層２３）、チャネル画定化合物半導体層２６ｆ（チャネル画定化合物半導体層２６）、チャネル画定化合物半導体層２６ｓ（チャネル画定化合物半導体層２６）、ＡｌＧａＮ（窒化アルミニウムガリウム）層２８、ＧａＮ（窒化ガリウム）層２９を備えている。インパクトイオン制御層２４は、下地化合物半導体層２３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御する。 （もっと読む）

【課題】ＭＯＳ電界効果トランジスタの電流特性を向上させる。
【解決手段】Ｐチャネル型ＭＯＳ電界効果トランジスタが形成された半導体基板の上方に、Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように圧縮応力膜３００が形成され、さらに、この圧縮応力膜３００には、Ｐチャネル型ＭＯＳ電界効果トランジスタのチャネル方向に沿った間隙部３１０が設けられ、この間隙部３１０により圧縮応力膜３００のうちＰチャネル型ＭＯＳ電界効果トランジスタのゲート電極２００を覆っている部分がチャネル方向と垂直に交わる方向に分割されている。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。 （もっと読む）

【課題】チャネル領域に高い引張応力を加えることのできる、半導体装置を提供すること。
【解決手段】半導体層２上には、Ｓｉ−Ｎ結合を３以上有するＳｉを含むＳｉＮ膜からなる引張応力窒化膜１５が形成されている。この引張応力窒化膜１５は、ＦＴＩＲ（フーリエ変換型赤外分光）法により、Ｓｉ-Ｈピーク面積およびＮ-Ｈピーク面積を求めたときに、Ｓｉ-Ｈピーク面積に対するＮ-Ｈピーク面積の比が２．５〜２．７の範囲内となる構造を有している。 （もっと読む）

【課題】大電流を安定して継続的に流すことができる電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１３の表面領域に形成されたソース１８ｓ及びドレイン１８ｄと、半導体活性層１３上にゲート酸化膜１４を介して形成されたゲート電極１５と、ゲート電極１５とドレイン１８ｄの間の半導体活性層１３上に形成されたパッシべーション膜２０とを備える。電界効果トランジスタ１０では、パッシベーション膜２０を構成する二酸化シリコンの膜質が、ゲート酸化膜１４を構成する二酸化シリコンの膜質よりも密度が粗である。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）

【課題】近年、半導体集積回路装置の製造プロセスにおいて、窒化シリコン膜等が有する応力に起因する歪を利用したキャリア移動度向上技術が活用されている。これに伴って、ウエハの表側における複雑なデバイス構造上の窒化シリコン膜を高選択で除去するため、熱燐酸によるバッチ方式ウエット処理が必須となっている。これによって、ウエハの裏面の窒化シリコン膜も除去され、一群の歪付与工程の後のプロセスにおいては、ウエハの裏側の表面はポリ・シリコン部材ということとなる。しかし、一般的なウエハの裏面等の洗浄に使用する方法は、裏面が窒化シリコン膜等であることを前提とするものであり、その特性の異なるポリ・シリコン主体の裏面を有するウエハでは洗浄の効果が十分といえない恐れがある。
【解決手段】リソグラフィ工程の前に、ＦＰＭ処理の後ＳＰＭ処理を実行する２工程を含むウエハ裏面に対するウエット洗浄処理を実行する。 （もっと読む）

【課題】簡易に、動作中におけるＯＮ抵抗の経時変化を低減する半導体装置の製造方法を提供すること。
【解決手段】例えば、第２絶縁膜（層間絶縁膜３０）が形成された半導体基板１０をアニール炉に入れ６００℃以上のアニール処理を施した後、酸素ガスが含まれるガス雰囲気下で前記半導体基板を前記アニール炉から取り出す半導体装置の製造方法。 （もっと読む）

【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。
【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ^＋型半導体領域１１ａおよびｐ^＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】柱状半導体層が微細化されて高集積化されても、コンタクト抵抗の増加を抑制する構造の半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、この天面に設けられた凹部をと備えるものである。 （もっと読む）

【課題】金属シリサイド層と窒化シリコン膜の界面に自然酸化膜が残存していると、窒化シリコン膜の成膜後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板の加熱を伴う工程）において、金属シリサイド層表面にある自然酸化膜の酸素に起因して、金属シリサイド層が部分的に異常成長してしまう。
【解決手段】本願発明においては、集積回路を構成する電界効果トランジスタのソース・ドレイン上のニッケル・シリサイド等の金属シリサイド膜の上面に対して、不活性ガスを主要な成分とするガス雰囲気中において、実質的にノン・バイアス（低バイアスを含む）のプラズマ処理を施した後、コンタクト・プロセスのエッチング・ストップ膜となる窒化シリコン膜を成膜することにより、金属シリサイド膜の不所望な削れを生じることなく、金属シリサイド膜の上面の自然酸化膜を除去することができる。
を図ることができる。 （もっと読む）

【課題】製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なＤＳＳ構造の半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ１３、２３と、一方のオフセットスペーサ２３の側面に形成されたゲート側壁２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５を挟む領域に形成され、チャネル領域２５側に導電型不純物が偏析して形成されたエクステンション領域２４ａを有するソース・ドレイン領域２４と、ソース・ドレイン領域２４上にオフセットスペーサ１３に接して形成されたシリサイド層１６、及び、ゲート側壁２７に接して形成されたシリサイド層２６と、を有した半導体装置１とする。 （もっと読む）

【課題】ゲート絶縁膜を薄膜化しつつ、リーク電流を低減する。
【解決手段】半導体装置の製造方法は、半導体基板上にＮＭＯＳトランジスタのゲート電極１３を形成する工程と、ゲート電極の側面に側壁絶縁膜１７を形成する工程と、ゲート電極の両側の半導体基板内に不純物を導入する工程と、ゲート電極、側壁絶縁膜及び半導体基板上にアニールの前後でストレス値に差が生じる絶縁膜２０を形成する工程と、ゲート電極、側壁絶縁膜及び半導体基板を絶縁膜で覆った状態でアニールにより不純物を拡散させ、ソース／ドレイン拡散層１８を形成する工程とを具備する。 （もっと読む）

【課題】オフリーク電流の発生を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板１１上にＮＭＯＳトランジスタのゲート電極１３を形成する工程と、ゲート電極の側面に側壁絶縁膜１７を形成する工程と、ゲート電極の両側の半導体基板内に第１の不純物を注入する工程と、ゲート電極の両側の半導体基板内に第２の不純物を注入し、半導体基板を非晶質化させる工程と、ゲート電極、側壁絶縁膜及び半導体基板を覆い、アニールの前後でストレス値に差が生じる絶縁膜を形成する工程と、アニールにより半導体基板内に第１の不純物を拡散させ、ソース／ドレイン拡散層１８を形成する工程とを具備する。 （もっと読む）

【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。
【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。 （もっと読む）