半導体装置の製造方法
【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上にトランジスタ３４を形成する工程と、半導体基板上及びトランジスタ上に複数の部分膜３６ａ、３８ａ、４０ａ、４２を積層することにより、複数の部分膜を有する第１の絶縁層４４を形成する工程と、第１の絶縁層上に、第１の絶縁層とエッチング特性が異なる第２の絶縁層４６を形成する工程と、第１の絶縁層をエッチングストッパとして、第２の絶縁層をエッチングすることにより、第２の絶縁層にコンタクトホールを形成する工程と、コンタクトホール内に露出する第１の絶縁層をエッチングする工程とを有し、第１の絶縁層を形成する工程では、複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、複数の部分膜のうちの最上層の部分膜に対してキュア処理を行わない。
【解決手段】半導体基板１０上にトランジスタ３４を形成する工程と、半導体基板上及びトランジスタ上に複数の部分膜３６ａ、３８ａ、４０ａ、４２を積層することにより、複数の部分膜を有する第１の絶縁層４４を形成する工程と、第１の絶縁層上に、第１の絶縁層とエッチング特性が異なる第２の絶縁層４６を形成する工程と、第１の絶縁層をエッチングストッパとして、第２の絶縁層をエッチングすることにより、第２の絶縁層にコンタクトホールを形成する工程と、コンタクトホール内に露出する第１の絶縁層をエッチングする工程とを有し、第１の絶縁層を形成する工程では、複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、複数の部分膜のうちの最上層の部分膜に対してキュア処理を行わない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、トランジスタにおけるキャリア移動度を向上させるための方法として、トランジスタのチャネル領域に引っ張り応力等を印加することが提案されている。
【０００３】
提案されている半導体装置においては、ＮＭＯＳトランジスタが形成された半導体基板上に、ＮＭＯＳトランジスタを覆うようにシリコン窒化膜が形成される。この後、かかるシリコン窒化膜に対してキュア処理が行われる。キュア処理により、シリコン窒化膜が収縮し、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５３５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている半導体装置では、必ずしも良質なシリコン窒化膜が形成されず、十分に高い信頼性が得られない場合がある。
【０００６】
本発明の目的は、信頼性の向上に寄与し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜に対してキュア処理を行わないことを特徴とする半導体装置の製造方法が提供される。
【０００８】
実施形態の他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の前記部分膜を化学気相堆積法により形成し、前記複数の部分膜のうちの前記最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜を原子層堆積法により形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、複数の部分膜のうちの最上層の部分膜以外の部分膜に対しては膜を収縮させるキュア処理を行い、最上層の部分膜に対してはキュア処理を行わない。このため、第１の絶縁層を比較的厚く形成するにもかかわらず、第１の絶縁層にシームやボイドが生じるのを抑制することができ、良質な第１の絶縁層を形成し得る。第１の絶縁層が比較的厚く形成されるため、第１の絶縁層のエッチングストッパ膜としての機能を十分に確保し得る。また、最上層の部分膜以外の部分膜によりトランジスタのチャネル領域に十分な引っ張り応力が印加されるため、キャリア移動度の高いトランジスタを得ることができる。従って、電気的特性が良好で、しかも信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図７】ＳｉＨ４ガスの流量と膜ストレスとの関係を示すグラフである。
【図８】第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】シリコン窒化膜に大きな裂け目が生じる例を示す工程断面図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置の製造方法を図１乃至図７を用いて説明する。図１乃至図６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１２】
まず、図１（ａ）に示すように、半導体基板１０に、素子領域１２を確定する素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。素子分離領域１４の材料としては、例えばシリコン酸化膜を用いる。
【００１３】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００１４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。
【００１５】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。これにより、半導体基板１０内に例えばＰ型のウェル１６が形成される。この後、フォトレジスト膜を剥離する。
【００１６】
次に、ウェル１６に導入されたドーパント不純物を活性化するための熱処理を行う。
【００１７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００１８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。
【００１９】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。これにより、素子領域１２内にチャネルドープ層１８が形成される。この後、フォトレジスト膜を剥離する。なお、図１（ｂ）以降においては、チャネルドープ層１８の図示を省略している。
【００２０】
次に、全面に、例えば熱酸化法により、ゲート絶縁膜２０を形成する。ゲート絶縁膜２０の膜厚は、例えば２〜３ｎｍ程度とする。
【００２１】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。
【００２２】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜により形成されたゲート電極２２が形成される（図１（ｂ）参照）。
【００２３】
次に、例えばイオン注入法により、ゲート電極２２をマスクとして、ゲート電極２２の両側の半導体基板１０内に、例えばＮ型のドーパント不純物を導入する。これにより、ゲート電極２２の両側の半導体基板１０内に、エクステンションソース／ドレイン構造のうちの浅い領域である低濃度拡散層（エクステンション領域）２４が形成される。
【００２４】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜を形成する。
【００２５】
次に、シリコン酸化膜を異方性エッチングする。これにより、ゲート電極２２の両側に、シリコン酸化膜により形成されたサイドウォール絶縁膜２６が形成される。
【００２６】
次に、例えばイオン注入法により、サイドウォール絶縁膜２６が形成されたゲート電極２２をマスクとして、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。これにより、サイドウォール絶縁膜２６が形成されたゲート電極２２の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域である高濃度拡散層２８が形成される。
【００２７】
次に、半導体基板１０内に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０００〜１１００℃程度とする。こうして、低濃度拡散層２４と高濃度拡散層２８とを有するエクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される（図１（ｃ）参照）。
【００２８】
次に、以下のようにして、サリサイド（SALICIDE、self-aligned silicide）プロセスにより、ソース／ドレイン拡散層３０上及びゲート電極２２上に、それぞれシリサイド膜３２を形成する。
【００２９】
即ち、まず、全面に、高融点金属膜（図示せず）を形成する。かかる高融点金属膜としては、例えばニッケル膜を形成する。高融点金属膜の膜厚は、例えば１０〜３０ｎｍ程度とする。
【００３０】
次に、熱処理を行うことにより、高融点金属膜中のニッケルと半導体基板１０中のシリコンとを反応させるとともに、高融点金属膜中のニッケルとゲート電極２２中のシリコンとを反応させる。熱処理温度は、例えば１５０〜３５０℃程度とする。
【００３１】
次に、未反応の高融点金属膜をエッチング除去する。こうして、ソース／ドレイン拡散層３０上にニッケルシリサイド膜であるシリサイド膜３２が形成される。ソース／ドレイン拡散層３０上のシリサイド膜３２は、ソース／ドレイン電極として機能する。また、ゲート電極２２上にもシリサイド膜３２が形成される。
【００３２】
こうして、ゲート電極２２とソース／ドレイン拡散層３０とを有するＮＭＯＳトランジスタ３４が形成される。なお、半導体基板１０上には、ＮＭＯＳトランジスタ３４を形成するのと並行して、ＰＭＯＳトランジスタ（図示せず）も形成される。
【００３３】
次に、以下のようにして、複数の部分膜３６ａ、３８ａ、４０ａ、４２の積層膜である第１の絶縁層４４を形成する。第１の絶縁層４４は、後述する層間絶縁膜（第２の絶縁層）４６をエッチングする際にエッチングストッパ膜として機能するとともに、ＮＭＯＳトランジスタ３４のチャネル領域３５に引っ張り応力を印加する応力膜（引っ張り応力膜）としても機能する。
【００３４】
まず、全面に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、第１層目のシリコン窒化膜（部分膜）３６を形成する（図２（ｂ）参照）。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜３６を形成する。シリコン窒化膜３６の膜厚は、例えば１８ｎｍ程度とする。シリコン窒化膜３６は、例えばプラズマＣＶＤ装置を用いて成膜される。シリコン窒化膜３６の成膜条件は、例えば以下の通りとする。基板温度（ステージ温度）は、例えば３００〜４００℃とする。基板温度を４００℃以下に設定するのは、シリサイド膜３２の凝集を防止するためである。成膜室内に導入する原料ガスは、例えばＳｉＨ４ガス、ＮＨ３ガス及びＮ２ガスとする。ＳｉＨ４ガスの流量は、例えば２０〜１００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば２０〜２０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２０〜２０００ｓｃｃｍとする。成膜室内の圧力は、例えば３〜１０Ｔｏｒｒとする。印加する高周波電力は、例えば５０〜２００Ｗとする。これにより、膜中の水素濃度が所望の濃度に設定されたシリコン窒化膜３６が形成される。シリコン窒化膜３６中の水素の濃度は、成膜室内に導入する各々の原料ガスの流量及び流量比を適宜設定することにより、適宜設定することができる。プラズマＣＶＤ法により、基板温度４００℃で成膜した場合、シリコン窒化膜３６の密度は例えば２．１９５ｇ／ｃｍ３程度となる。
【００３５】
次に、第１層目のシリコン窒化膜（部分膜）３６に対してキュア処理を行う。キュア処理は、膜中に含まれる水素等を膜中から放出させ、膜を収縮させる処理である。シリコン窒化膜３６に対してキュア処理を行うのは、シリコン窒化膜３６の膜ストレス（膜応力）を十分に増大させ、ＮＭＯＳトランジスタ３４のチャネル領域３５（図２（ａ）参照）に十分な引っ張り応力を印加するためである。具体的には、トランジスタ３４のチャネル領域３５に十分な引っ張り応力を印加するためには、シリコン窒化膜３６の膜応力を例えば１．２ＧＰａ以上とすることが好ましい。キュア処理は、例えば紫外線照射装置を用いて行われる。キュア処理は、シリコン窒化膜３６を加熱しながら、シリコン窒化膜３６に対して例えば紫外線を照射することにより行われる。キュア処理を行う際の基板温度（ステージ温度）は、例えば３００〜４００℃とする。紫外線の照射時間は、例えば５〜２０分間程度とする。キュア処理により、シリコン窒化膜３６中の水素が放出され、シリコン窒化膜３６の体積が例えば１０％程度減少し、シリコン窒化膜３６の密度が増加する。基板温度４００℃で紫外線を照射することによりキュア処理を行った場合、シリコン窒化膜３６の収縮率は例えば８．３％程度となる。基板温度４００℃で紫外線を照射することによりキュア処理を行った場合、シリコン窒化膜３６の密度は例えば２．２３０ｇ／ｃｍ３程度となる。キュア処理を行うことにより、シリコン窒化膜３６の膜ストレス（膜応力）は、例えば１．２〜１．８ＧＰａ程度にまで上昇する。
【００３６】
図７は、ＳｉＨ４ガスの流量と膜ストレスとの関係を示すグラフである。図７における横軸は成膜室内に導入するＳｉＨ４ガスの流量を示している。図７における縦軸はシリコン窒化膜における膜ストレスを示している。図７における◆印のプロットはキュア処理を行う前におけるシリコン窒化膜の膜ストレスを示している。図７における■印はキュア処理を行った後におけるシリコン窒化膜の膜ストレスを示している。なお、図７に示す関係を測定する際には、ＮＨ３ガスの流量は、１０００ｓｃｃｍとし、Ｎ２ガスの流量は１０００ｓｃｃｍとした。
【００３７】
図７に示すように、シリコン窒化膜を形成する際のＳｉＨ４ガスの流量を適宜設定し、シリコン窒化膜に対してキュア処理を行うことにより、例えば１．２ＧＰａ〜１．８ＧＰａ程度の膜ストレスのシリコン窒化膜を得ることができる。
【００３８】
こうして、半導体基板１０及びＮＭＯＳトランジスタ３４上に、キュア処理が行われた第１層目のシリコン窒化膜（部分膜）３６ａが形成された状態となる（図２（ｃ）参照）。
【００３９】
次に、全面に、例えばＣＶＤ法により、第２層目のシリコン窒化膜（部分膜）３８を形成する（図３（ａ）参照）。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜３８を形成する。シリコン窒化膜３８の膜厚は、例えば１８ｎｍとする。シリコン窒化膜３８の成膜条件は、例えば図２（ｂ）を用いて上述したシリコン窒化膜３６の成膜条件と同様とする。
【００４０】
次に、シリコン窒化膜３８に対してキュア処理を行う。キュア処理では、シリコン窒化膜３８を加熱しながら、シリコン窒化膜３８に対して紫外線を照射する。シリコン窒化膜３８に対するキュア処理の条件は、例えば、図２（ｃ）を用いて上述したシリコン窒化膜３６に対するキュア処理の条件と同様とする。キュア処理により、シリコン窒化膜３８中の水素が放出され、シリコン窒化膜３８の体積が例えば１０％程度減少し、シリコン窒化膜３８の密度が増加する。キュア処理を行うことにより、シリコン窒化膜３８の膜ストレスは、例えば１．２〜１．８ＧＰａ程度にまで上昇する。
【００４１】
こうして、半導体基板１０及びＮＭＯＳトランジスタ３４上に、キュア処理が行われた第１層目のシリコン窒化膜３６ａと、キュア処理が行われた第２層目のシリコン窒化膜３８ａとが積層された状態となる（図３（ｂ）参照）。
【００４２】
次に、全面に、例えばＣＶＤ法により、第３層目のシリコン窒化膜（部分膜）４０を形成する（図３（ｃ）参照）。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜４０を形成する。シリコン窒化膜４０の膜厚は、例えば１８ｎｍとする。シリコン窒化膜４０の成膜条件は、例えば図２（ｂ）を用いて上述したシリコン窒化膜３６の成膜条件と同様とする。
【００４３】
次に、シリコン窒化膜４０に対してキュア処理を行う。キュア処理では、シリコン窒化膜４０を加熱しながら、シリコン窒化膜４０に対して紫外線を照射する。シリコン窒化膜４０に対するキュア処理の条件は、例えば、上述したシリコン窒化膜４０に対するキュア処理の条件と同様とする。キュア処理により、シリコン窒化膜４０中の水素が放出され、シリコン窒化膜４０の体積が例えば１０％程度減少し、シリコン窒化膜４０の密度が増加する。キュア処理を行うことにより、シリコン窒化膜４０の膜ストレスは、例えば１．２〜１．８ＧＰａ程度にまで上昇する。
【００４４】
こうして、半導体基板１０及びＮＭＯＳトランジスタ３４上に、キュア処理が行われた第１層目のシリコン窒化膜３６ａ、第２層目のシリコン窒化膜３８ａ及び第３層目のシリコン窒化膜４０ａが積層された状態となる（図４（ａ）参照）。
【００４５】
次に、全面に、例えばＣＶＤ法により、最上層のシリコン窒化膜（部分膜）４２を形成する。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜４２を形成する。シリコン窒化膜の膜厚は、例えば膜厚２〜２０ｎｍ程度とする。シリコン窒化膜４０の成膜条件は、例えば図２（ｂ）を用いて上述したシリコン窒化膜３６の成膜条件と同様とする。
【００４６】
最上層のシリコン窒化膜４２に対しては、キュア処理は行われない。
【００４７】
キュア処理が行われた複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａ及びキュア処理が行われていないシリコン窒化膜（部分膜）４２により、第１の絶縁層（エッチングストッパ膜、引っ張り応力膜）４４が形成される。
【００４８】
キュア処理が行われた複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａを比較的厚く積層するのは、トランジスタ３４のチャネル領域３５に引っ張り応力を十分に印加するためである。
【００４９】
最上層のシリコン窒化膜（部分膜）４２に対してキュア処理を行わないのは、以下のような理由によるものである。
【００５０】
図１０は、シリコン窒化膜に大きな裂け目が生じる例を示す工程断面図である。図１０（ａ）に示すように、トランジスタ３４が形成された半導体基板１０上に、シリコン窒化膜１４４を比較的厚く堆積していくと、互いに隣接するゲート電極２２とゲート電極２２との間の領域内において、シリコン窒化膜１４４の表面同士が互いに接触する。このようにして形成される合わせ目１４６は、シームと称される。なお、シリコン窒化膜１４４を比較的厚く堆積するのは、シリコン窒化膜１４４をエッチングストッパとして層間絶縁膜（図示せず）をエッチングする際に、エッチングストッパとしての機能を十分に確保するためである。シリコン窒化膜１４４に対しては、キュア処理が行われる。シリコン窒化膜１４４に対してキュア処理を行うのは、シリコン窒化膜１４４を収縮させ、トランジスタ３４のチャネル領域３５に引っ張り応力を印加するためである。シリコン窒化膜１４４に対してキュア処理を行うと、シリコン窒化膜１４４が収縮するため、接触していたシリコン窒化膜１４４の表面同士が互いに離間する。そうすると、図１０（ｂ）に示すような裂け目１４６ａが、シリコン窒化膜に発生する場合がある。なお、このような裂け目１４６ａをシームと称することもある。シリコン窒化膜１４４ａに大きな裂け目１４６ａが発生すると、ボイド等の要因になり、後工程において短絡等が発生する要因になり、ひいては半導体装置の信頼性の低下を招くこととなる。
【００５１】
これに対し、本実施形態では、最上層のシリコン窒化膜４２に対してはキュア処理を行わない。最上層のシリコン窒化膜４２に対してキュア処理を行わなくても、キュア処理が行われたシリコン窒化膜３６ａ、３８ａ、４０ａが存在すれば、十分な引っ張り応力をＮＭＯＳトランジスタ３４のチャネル領域３５に印加することが可能である。
【００５２】
一方、第１の絶縁層４４のエッチングストッパとしての機能を十分に確保するためには、第１の絶縁層４４を比較的厚く形成することが好ましい。このため、本実施形態では、シリコン窒化膜３６ａ、３８ａ、４０ａ上に、更にシリコン窒化膜４２を形成している。シリコン窒化膜４２に対してはキュア処理が行われないため、シリコン窒化膜４２が著しく収縮することはなく、第１の絶縁層４４に大きなシームやボイドが生じるのを防止することができる。
【００５３】
なお、キュア処理が行われたシリコン窒化膜４０ａに裂け目が生じたとしても、シリコン窒化膜４０ａに発生した裂け目はシリコン窒化膜４２により埋め込まれる。シリコン窒化膜４２に対してはキュア処理が行われないため、この場合にも、第１の絶縁層４４に大きなシームやボイドが生じるのを防止することができる。
【００５４】
このような理由により、本実施形態では、最上層のシリコン窒化膜（部分膜）４２に対してキュア処理を行わない。
【００５５】
こうして、複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａ、４２の積層膜である第１の絶縁層（エッチングストッパ膜、引っ張り応力膜）４４が形成される（図４（ｂ）参照）。
【００５６】
上述したように、最上層のシリコン窒化膜４２以外のシリコン窒化膜３６、３８、４０に対しては、シリコン窒化膜３６、３８、４０を形成する毎にキュア処理が行われ、最上層のシリコン窒化膜４２に対しては、キュア処理は行われない。
【００５７】
最上層のシリコン窒化膜４２以外のシリコン窒化膜３６、３８、４０に対してはキュア処理が行われているため、ＮＭＯＳトランジスタ３４のチャネル領域３５に対して十分な引っ張り応力が印加される。シリコン窒化膜４２を形成することにより第１の絶縁層４４が十分に厚く形成されるため、後工程において層間絶縁膜４６をエッチングする際に、第１の絶縁層４４はエッチングストッパ膜として十分に機能し得る。
【００５８】
最上層のシリコン窒化膜４２に対してはキュア処理が行われていないため、最上層のシリコン窒化膜４２の密度は比較的低い。最上層のシリコン窒化膜４２の密度は、最上層を除くシリコン窒化膜３６ａ、３８ａ、４０ａの密度より低い状態のまま維持される。
【００５９】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜（第２の絶縁層）４６を形成する。層間絶縁膜４６としては、例えばシリコン酸化膜を形成する。層間絶縁膜４６の膜厚は、例えば３００〜５００ｎｍとする。
【００６０】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４６の表面を平坦化する（図４（ｃ）参照）。
【００６１】
次に、全面に、スピンコート法により、フォトレジスト膜４８を形成する。
【００６２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４８に開口部５０ａ〜５０ｃを形成する。
【００６３】
次に、フォトレジスト膜４８をマスクとし、第１の絶縁層４４をエッチングストッパとして、層間絶縁膜４６を異方性エッチングする。これにより、層間絶縁膜４６にコンタクトホール５０ａ〜５０ｃが形成される（図５（ａ）参照）。コンタクトホール５０ａ〜５０ｃを形成する際には、コンタクトホール５０ａ〜５０ｃを確実に形成すべく、ある程度のオーバーエッチングが行われる。第１の絶縁層４４が十分に厚く形成されているため、オーバーエッチングを行っても、コンタクトホール５２ａ〜５２ｃが第１の絶縁層４４を貫通してしまうことはなく、特段の問題は生じない。
【００６４】
次に、コンタクトホール５２ａ〜５２ｃ内に露出する第１の絶縁層４４をエッチング除去する。これにより、コンタクトホール５２ａ〜５２ｃがトランジスタ３４にまで到達する（図５（ｂ）参照）。より具体的には、コンタクトホール５２ａ、５２ｂがトランジスタのソース／ドレイン電極３２にまで到達する。また、コンタクトホール５２ｃがゲート電極２２上のシリサイド膜３２にまで到達する。なお、コンタクトホール５２ｂとコンタクトホール５２ｃとは、図５の紙面垂直方向において互いに離間した位置に形成される。
【００６５】
次に、全面に、例えばＣＶＤ法により、バリアメタル膜５４を形成する。バリアメタル膜５４としては、例えばＴｉ膜とＴｉＮ膜との積層膜を形成する。Ｔｉ膜の膜厚は、例えば１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば５ｎｍ程度とする。
【００６６】
次に、全面に、例えばＣＶＤ法により、導電膜５６を形成する。導電膜５６としては、例えばタングステン膜を形成する。
【００６７】
次に、例えばＣＭＰ法により、層間絶縁膜４６の表面が露出するまで導電膜５６及びバリアメタル膜５４を研磨する。これにより、導電膜により形成された導体プラグ５６がコンタクトホール５２ａ〜５２ｃ内に埋め込まれる。
【００６８】
こうして、本実施形態による半導体装置が製造される。
【００６９】
このように、本実施形態によれば、複数の部分膜３６、３８、４０、４２のうちの最上層の部分膜４２以外の部分膜に対してはキュア処理を行い、最上層の部分膜４２に対してはキュア処理を行わない。このため、本実施形態によれば、第１の絶縁層４４を比較的厚く形成するにもかかわらず、第１の絶縁層４４に大きなシームやボイドが生じるのを抑制し得る。第１の絶縁層４４が比較的厚く形成されるため、第１の絶縁層４４はエッチングストッパ膜としての機能を十分に確保し得る。また、キュア処理が行われた部分膜３６ａ、３８ａ、４０ａによりトランジスタ３４のチャネル領域３５に十分な引っ張り応力が印加されるため、電気的特性の良好なトランジスタ３４を得ることができる。従って、本実施形態によれば、電気的特性が良好で、しかも信頼性の高い半導体装置を提供することが可能となる。
【００７０】
［第２実施形態］
第２実施形態による半導体装置の製造方法を図８及び図９を用いて説明する。図８及び図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図７に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００７１】
本実施形態による半導体装置の製造方法は、第１の絶縁層４４ａの最上層の部分膜４３を原子層堆積（ＡＬＤ、Atomic Layer Deposition）法により形成することに主な特徴がある。
【００７２】
まず、半導体基板１０に素子分離領域１４を形成する工程から３層目のシリコン窒化膜（部分膜）４０に対してキュア処理を行う工程までは、図１（ａ）〜図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図８（ａ）参照）。
【００７３】
次に、原子層堆積法により、シリコン窒化膜（部分膜）４３を形成する（図８（ｂ）参照）。ＡＬＤ法は、成膜すべき膜の原料となる複数種の反応ガスを基板上に交互に供給し、１原子層単位又は１分子層単位で基板上に吸着させ、基板表面での化学反応により成膜を行うものである。ＡＬＤ法によりシリコン窒化膜４３を形成する際には、原子層堆積装置（ＡＬＤ装置）が用いられる。ＡＬＤ法によるシリコン窒化膜４３の成膜条件は、例えば以下の通りとする。反応室内の温度は、例えば３５０〜４００℃とする。原料ガスとしては、ＳｉＨ２Ｃｌ２（ジクロロシラン）ガスとＮＨ３（アンモニア）ガスとを用いる。シリコン窒化膜を堆積する際には、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとを交互に半導体基板１０上に供給する。印加する高周波電力は、例えば２０〜１００Ｗ程度とする。成膜するシリコン窒化膜４３の膜厚は、例えば２〜１０ｎｍ程度とする。ＡＬＤ法によりシリコン窒化膜４３を堆積する際の堆積速度は例えば０．１ｎｍ／分程度と比較的遅いが、最上層のシリコン窒化膜４３の膜厚は比較的薄いため、比較的短時間で最上層のシリコン窒化膜４３を成膜し得る。このため、シリサイド膜３２の凝集を回避することができる。
【００７４】
こうして、最上層のシリコン窒化膜４３がＡＬＤ法により形成される。最上層のシリコン窒化膜４３に対しては、キュア処理は行われない。ＡＬＤ法により形成されたシリコン窒化膜４３は、キュア処理を行わなくても、比較的大きい膜ストレス（膜応力）を有している。ＡＬＤ法により形成されたシリコン窒化膜４３の膜応力は、例えば１．５ＧＰａ〜１．６ＧＰａ程度である。従って、最上層のシリコン窒化膜４３をＡＬＤ法により形成した場合には、第１実施形態の場合より大きな引っ張り応力をトランジスタ３４のチャネル領域３５に印加することが可能となる。
【００７５】
ＡＬＤ法により形成されたシリコン窒化膜４３は、仮にキュア処理を行ったとしても、収縮率は０．１％程度である。従って、ＡＬＤ法により形成したシリコン窒化膜４３に対して敢えてキュア処理を行うことの利点は特にない。従って、本実施形態では、ＡＬＤ法により形成されたシリコン窒化膜４３に対してキュア処理を行わない。ＡＬＤ法により形成したシリコン窒化膜４３に対してキュア処理を行ってもよいが、工程数の削減のためには、キュア処理を行わないことが好ましい。
【００７６】
こうして、複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａ、４３の積層膜である第１の絶縁層（エッチングストッパ膜、引っ張り応力膜）４４ａが形成される。
【００７７】
次に、図４（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜（第２の絶縁層）４６を形成する（図８（ｃ）参照）。
【００７８】
この後のフォトレジスト膜４８を形成する工程から導体プラグ５６を埋め込む工程までは、図５（ａ）乃至図６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００７９】
こうして、本実施形態による半導体装置が製造される（図９参照）。
【００８０】
このように、複数の部分膜３６ａ、３８ａ、４０ａ、４３のうちの最上層の部分膜４３をＡＬＤ法により形成するようにしてもよい。本実施形態においても、最上層の部分膜４３が著しく収縮することがないため、第１の絶縁層４４ａに大きなシームやボイドが生じるのを防止することができる。また、ＡＬＤ法により形成されるシリコン窒化膜４３はキュア処理を行わなくても比較的大きい膜ストレスを有しているため、トランジスタ３４のチャネル領域３５により大きい引っ張り応力を加えることが可能となる。
【００８１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【００８２】
例えば、第１実施形態では、最上層の部分膜４２、４３についてのみキュア処理を行わなかったが、これに限定されるものではない。例えば、最上層の部分膜４２、４３のみならず、上から２番目の部分膜４０に対しても、キュア処理を行わないようにしてもよい。トランジスタ３４のチャネル領域３５に印加することを要する引っ張り応力の大きさに応じて、各々の部分膜３６、３８、４０に対して適宜キュア処理を行うようにすればよい。
【００８３】
また、上記実施形態では、キュア処理を行う際に紫外線を照射する場合を例に説明したが、照射するエネルギー線は紫外線に限定されるものではない。例えば、キュア処理の際に電子線を照射するようにしてもよい。
【００８４】
また、上記実施形態では、最上層の部分膜４２、４３以外の部分膜３６ａ、３８ａ、４０ａの層数を３層とする場合を例に説明したが、最上層の部分膜４２、４３以外の部分膜３６ａ、３８ａ、４０ａの層数は３層に限定されるものではない。例えば、最上層の部分膜４２、４３以外の部分膜の層数が、１層であってもよい。即ち、最上層の部分膜４２、４３以外の部分膜として１層の部分膜を比較的厚く形成し、この後、かかる部分膜に対してキュア処理を行い、この後、かかる部分膜上に最上層の部分膜４２、４３を形成してもよい。また、最上層の部分膜４２、４３以外の部分膜の層数が、２層であってもよいし、４層以上であってもよい。
【００８５】
また、上記実施形態では、最上層の部分膜４２，４３以外の部分膜３６、３８、４０については、部分膜３６、３８、４０を形成する毎にキュア処理を行ったが、部分膜３６、３８、４０を形成する毎に必ずしもキュア処理を行わなくてもよい。ただし、信頼性等を確保する観点からは、最上層の部分膜４２、４３以外の部分膜３６、３８、４０については、部分膜３６、３８、４０を成膜する毎にキュア処理を行うことが好ましい。
【００８６】
また、上記実施形態では、第１の絶縁層４４、４４ａの各々の部分膜をシリコン窒化膜により形成する場合を例に説明したが、第１の絶縁層４４、４４ａの各々の部分膜はシリコン窒化膜に限定されるものではない。キュア処理により収縮し、第２の絶縁層４６とエッチング特性が異なる材料を、第１の絶縁層４４、４４ａの各々の部分膜の材料として適宜用いることができる。例えば、第１の絶縁層４４、４４ａの各々の部分膜の材料として、例えばＳｉＣ、ＳｉＣＮ、ＳｉＣＮＯ等を用いることができる。
【００８７】
上記実施形態に関し、更に以下の付記を開示する。
【００８８】
（付記１）
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜に対してキュア処理を行わない
ことを特徴とする半導体装置の製造方法。
【００８９】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１の絶縁層を形成する工程では、前記複数の部分膜を化学気相堆積法により形成する
ことを特徴とする半導体装置の製造方法。
【００９０】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記複数の部分膜のうちの前記最上層の部分膜の密度は、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜の密度より低い
ことを特徴とする半導体装置の製造方法。
【００９１】
（付記４）
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の前記部分膜を化学気相堆積法により形成し、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜を原子層堆積法により形成する
ことを特徴とする半導体装置の製造方法。
【００９２】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記キュア処理では、前記部分膜を加熱しながら、前記部分膜に対して紫外線又は電子線を照射する
ことを特徴とする半導体装置の製造方法。
【００９３】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜に対し、前記部分膜を成膜する毎に前記キュア処理を行う
ことを特徴とする半導体装置の製造方法。
【００９４】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁層は、前記トランジスタのチャネル領域に引っ張り応力を加える引っ張り応力膜である
ことを特徴とする半導体装置の製造方法。
【００９５】
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記複数の部分膜は、それぞれシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【００９６】
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記第２の絶縁層は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【００９７】
１０…半導体基板
１２…素子領域
１４…素子分離領域
１６…ウェル
１８…チャネルドープ層
２０…ゲート絶縁膜
２２…ゲート電極
２４…低濃度拡散層
２６…サイドウォール絶縁膜
２８…高濃度拡散層
３０…ソース／ドレイン拡散層
３２…シリサイド膜
３４…トランジスタ
３５…チャネル領域
３６…シリコン窒化膜、部分膜
３６ａ…キュア処理後のシリコン窒化膜、キュア処理後の部分膜
３８…シリコン窒化膜、部分膜
３８ａ…キュア処理後のシリコン窒化膜、キュア処理後の部分膜
４０…シリコン窒化膜、部分膜
４０ａ…キュア処理後のシリコン窒化膜、キュア処理後の部分膜
４２…最上層のシリコン窒化膜、最上層の部分膜
４３…最上層のシリコン窒化膜、最上層の部分膜
４４、４４ａ…第１の絶縁層、エッチングストッパ膜、引っ張り応力膜
４６…第２の絶縁層、層間絶縁膜
４８…フォトレジスト膜
５０ａ〜５０ｃ…開口部
５２ａ〜５２ｃ…コンタクトホール
５４…バリアメタル膜
５６…導体プラグ
１４４…シリコン窒化膜
１４６…合わせ目
１４６ａ…裂け目
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、トランジスタにおけるキャリア移動度を向上させるための方法として、トランジスタのチャネル領域に引っ張り応力等を印加することが提案されている。
【０００３】
提案されている半導体装置においては、ＮＭＯＳトランジスタが形成された半導体基板上に、ＮＭＯＳトランジスタを覆うようにシリコン窒化膜が形成される。この後、かかるシリコン窒化膜に対してキュア処理が行われる。キュア処理により、シリコン窒化膜が収縮し、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５３５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている半導体装置では、必ずしも良質なシリコン窒化膜が形成されず、十分に高い信頼性が得られない場合がある。
【０００６】
本発明の目的は、信頼性の向上に寄与し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜に対してキュア処理を行わないことを特徴とする半導体装置の製造方法が提供される。
【０００８】
実施形態の他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の前記部分膜を化学気相堆積法により形成し、前記複数の部分膜のうちの前記最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜を原子層堆積法により形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、複数の部分膜のうちの最上層の部分膜以外の部分膜に対しては膜を収縮させるキュア処理を行い、最上層の部分膜に対してはキュア処理を行わない。このため、第１の絶縁層を比較的厚く形成するにもかかわらず、第１の絶縁層にシームやボイドが生じるのを抑制することができ、良質な第１の絶縁層を形成し得る。第１の絶縁層が比較的厚く形成されるため、第１の絶縁層のエッチングストッパ膜としての機能を十分に確保し得る。また、最上層の部分膜以外の部分膜によりトランジスタのチャネル領域に十分な引っ張り応力が印加されるため、キャリア移動度の高いトランジスタを得ることができる。従って、電気的特性が良好で、しかも信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図７】ＳｉＨ４ガスの流量と膜ストレスとの関係を示すグラフである。
【図８】第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】シリコン窒化膜に大きな裂け目が生じる例を示す工程断面図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置の製造方法を図１乃至図７を用いて説明する。図１乃至図６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１２】
まず、図１（ａ）に示すように、半導体基板１０に、素子領域１２を確定する素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。素子分離領域１４の材料としては、例えばシリコン酸化膜を用いる。
【００１３】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００１４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。
【００１５】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。これにより、半導体基板１０内に例えばＰ型のウェル１６が形成される。この後、フォトレジスト膜を剥離する。
【００１６】
次に、ウェル１６に導入されたドーパント不純物を活性化するための熱処理を行う。
【００１７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００１８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。
【００１９】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。これにより、素子領域１２内にチャネルドープ層１８が形成される。この後、フォトレジスト膜を剥離する。なお、図１（ｂ）以降においては、チャネルドープ層１８の図示を省略している。
【００２０】
次に、全面に、例えば熱酸化法により、ゲート絶縁膜２０を形成する。ゲート絶縁膜２０の膜厚は、例えば２〜３ｎｍ程度とする。
【００２１】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。
【００２２】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜により形成されたゲート電極２２が形成される（図１（ｂ）参照）。
【００２３】
次に、例えばイオン注入法により、ゲート電極２２をマスクとして、ゲート電極２２の両側の半導体基板１０内に、例えばＮ型のドーパント不純物を導入する。これにより、ゲート電極２２の両側の半導体基板１０内に、エクステンションソース／ドレイン構造のうちの浅い領域である低濃度拡散層（エクステンション領域）２４が形成される。
【００２４】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜を形成する。
【００２５】
次に、シリコン酸化膜を異方性エッチングする。これにより、ゲート電極２２の両側に、シリコン酸化膜により形成されたサイドウォール絶縁膜２６が形成される。
【００２６】
次に、例えばイオン注入法により、サイドウォール絶縁膜２６が形成されたゲート電極２２をマスクとして、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。これにより、サイドウォール絶縁膜２６が形成されたゲート電極２２の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域である高濃度拡散層２８が形成される。
【００２７】
次に、半導体基板１０内に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０００〜１１００℃程度とする。こうして、低濃度拡散層２４と高濃度拡散層２８とを有するエクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される（図１（ｃ）参照）。
【００２８】
次に、以下のようにして、サリサイド（SALICIDE、self-aligned silicide）プロセスにより、ソース／ドレイン拡散層３０上及びゲート電極２２上に、それぞれシリサイド膜３２を形成する。
【００２９】
即ち、まず、全面に、高融点金属膜（図示せず）を形成する。かかる高融点金属膜としては、例えばニッケル膜を形成する。高融点金属膜の膜厚は、例えば１０〜３０ｎｍ程度とする。
【００３０】
次に、熱処理を行うことにより、高融点金属膜中のニッケルと半導体基板１０中のシリコンとを反応させるとともに、高融点金属膜中のニッケルとゲート電極２２中のシリコンとを反応させる。熱処理温度は、例えば１５０〜３５０℃程度とする。
【００３１】
次に、未反応の高融点金属膜をエッチング除去する。こうして、ソース／ドレイン拡散層３０上にニッケルシリサイド膜であるシリサイド膜３２が形成される。ソース／ドレイン拡散層３０上のシリサイド膜３２は、ソース／ドレイン電極として機能する。また、ゲート電極２２上にもシリサイド膜３２が形成される。
【００３２】
こうして、ゲート電極２２とソース／ドレイン拡散層３０とを有するＮＭＯＳトランジスタ３４が形成される。なお、半導体基板１０上には、ＮＭＯＳトランジスタ３４を形成するのと並行して、ＰＭＯＳトランジスタ（図示せず）も形成される。
【００３３】
次に、以下のようにして、複数の部分膜３６ａ、３８ａ、４０ａ、４２の積層膜である第１の絶縁層４４を形成する。第１の絶縁層４４は、後述する層間絶縁膜（第２の絶縁層）４６をエッチングする際にエッチングストッパ膜として機能するとともに、ＮＭＯＳトランジスタ３４のチャネル領域３５に引っ張り応力を印加する応力膜（引っ張り応力膜）としても機能する。
【００３４】
まず、全面に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、第１層目のシリコン窒化膜（部分膜）３６を形成する（図２（ｂ）参照）。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜３６を形成する。シリコン窒化膜３６の膜厚は、例えば１８ｎｍ程度とする。シリコン窒化膜３６は、例えばプラズマＣＶＤ装置を用いて成膜される。シリコン窒化膜３６の成膜条件は、例えば以下の通りとする。基板温度（ステージ温度）は、例えば３００〜４００℃とする。基板温度を４００℃以下に設定するのは、シリサイド膜３２の凝集を防止するためである。成膜室内に導入する原料ガスは、例えばＳｉＨ４ガス、ＮＨ３ガス及びＮ２ガスとする。ＳｉＨ４ガスの流量は、例えば２０〜１００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば２０〜２０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２０〜２０００ｓｃｃｍとする。成膜室内の圧力は、例えば３〜１０Ｔｏｒｒとする。印加する高周波電力は、例えば５０〜２００Ｗとする。これにより、膜中の水素濃度が所望の濃度に設定されたシリコン窒化膜３６が形成される。シリコン窒化膜３６中の水素の濃度は、成膜室内に導入する各々の原料ガスの流量及び流量比を適宜設定することにより、適宜設定することができる。プラズマＣＶＤ法により、基板温度４００℃で成膜した場合、シリコン窒化膜３６の密度は例えば２．１９５ｇ／ｃｍ３程度となる。
【００３５】
次に、第１層目のシリコン窒化膜（部分膜）３６に対してキュア処理を行う。キュア処理は、膜中に含まれる水素等を膜中から放出させ、膜を収縮させる処理である。シリコン窒化膜３６に対してキュア処理を行うのは、シリコン窒化膜３６の膜ストレス（膜応力）を十分に増大させ、ＮＭＯＳトランジスタ３４のチャネル領域３５（図２（ａ）参照）に十分な引っ張り応力を印加するためである。具体的には、トランジスタ３４のチャネル領域３５に十分な引っ張り応力を印加するためには、シリコン窒化膜３６の膜応力を例えば１．２ＧＰａ以上とすることが好ましい。キュア処理は、例えば紫外線照射装置を用いて行われる。キュア処理は、シリコン窒化膜３６を加熱しながら、シリコン窒化膜３６に対して例えば紫外線を照射することにより行われる。キュア処理を行う際の基板温度（ステージ温度）は、例えば３００〜４００℃とする。紫外線の照射時間は、例えば５〜２０分間程度とする。キュア処理により、シリコン窒化膜３６中の水素が放出され、シリコン窒化膜３６の体積が例えば１０％程度減少し、シリコン窒化膜３６の密度が増加する。基板温度４００℃で紫外線を照射することによりキュア処理を行った場合、シリコン窒化膜３６の収縮率は例えば８．３％程度となる。基板温度４００℃で紫外線を照射することによりキュア処理を行った場合、シリコン窒化膜３６の密度は例えば２．２３０ｇ／ｃｍ３程度となる。キュア処理を行うことにより、シリコン窒化膜３６の膜ストレス（膜応力）は、例えば１．２〜１．８ＧＰａ程度にまで上昇する。
【００３６】
図７は、ＳｉＨ４ガスの流量と膜ストレスとの関係を示すグラフである。図７における横軸は成膜室内に導入するＳｉＨ４ガスの流量を示している。図７における縦軸はシリコン窒化膜における膜ストレスを示している。図７における◆印のプロットはキュア処理を行う前におけるシリコン窒化膜の膜ストレスを示している。図７における■印はキュア処理を行った後におけるシリコン窒化膜の膜ストレスを示している。なお、図７に示す関係を測定する際には、ＮＨ３ガスの流量は、１０００ｓｃｃｍとし、Ｎ２ガスの流量は１０００ｓｃｃｍとした。
【００３７】
図７に示すように、シリコン窒化膜を形成する際のＳｉＨ４ガスの流量を適宜設定し、シリコン窒化膜に対してキュア処理を行うことにより、例えば１．２ＧＰａ〜１．８ＧＰａ程度の膜ストレスのシリコン窒化膜を得ることができる。
【００３８】
こうして、半導体基板１０及びＮＭＯＳトランジスタ３４上に、キュア処理が行われた第１層目のシリコン窒化膜（部分膜）３６ａが形成された状態となる（図２（ｃ）参照）。
【００３９】
次に、全面に、例えばＣＶＤ法により、第２層目のシリコン窒化膜（部分膜）３８を形成する（図３（ａ）参照）。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜３８を形成する。シリコン窒化膜３８の膜厚は、例えば１８ｎｍとする。シリコン窒化膜３８の成膜条件は、例えば図２（ｂ）を用いて上述したシリコン窒化膜３６の成膜条件と同様とする。
【００４０】
次に、シリコン窒化膜３８に対してキュア処理を行う。キュア処理では、シリコン窒化膜３８を加熱しながら、シリコン窒化膜３８に対して紫外線を照射する。シリコン窒化膜３８に対するキュア処理の条件は、例えば、図２（ｃ）を用いて上述したシリコン窒化膜３６に対するキュア処理の条件と同様とする。キュア処理により、シリコン窒化膜３８中の水素が放出され、シリコン窒化膜３８の体積が例えば１０％程度減少し、シリコン窒化膜３８の密度が増加する。キュア処理を行うことにより、シリコン窒化膜３８の膜ストレスは、例えば１．２〜１．８ＧＰａ程度にまで上昇する。
【００４１】
こうして、半導体基板１０及びＮＭＯＳトランジスタ３４上に、キュア処理が行われた第１層目のシリコン窒化膜３６ａと、キュア処理が行われた第２層目のシリコン窒化膜３８ａとが積層された状態となる（図３（ｂ）参照）。
【００４２】
次に、全面に、例えばＣＶＤ法により、第３層目のシリコン窒化膜（部分膜）４０を形成する（図３（ｃ）参照）。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜４０を形成する。シリコン窒化膜４０の膜厚は、例えば１８ｎｍとする。シリコン窒化膜４０の成膜条件は、例えば図２（ｂ）を用いて上述したシリコン窒化膜３６の成膜条件と同様とする。
【００４３】
次に、シリコン窒化膜４０に対してキュア処理を行う。キュア処理では、シリコン窒化膜４０を加熱しながら、シリコン窒化膜４０に対して紫外線を照射する。シリコン窒化膜４０に対するキュア処理の条件は、例えば、上述したシリコン窒化膜４０に対するキュア処理の条件と同様とする。キュア処理により、シリコン窒化膜４０中の水素が放出され、シリコン窒化膜４０の体積が例えば１０％程度減少し、シリコン窒化膜４０の密度が増加する。キュア処理を行うことにより、シリコン窒化膜４０の膜ストレスは、例えば１．２〜１．８ＧＰａ程度にまで上昇する。
【００４４】
こうして、半導体基板１０及びＮＭＯＳトランジスタ３４上に、キュア処理が行われた第１層目のシリコン窒化膜３６ａ、第２層目のシリコン窒化膜３８ａ及び第３層目のシリコン窒化膜４０ａが積層された状態となる（図４（ａ）参照）。
【００４５】
次に、全面に、例えばＣＶＤ法により、最上層のシリコン窒化膜（部分膜）４２を形成する。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜４２を形成する。シリコン窒化膜の膜厚は、例えば膜厚２〜２０ｎｍ程度とする。シリコン窒化膜４０の成膜条件は、例えば図２（ｂ）を用いて上述したシリコン窒化膜３６の成膜条件と同様とする。
【００４６】
最上層のシリコン窒化膜４２に対しては、キュア処理は行われない。
【００４７】
キュア処理が行われた複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａ及びキュア処理が行われていないシリコン窒化膜（部分膜）４２により、第１の絶縁層（エッチングストッパ膜、引っ張り応力膜）４４が形成される。
【００４８】
キュア処理が行われた複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａを比較的厚く積層するのは、トランジスタ３４のチャネル領域３５に引っ張り応力を十分に印加するためである。
【００４９】
最上層のシリコン窒化膜（部分膜）４２に対してキュア処理を行わないのは、以下のような理由によるものである。
【００５０】
図１０は、シリコン窒化膜に大きな裂け目が生じる例を示す工程断面図である。図１０（ａ）に示すように、トランジスタ３４が形成された半導体基板１０上に、シリコン窒化膜１４４を比較的厚く堆積していくと、互いに隣接するゲート電極２２とゲート電極２２との間の領域内において、シリコン窒化膜１４４の表面同士が互いに接触する。このようにして形成される合わせ目１４６は、シームと称される。なお、シリコン窒化膜１４４を比較的厚く堆積するのは、シリコン窒化膜１４４をエッチングストッパとして層間絶縁膜（図示せず）をエッチングする際に、エッチングストッパとしての機能を十分に確保するためである。シリコン窒化膜１４４に対しては、キュア処理が行われる。シリコン窒化膜１４４に対してキュア処理を行うのは、シリコン窒化膜１４４を収縮させ、トランジスタ３４のチャネル領域３５に引っ張り応力を印加するためである。シリコン窒化膜１４４に対してキュア処理を行うと、シリコン窒化膜１４４が収縮するため、接触していたシリコン窒化膜１４４の表面同士が互いに離間する。そうすると、図１０（ｂ）に示すような裂け目１４６ａが、シリコン窒化膜に発生する場合がある。なお、このような裂け目１４６ａをシームと称することもある。シリコン窒化膜１４４ａに大きな裂け目１４６ａが発生すると、ボイド等の要因になり、後工程において短絡等が発生する要因になり、ひいては半導体装置の信頼性の低下を招くこととなる。
【００５１】
これに対し、本実施形態では、最上層のシリコン窒化膜４２に対してはキュア処理を行わない。最上層のシリコン窒化膜４２に対してキュア処理を行わなくても、キュア処理が行われたシリコン窒化膜３６ａ、３８ａ、４０ａが存在すれば、十分な引っ張り応力をＮＭＯＳトランジスタ３４のチャネル領域３５に印加することが可能である。
【００５２】
一方、第１の絶縁層４４のエッチングストッパとしての機能を十分に確保するためには、第１の絶縁層４４を比較的厚く形成することが好ましい。このため、本実施形態では、シリコン窒化膜３６ａ、３８ａ、４０ａ上に、更にシリコン窒化膜４２を形成している。シリコン窒化膜４２に対してはキュア処理が行われないため、シリコン窒化膜４２が著しく収縮することはなく、第１の絶縁層４４に大きなシームやボイドが生じるのを防止することができる。
【００５３】
なお、キュア処理が行われたシリコン窒化膜４０ａに裂け目が生じたとしても、シリコン窒化膜４０ａに発生した裂け目はシリコン窒化膜４２により埋め込まれる。シリコン窒化膜４２に対してはキュア処理が行われないため、この場合にも、第１の絶縁層４４に大きなシームやボイドが生じるのを防止することができる。
【００５４】
このような理由により、本実施形態では、最上層のシリコン窒化膜（部分膜）４２に対してキュア処理を行わない。
【００５５】
こうして、複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａ、４２の積層膜である第１の絶縁層（エッチングストッパ膜、引っ張り応力膜）４４が形成される（図４（ｂ）参照）。
【００５６】
上述したように、最上層のシリコン窒化膜４２以外のシリコン窒化膜３６、３８、４０に対しては、シリコン窒化膜３６、３８、４０を形成する毎にキュア処理が行われ、最上層のシリコン窒化膜４２に対しては、キュア処理は行われない。
【００５７】
最上層のシリコン窒化膜４２以外のシリコン窒化膜３６、３８、４０に対してはキュア処理が行われているため、ＮＭＯＳトランジスタ３４のチャネル領域３５に対して十分な引っ張り応力が印加される。シリコン窒化膜４２を形成することにより第１の絶縁層４４が十分に厚く形成されるため、後工程において層間絶縁膜４６をエッチングする際に、第１の絶縁層４４はエッチングストッパ膜として十分に機能し得る。
【００５８】
最上層のシリコン窒化膜４２に対してはキュア処理が行われていないため、最上層のシリコン窒化膜４２の密度は比較的低い。最上層のシリコン窒化膜４２の密度は、最上層を除くシリコン窒化膜３６ａ、３８ａ、４０ａの密度より低い状態のまま維持される。
【００５９】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜（第２の絶縁層）４６を形成する。層間絶縁膜４６としては、例えばシリコン酸化膜を形成する。層間絶縁膜４６の膜厚は、例えば３００〜５００ｎｍとする。
【００６０】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４６の表面を平坦化する（図４（ｃ）参照）。
【００６１】
次に、全面に、スピンコート法により、フォトレジスト膜４８を形成する。
【００６２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４８に開口部５０ａ〜５０ｃを形成する。
【００６３】
次に、フォトレジスト膜４８をマスクとし、第１の絶縁層４４をエッチングストッパとして、層間絶縁膜４６を異方性エッチングする。これにより、層間絶縁膜４６にコンタクトホール５０ａ〜５０ｃが形成される（図５（ａ）参照）。コンタクトホール５０ａ〜５０ｃを形成する際には、コンタクトホール５０ａ〜５０ｃを確実に形成すべく、ある程度のオーバーエッチングが行われる。第１の絶縁層４４が十分に厚く形成されているため、オーバーエッチングを行っても、コンタクトホール５２ａ〜５２ｃが第１の絶縁層４４を貫通してしまうことはなく、特段の問題は生じない。
【００６４】
次に、コンタクトホール５２ａ〜５２ｃ内に露出する第１の絶縁層４４をエッチング除去する。これにより、コンタクトホール５２ａ〜５２ｃがトランジスタ３４にまで到達する（図５（ｂ）参照）。より具体的には、コンタクトホール５２ａ、５２ｂがトランジスタのソース／ドレイン電極３２にまで到達する。また、コンタクトホール５２ｃがゲート電極２２上のシリサイド膜３２にまで到達する。なお、コンタクトホール５２ｂとコンタクトホール５２ｃとは、図５の紙面垂直方向において互いに離間した位置に形成される。
【００６５】
次に、全面に、例えばＣＶＤ法により、バリアメタル膜５４を形成する。バリアメタル膜５４としては、例えばＴｉ膜とＴｉＮ膜との積層膜を形成する。Ｔｉ膜の膜厚は、例えば１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば５ｎｍ程度とする。
【００６６】
次に、全面に、例えばＣＶＤ法により、導電膜５６を形成する。導電膜５６としては、例えばタングステン膜を形成する。
【００６７】
次に、例えばＣＭＰ法により、層間絶縁膜４６の表面が露出するまで導電膜５６及びバリアメタル膜５４を研磨する。これにより、導電膜により形成された導体プラグ５６がコンタクトホール５２ａ〜５２ｃ内に埋め込まれる。
【００６８】
こうして、本実施形態による半導体装置が製造される。
【００６９】
このように、本実施形態によれば、複数の部分膜３６、３８、４０、４２のうちの最上層の部分膜４２以外の部分膜に対してはキュア処理を行い、最上層の部分膜４２に対してはキュア処理を行わない。このため、本実施形態によれば、第１の絶縁層４４を比較的厚く形成するにもかかわらず、第１の絶縁層４４に大きなシームやボイドが生じるのを抑制し得る。第１の絶縁層４４が比較的厚く形成されるため、第１の絶縁層４４はエッチングストッパ膜としての機能を十分に確保し得る。また、キュア処理が行われた部分膜３６ａ、３８ａ、４０ａによりトランジスタ３４のチャネル領域３５に十分な引っ張り応力が印加されるため、電気的特性の良好なトランジスタ３４を得ることができる。従って、本実施形態によれば、電気的特性が良好で、しかも信頼性の高い半導体装置を提供することが可能となる。
【００７０】
［第２実施形態］
第２実施形態による半導体装置の製造方法を図８及び図９を用いて説明する。図８及び図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図７に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００７１】
本実施形態による半導体装置の製造方法は、第１の絶縁層４４ａの最上層の部分膜４３を原子層堆積（ＡＬＤ、Atomic Layer Deposition）法により形成することに主な特徴がある。
【００７２】
まず、半導体基板１０に素子分離領域１４を形成する工程から３層目のシリコン窒化膜（部分膜）４０に対してキュア処理を行う工程までは、図１（ａ）〜図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図８（ａ）参照）。
【００７３】
次に、原子層堆積法により、シリコン窒化膜（部分膜）４３を形成する（図８（ｂ）参照）。ＡＬＤ法は、成膜すべき膜の原料となる複数種の反応ガスを基板上に交互に供給し、１原子層単位又は１分子層単位で基板上に吸着させ、基板表面での化学反応により成膜を行うものである。ＡＬＤ法によりシリコン窒化膜４３を形成する際には、原子層堆積装置（ＡＬＤ装置）が用いられる。ＡＬＤ法によるシリコン窒化膜４３の成膜条件は、例えば以下の通りとする。反応室内の温度は、例えば３５０〜４００℃とする。原料ガスとしては、ＳｉＨ２Ｃｌ２（ジクロロシラン）ガスとＮＨ３（アンモニア）ガスとを用いる。シリコン窒化膜を堆積する際には、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとを交互に半導体基板１０上に供給する。印加する高周波電力は、例えば２０〜１００Ｗ程度とする。成膜するシリコン窒化膜４３の膜厚は、例えば２〜１０ｎｍ程度とする。ＡＬＤ法によりシリコン窒化膜４３を堆積する際の堆積速度は例えば０．１ｎｍ／分程度と比較的遅いが、最上層のシリコン窒化膜４３の膜厚は比較的薄いため、比較的短時間で最上層のシリコン窒化膜４３を成膜し得る。このため、シリサイド膜３２の凝集を回避することができる。
【００７４】
こうして、最上層のシリコン窒化膜４３がＡＬＤ法により形成される。最上層のシリコン窒化膜４３に対しては、キュア処理は行われない。ＡＬＤ法により形成されたシリコン窒化膜４３は、キュア処理を行わなくても、比較的大きい膜ストレス（膜応力）を有している。ＡＬＤ法により形成されたシリコン窒化膜４３の膜応力は、例えば１．５ＧＰａ〜１．６ＧＰａ程度である。従って、最上層のシリコン窒化膜４３をＡＬＤ法により形成した場合には、第１実施形態の場合より大きな引っ張り応力をトランジスタ３４のチャネル領域３５に印加することが可能となる。
【００７５】
ＡＬＤ法により形成されたシリコン窒化膜４３は、仮にキュア処理を行ったとしても、収縮率は０．１％程度である。従って、ＡＬＤ法により形成したシリコン窒化膜４３に対して敢えてキュア処理を行うことの利点は特にない。従って、本実施形態では、ＡＬＤ法により形成されたシリコン窒化膜４３に対してキュア処理を行わない。ＡＬＤ法により形成したシリコン窒化膜４３に対してキュア処理を行ってもよいが、工程数の削減のためには、キュア処理を行わないことが好ましい。
【００７６】
こうして、複数のシリコン窒化膜（部分膜）３６ａ、３８ａ、４０ａ、４３の積層膜である第１の絶縁層（エッチングストッパ膜、引っ張り応力膜）４４ａが形成される。
【００７７】
次に、図４（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜（第２の絶縁層）４６を形成する（図８（ｃ）参照）。
【００７８】
この後のフォトレジスト膜４８を形成する工程から導体プラグ５６を埋め込む工程までは、図５（ａ）乃至図６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００７９】
こうして、本実施形態による半導体装置が製造される（図９参照）。
【００８０】
このように、複数の部分膜３６ａ、３８ａ、４０ａ、４３のうちの最上層の部分膜４３をＡＬＤ法により形成するようにしてもよい。本実施形態においても、最上層の部分膜４３が著しく収縮することがないため、第１の絶縁層４４ａに大きなシームやボイドが生じるのを防止することができる。また、ＡＬＤ法により形成されるシリコン窒化膜４３はキュア処理を行わなくても比較的大きい膜ストレスを有しているため、トランジスタ３４のチャネル領域３５により大きい引っ張り応力を加えることが可能となる。
【００８１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【００８２】
例えば、第１実施形態では、最上層の部分膜４２、４３についてのみキュア処理を行わなかったが、これに限定されるものではない。例えば、最上層の部分膜４２、４３のみならず、上から２番目の部分膜４０に対しても、キュア処理を行わないようにしてもよい。トランジスタ３４のチャネル領域３５に印加することを要する引っ張り応力の大きさに応じて、各々の部分膜３６、３８、４０に対して適宜キュア処理を行うようにすればよい。
【００８３】
また、上記実施形態では、キュア処理を行う際に紫外線を照射する場合を例に説明したが、照射するエネルギー線は紫外線に限定されるものではない。例えば、キュア処理の際に電子線を照射するようにしてもよい。
【００８４】
また、上記実施形態では、最上層の部分膜４２、４３以外の部分膜３６ａ、３８ａ、４０ａの層数を３層とする場合を例に説明したが、最上層の部分膜４２、４３以外の部分膜３６ａ、３８ａ、４０ａの層数は３層に限定されるものではない。例えば、最上層の部分膜４２、４３以外の部分膜の層数が、１層であってもよい。即ち、最上層の部分膜４２、４３以外の部分膜として１層の部分膜を比較的厚く形成し、この後、かかる部分膜に対してキュア処理を行い、この後、かかる部分膜上に最上層の部分膜４２、４３を形成してもよい。また、最上層の部分膜４２、４３以外の部分膜の層数が、２層であってもよいし、４層以上であってもよい。
【００８５】
また、上記実施形態では、最上層の部分膜４２，４３以外の部分膜３６、３８、４０については、部分膜３６、３８、４０を形成する毎にキュア処理を行ったが、部分膜３６、３８、４０を形成する毎に必ずしもキュア処理を行わなくてもよい。ただし、信頼性等を確保する観点からは、最上層の部分膜４２、４３以外の部分膜３６、３８、４０については、部分膜３６、３８、４０を成膜する毎にキュア処理を行うことが好ましい。
【００８６】
また、上記実施形態では、第１の絶縁層４４、４４ａの各々の部分膜をシリコン窒化膜により形成する場合を例に説明したが、第１の絶縁層４４、４４ａの各々の部分膜はシリコン窒化膜に限定されるものではない。キュア処理により収縮し、第２の絶縁層４６とエッチング特性が異なる材料を、第１の絶縁層４４、４４ａの各々の部分膜の材料として適宜用いることができる。例えば、第１の絶縁層４４、４４ａの各々の部分膜の材料として、例えばＳｉＣ、ＳｉＣＮ、ＳｉＣＮＯ等を用いることができる。
【００８７】
上記実施形態に関し、更に以下の付記を開示する。
【００８８】
（付記１）
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜に対してキュア処理を行わない
ことを特徴とする半導体装置の製造方法。
【００８９】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１の絶縁層を形成する工程では、前記複数の部分膜を化学気相堆積法により形成する
ことを特徴とする半導体装置の製造方法。
【００９０】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記複数の部分膜のうちの前記最上層の部分膜の密度は、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜の密度より低い
ことを特徴とする半導体装置の製造方法。
【００９１】
（付記４）
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の前記部分膜を化学気相堆積法により形成し、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜を原子層堆積法により形成する
ことを特徴とする半導体装置の製造方法。
【００９２】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記キュア処理では、前記部分膜を加熱しながら、前記部分膜に対して紫外線又は電子線を照射する
ことを特徴とする半導体装置の製造方法。
【００９３】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜に対し、前記部分膜を成膜する毎に前記キュア処理を行う
ことを特徴とする半導体装置の製造方法。
【００９４】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁層は、前記トランジスタのチャネル領域に引っ張り応力を加える引っ張り応力膜である
ことを特徴とする半導体装置の製造方法。
【００９５】
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記複数の部分膜は、それぞれシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【００９６】
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記第２の絶縁層は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【００９７】
１０…半導体基板
１２…素子領域
１４…素子分離領域
１６…ウェル
１８…チャネルドープ層
２０…ゲート絶縁膜
２２…ゲート電極
２４…低濃度拡散層
２６…サイドウォール絶縁膜
２８…高濃度拡散層
３０…ソース／ドレイン拡散層
３２…シリサイド膜
３４…トランジスタ
３５…チャネル領域
３６…シリコン窒化膜、部分膜
３６ａ…キュア処理後のシリコン窒化膜、キュア処理後の部分膜
３８…シリコン窒化膜、部分膜
３８ａ…キュア処理後のシリコン窒化膜、キュア処理後の部分膜
４０…シリコン窒化膜、部分膜
４０ａ…キュア処理後のシリコン窒化膜、キュア処理後の部分膜
４２…最上層のシリコン窒化膜、最上層の部分膜
４３…最上層のシリコン窒化膜、最上層の部分膜
４４、４４ａ…第１の絶縁層、エッチングストッパ膜、引っ張り応力膜
４６…第２の絶縁層、層間絶縁膜
４８…フォトレジスト膜
５０ａ〜５０ｃ…開口部
５２ａ〜５２ｃ…コンタクトホール
５４…バリアメタル膜
５６…導体プラグ
１４４…シリコン窒化膜
１４６…合わせ目
１４６ａ…裂け目
【特許請求の範囲】
【請求項１】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜に対してキュア処理を行わない
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記複数の部分膜のうちの前記最上層の部分膜の密度は、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜の密度より低い
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の前記部分膜を化学気相堆積法により形成し、前記複数の部分膜のうちの前記最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜を原子層堆積法により形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記キュア処理では、前記部分膜を加熱しながら、前記部分膜に対して紫外線又は電子線を照射する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁層は、前記トランジスタのチャネル領域に引っ張り応力を加える引っ張り応力膜である
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜に対してキュア処理を行わない
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記複数の部分膜のうちの前記最上層の部分膜の密度は、前記複数の部分膜のうちの前記最上層の部分膜以外の前記部分膜の密度より低い
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に複数の部分膜を積層することにより、前記複数の部分膜を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の絶縁層とエッチング特性が異なる第２の絶縁層を形成する工程と、
前記第１の絶縁層をエッチングストッパとして、前記第２の絶縁層をエッチングすることにより、前記第２の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内に露出する前記第１の絶縁層をエッチングする工程とを有し、
前記第１の絶縁層を形成する工程では、前記複数の部分膜のうちの最上層の部分膜以外の前記部分膜を化学気相堆積法により形成し、前記複数の部分膜のうちの前記最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、前記複数の部分膜のうちの前記最上層の部分膜を原子層堆積法により形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記キュア処理では、前記部分膜を加熱しながら、前記部分膜に対して紫外線又は電子線を照射する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁層は、前記トランジスタのチャネル領域に引っ張り応力を加える引っ張り応力膜である
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１４６９９（Ｐ２０１１−１４６９９Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２００９−１５７１４９（Ｐ２００９−１５７１４９）
【出願日】平成２１年７月１日（２００９．７．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２１年７月１日（２００９．７．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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