半導体装置の製造方法
【課題】トランジスタのチャネルにおけるキャリアの移動度を向上させつつ、工程数の増加、品質の劣化およびチップサイズの増大を防ぐことができる半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上に、ＰＭＯＳトランジスタ２のチャネルに対し圧縮応力を導入する圧縮窒化膜１３を形成する。次に、フッ素系ガスとＯ２ガスを混合した第１の混合ガスを用いて、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をエッチングする。次に、ＰＭＯＳ領域４では圧縮窒化膜１３上に、ＮＭＯＳ領域５ではＳｉ基板１上に、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する引張り窒化膜１５を形成する。フッ素系ガスとＯ２ガスを混合した第２の混合ガスを用いて、ＰＭＯＳ領域４に形成された引張り窒化膜１５を圧縮窒化膜１３に対して選択的にエッチングする。この際に、第２の混合ガスのＯ２分圧を第１のガスのＯ２分圧よりも低くする。
【解決手段】Ｓｉ基板１上に、ＰＭＯＳトランジスタ２のチャネルに対し圧縮応力を導入する圧縮窒化膜１３を形成する。次に、フッ素系ガスとＯ２ガスを混合した第１の混合ガスを用いて、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をエッチングする。次に、ＰＭＯＳ領域４では圧縮窒化膜１３上に、ＮＭＯＳ領域５ではＳｉ基板１上に、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する引張り窒化膜１５を形成する。フッ素系ガスとＯ２ガスを混合した第２の混合ガスを用いて、ＰＭＯＳ領域４に形成された引張り窒化膜１５を圧縮窒化膜１３に対して選択的にエッチングする。この際に、第２の混合ガスのＯ２分圧を第１のガスのＯ２分圧よりも低くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成し、ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成して、それぞれのＭＯＳトランジスタのチャネルにおけるキャリアの移動度を向上させた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ(Large Scale Integration)の高集積化および高性能化には、ＭＯＳトランジスタ(Metal Oxide Semiconductor field effect transistor)のチャネル長の微細化（スケーリング）が有効である。そして、チャネル長の微細化が進むと、それに加えてまたはそれに代えて、チャネルに応力を導入してキャリアの移動度を高めることが有効である。
【０００３】
チャネルに応力を導入する方法として、ＭＯＳトランジスタ上に窒化膜を形成する方法が一般に用いられている。チャネルに応力を導入する窒化膜としては、チャネルに圧縮応力を導入する圧縮窒化膜と、チャネルに対し引張り応力を導入する引張り窒化膜の二種類がある。そして、キャリアの移動度を高めるためには、ＰＭＯＳトランジスタ上には圧縮窒化膜を形成し、ＮＭＯＳトランジスタ上には引張り窒化膜を形成する必要がある。従って、例えばＬＳＩにおいてよく用いられるＣＭＯＳ(Complementary MOS)を製造する場合、同一基板上に圧縮窒化膜と引張り窒化膜を混在させる必要がある（例えば、特許文献１、２、３、７、８参照）。
【０００４】
【特許文献１】特開２００７−５６２６号公報
【特許文献２】特開２００６−１３３２２号公報
【特許文献３】特開２００７−５９４７３号公報
【特許文献４】特開２００１−１４８３７５号公報
【特許文献５】特開平１１−１８６２３６号公報
【特許文献６】特開２００２−３１９５７４号公報
【特許文献７】特開２００６−１７３４３２号公報
【特許文献８】特開２００４−５５６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成し、ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する半導体装置の製造方法として以下のプロセスが考えられる。
【０００６】
まず、図１３に示すように、同一のＳｉ基板１上に、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３を形成する。Ｓｉ基板１は、ＰＭＯＳトランジスタ２が形成されたＰＭＯＳ領域４とＮＭＯＳトランジスタ３が形成されたＮＭＯＳ領域５を有する。
【０００７】
次に、図１４に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に引張り窒化膜１５を形成する。引張り窒化膜１５は、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する。そして、引張り窒化膜１５上にストッパ酸化膜１７を形成する。
【０００８】
次に、図１５に示すように、フォトリソグラフィを用いてパターニングされたレジスト１６をＳｉ基板１上のＮＭＯＳ領域１２を覆うように形成する。
【０００９】
次に、図１６に示すように、レジスト１６をマスクとして、ＰＭＯＳ領域４に形成されたストッパ酸化膜１７をエッチングする。そして、図１７に示すように、レジスト１６をマスクとして、ＰＭＯＳ領域４に形成された引張り窒化膜１５をエッチングする。このエッチングを第１のエッチングと称する。その後、レジスト１６をアッシングにより除去する。
【００１０】
次に、図１８に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に圧縮窒化膜１３を形成する。即ち、ＰＭＯＳ領域４ではＳｉ基板１上に、ＮＭＯＳ領域５では引張り窒化膜１５及びストッパ酸化膜１７上に圧縮窒化膜１３を形成する。圧縮窒化膜１３は、ＰＭＯＳトランジスタ２のチャネルに対して圧縮応力を導入する。
【００１１】
次に、図１９に示すように、フォトリソグラフィを用いてパターニングされたレジスト１４をＳｉ基板１上のＰＭＯＳ領域４を覆うように形成する。
【００１２】
次に、図２０に示すように、レジスト１４をマスクとして、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をドライエッチングする。このエッチングを第２のエッチングと称する。第２のエッチングでは、ストッパ酸化膜１７をストッパ膜として用いるため、引張り窒化膜１５はエッチングされない。その後、レジスト１４をアッシングにより除去する。なお、圧縮窒化膜１３と引張り窒化膜１５の形成順を入れ替えても、ストッパ酸化膜１７を用いた同様のプロセスとなる。
【００１３】
しかし、上記の製造方法では、第２のエッチングにおいて圧縮窒化膜１３を引張り窒化膜１５に対して十分高い選択比でエッチングすることができなかった（窒化膜などのエッチングについては、特許文献４、５、６参照）。そのため、両者の間にストッパ酸化膜１７を形成せざるを得なかった。このことにより以下の３つの問題があった。
【００１４】
第１に、ストッパ酸化膜１７を形成することで工程数が増加する。
第２に、第１のエッチングを異方性エッチングで行うと、図２１に示すように、ゲート電極の側壁などにストッパ酸化膜１７の残渣が生じやすい。これは、ゲート電極の側壁ではストッパ酸化膜１７がＳｉ基板１の主面に対して垂直方向に厚く形成されているために生じる。この残渣によりＮＭＯＳトランジスタ３上の引張り窒化膜１５を十分にエッチングすることができず、品質の劣化を招く。
第３に、第１のエッチングを等方性エッチングで行うと、図２２に示すように、レジスト１６の下のストッパ酸化膜１７までエッチングされてしまう。このため、ＰＭＯＳ領域４とＮＭＯＳ領域５の境界に十分な余裕１８を持たせる必要があり、チップサイズの増大につながる。
【００１５】
なお、上述した問題は圧縮窒化膜と引張り窒化膜の形成順を入れ替えても同様に起こり得る。
【００１６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、トランジスタのチャネルにおけるキャリアの移動度を向上させつつ、工程数の増加、品質の劣化およびチップサイズの増大を防ぐことができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一実施例では、フッ素系ガスとＯ２ガスを混合し、Ｏ２分圧を１０％以下にした混合ガスを用いて、引張り窒化膜を圧縮窒化膜に対して選択的にエッチングする。
【発明の効果】
【００１８】
この実施例によれば、圧縮窒化膜と引張り窒化膜の選択比を高めることができるため、ストッパ酸化膜の形成が不要である。これにより、トランジスタのチャネルにおけるキャリアの移動度を向上させつつ、工程数の増加、品質の劣化およびチップサイズの増大を防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら本実施の形態における半導体装置の製造方法について説明する。
まず、図１に示すように、同一のＳｉ基板１上に、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３を形成する。Ｓｉ基板１は、ＰＭＯＳトランジスタ２が形成されたＰＭＯＳ領域４とＮＭＯＳトランジスタ３が形成されたＮＭＯＳ領域５を有する。ＰＭＯＳ領域４とＮＭＯＳ領域５を分離酸化膜６で電気的に分離する。
【００２０】
ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３として、それぞれＳｉ基板１上にゲート絶縁膜（不図示）を形成し、このゲート絶縁膜上にゲート電極７を形成し、ゲート電極７の両側にソースドレイン８を形成する。ゲート電極７は典型的には多結晶シリコンで構成するが、これに限らずメタルゲートなどでもよい。ソースドレイン８はトランジスタのソース又はドレインのどちらかであるが、ここではソースとドレインを区別せずにソースドレイン８と呼ぶ。
【００２１】
ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３のＳｉ基板１における電界集中を緩和するために、ソースドレイン８と接するようにＬＤＤ(lightly doped drain)９を形成する。さらに、ゲート電極７上とソースドレイン８の表面にシリサイド１０を形成する。
【００２２】
ゲート電極７の側壁とゲート電極７上のシリサイド１０の側壁に、酸化膜１１を形成する。さらに、酸化膜１１の側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は例えば窒化膜である。酸化膜１１およびサイドウォールスペーサ１２は、Ｓｉ基板１へのイオン注入の際に所望のイオンプロファイルを得るためのマスクとなり、またゲート電極７を保護する。
【００２３】
次に、図２に示すように、ＣＨ４やＣＨ２Ｆ２ガスなどを用いて、サイドウォールスペーサ１２を除去する。このようにサイドウォールスペーサ１２を除去する理由は、後述する窒化膜によりトランジスタのチャネルに効率的に応力を与えるためである。
【００２４】
次に、図３に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に圧縮窒化膜１３を形成する。圧縮窒化膜１３として例えばプラズマＳｉＮ膜を形成する。圧縮窒化膜１３は、ＰＭＯＳトランジスタ２のチャネルに対して圧縮応力を導入する。なお、図示のように圧縮窒化膜１３はシリサイド１０や酸化膜１１と接する。
【００２５】
次に、図４に示すように、フォトリソグラフィを用いてパターニングされたレジスト１４をＳｉ基板１上のＰＭＯＳ領域４を覆うように形成する。
【００２６】
次に、図５に示すように、レジスト１４をマスクとして、ＣＨ２Ｆ２ガス（フッ素系ガス）とＯ２ガスを混合した第１の混合ガスを用いて、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をドライエッチングする。ここで、第１の混合ガスのＯ２分圧が８０％になるようにガス流量を調整する。その後、レジスト１４をアッシングにより除去する。ただし、ＮＭＯＳ領域５において表面に露出したシリサイド１０を酸化させＮＭＯＳトランジスタ３のシート抵抗値を上昇させてしまうおそれがあるため、Ｈ２／Ｎ２系ガスによるアッシングを行う。
【００２７】
次に、図６に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に引張り窒化膜１５を形成する。即ち、ＰＭＯＳ領域４では圧縮窒化膜１３上に、ＮＭＯＳ領域５ではＳｉ基板１上に引張り窒化膜１５を形成する。引張り窒化膜１５は、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する。
【００２８】
次に、図７に示すように、フォトリソグラフィを用いてパターニングされたレジスト１６をＳｉ基板１上のＮＭＯＳ領域５およびＰＭＯＳ領域４のＮＭＯＳ領域５に近接する領域を覆うように形成する。
【００２９】
次に、図８に示すように、レジスト１６をマスクとして、ＣＦ４ガス（フッ素系ガス）とＯ２ガスを混合した第２の混合ガスを用いて、ＰＭＯＳ領域４に形成された引張り窒化膜１５を圧縮窒化膜１３に対して選択的にエッチングする。ここで、第２の混合ガスのＯ２分圧が１０％以下になるようにガス流量を調整する。即ち、第２の混合ガスのＯ２分圧を第１のガスのＯ２分圧よりも低くする。
【００３０】
なお、ＣＦ４ガスとＯ２ガスを混合した第２の混合ガスによるエッチングは等方性エッチングである。従って、レジスト１６は、このエッチングによりＰＭＯＳ領域４からＮＭＯＳ領域５に向かう方向に目減り（後退）する。そこで、ＮＭＯＳ領域５の引張り窒化膜１５がエッチングされるのを防ぐため、レジスト１６の目減り分を考慮して、図７に示すようにレジスト１６をＰＭＯＳ領域４の一部にも形成している。
【００３１】
次に、図９に示すように、レジスト１６をアッシングにより除去する。以上の工程により、ＰＭＯＳ領域４には、ＰＭＯＳトランジスタ２のチャネルに対し圧縮応力を導入する圧縮窒化膜１３が形成され、ＮＭＯＳ領域５には、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する引張り窒化膜１５が形成される。これにより、ＰＭＯＳトランジスタ２のチャネルにおけるホールの移動度が向上し、ＮＭＯＳトランジスタのチャネルにおける電子の移動度も向上する。
【００３２】
図１０は、混合ガスのＯ２分圧に対する選択比を示す実験データである。混合ガスは、ＣＦ４ガスとＯ２ガスを混合したガスである。選択比とは、引張り窒化膜のエッチングレートを圧縮窒化膜のエッチングレートで除した値である。この実験データから、Ｏ２分圧が下がるほど選択比が上昇することが分かる。
【００３３】
これに対し、本実施の形態では、第２の混合ガスのＯ２分圧を第１のガスのＯ２分圧よりも低くして、第２の混合ガスのＯ２分圧を１０％以下にする。従って、上記の実験結果から、圧縮窒化膜１３と引張り窒化膜１５の選択比を３以上にすることができる。
【００３４】
よって、比較例のようなストッパ酸化膜の形成が不要であるため、ストッパ酸化膜の形成による工程数の増加および品質の劣化を防ぐことができる。また、本実施の形態でも等方性エッチングに一般的に見られるレジストの後退は起こるが、比較例のようなストッパ膜の後退と比較して軽微であるため、チップサイズの増大を防ぐことができる。
【００３５】
図１１は、圧力、混合ガスのＯ２分圧および電力に対する選択比を示す実験データである。混合ガスと選択比は図１０と同じ意味であり、圧力とはチャンバ内の圧力であり、電力とはプラズマを生成する電力（Ｗ）である。なお、ＣＦ４ガスとＯ２ガスを混合した混合ガスの流量を５００ｓｃｃｍ、チャンバ内の温度を３５℃とした。この実験データから、混合ガスのＯ２分圧が、選択比に対して最も強い相関があることが分かる。従って、圧縮窒化膜１３と引張り窒化膜１５の選択比を所望の値にするためには、混合ガスのＯ２分圧を調整することが有効である。
【００３６】
図１２は、Ｏ２流量、Ｎ２添加量、ＣＨ２Ｆ２添加量、電力に対する選択比を示す実験データである。電力は図１１と同じ意味であり、選択比とは、窒化膜のエッチングレートをアモルファスシリコン又はＵＳＧ酸化膜のエッチングレートで除した値である。なお、ＣＦ４／Ｏ２／Ｎ２／ＣＨ２Ｆ２をＣＦ４／Ｏ２の流量を５００ｓｃｃｍに固定し、チャンバ内の圧力を６７Ｐａ、温度を３５℃とした。この実験データから、アモルファスシリコンとＵＳＧ酸化膜の双方に対して選択比を上げるには、ＣＨ２Ｆ２の流量を増加させるのが有効であることが分かる。
【００３７】
これに対し、本実施の形態では、第１の混合ガスとしてＣＨ２Ｆ２ガスとＯ２ガスを混合した混合ガスを用いている。これにより、ＣＦ４ガスとＯ２ガスを混合した混合ガスを用いた場合に比べて過剰なフッ素ラジカルを低減できる。また、第１の混合ガスの水素とエッチングするべき圧縮窒化膜１３の窒素とがＮＨ３を形成するエッチングモードも起こる。これにより、シリサイドなどの下地に対する圧縮窒化膜１３の選択比を上げることができる。よって、ＮＭＯＳ領域５の圧縮窒化膜１３をエッチングする際に、シリサイドや酸化膜へのダメージを抑制することができるため、トランジスタ特性への悪影響を防ぐことができる。
【００３８】
なお、ＣＨ２Ｆ２ガスに限らず、ＣＨＦ３など、炭素と水素とフッ素を構成元素とする化合物のガスを含有する混合ガスを用いてもよい。
【００３９】
また、本実施の形態では、第２の混合ガスとしてＣＦ４ガスを含有する混合ガスを用いたが、これに限定されずＣｘＦｙ（ｘ、ｙは任意）で表されるフッ素系ガスを含有する混合ガスを用いてもよい。
【００４０】
また、本実施の形態では、第２の混合ガスとしてＯ２分圧が１０％以下であるガスを用いることで、選択比（引張り窒化膜のエッチングレートを圧縮窒化膜のエッチングレートで除した値）を３以上にしている。しかし、これに限らず、選択比が３以上になるように、第２の混合ガスのＯ２分圧を調整すればよい。
【００４１】
なお、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３は上記の構成に限定されず、例えばサイドウォールスペーサがない電界効果型トランジスタであってもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】混合ガスのＯ２分圧に対する選択比を示す実験データである。
【図１１】圧力、混合ガスのＯ２分圧および電力に対する選択比を示す実験データである。
【図１２】Ｏ２流量、Ｎ２添加量、ＣＨ２Ｆ２添加量、電力に対する選択比を示す実験データである。
【図１３】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１４】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１５】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１６】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１７】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１８】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１９】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図２０】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図２１】比較例の問題点を説明するための断面図である。
【図２２】比較例の問題点を説明するための断面図である。
【符号の説明】
【００４３】
１ Ｓｉ基板
２ ＰＭＯＳトランジスタ
３ ＮＭＯＳトランジスタ
４ ＰＭＯＳ領域
５ ＮＭＯＳ領域
１３ 圧縮窒化膜
１５ 引張り窒化膜
【技術分野】
【０００１】
本発明は、ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成し、ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成して、それぞれのＭＯＳトランジスタのチャネルにおけるキャリアの移動度を向上させた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ(Large Scale Integration)の高集積化および高性能化には、ＭＯＳトランジスタ(Metal Oxide Semiconductor field effect transistor)のチャネル長の微細化（スケーリング）が有効である。そして、チャネル長の微細化が進むと、それに加えてまたはそれに代えて、チャネルに応力を導入してキャリアの移動度を高めることが有効である。
【０００３】
チャネルに応力を導入する方法として、ＭＯＳトランジスタ上に窒化膜を形成する方法が一般に用いられている。チャネルに応力を導入する窒化膜としては、チャネルに圧縮応力を導入する圧縮窒化膜と、チャネルに対し引張り応力を導入する引張り窒化膜の二種類がある。そして、キャリアの移動度を高めるためには、ＰＭＯＳトランジスタ上には圧縮窒化膜を形成し、ＮＭＯＳトランジスタ上には引張り窒化膜を形成する必要がある。従って、例えばＬＳＩにおいてよく用いられるＣＭＯＳ(Complementary MOS)を製造する場合、同一基板上に圧縮窒化膜と引張り窒化膜を混在させる必要がある（例えば、特許文献１、２、３、７、８参照）。
【０００４】
【特許文献１】特開２００７−５６２６号公報
【特許文献２】特開２００６−１３３２２号公報
【特許文献３】特開２００７−５９４７３号公報
【特許文献４】特開２００１−１４８３７５号公報
【特許文献５】特開平１１−１８６２３６号公報
【特許文献６】特開２００２−３１９５７４号公報
【特許文献７】特開２００６−１７３４３２号公報
【特許文献８】特開２００４−５５６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成し、ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する半導体装置の製造方法として以下のプロセスが考えられる。
【０００６】
まず、図１３に示すように、同一のＳｉ基板１上に、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３を形成する。Ｓｉ基板１は、ＰＭＯＳトランジスタ２が形成されたＰＭＯＳ領域４とＮＭＯＳトランジスタ３が形成されたＮＭＯＳ領域５を有する。
【０００７】
次に、図１４に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に引張り窒化膜１５を形成する。引張り窒化膜１５は、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する。そして、引張り窒化膜１５上にストッパ酸化膜１７を形成する。
【０００８】
次に、図１５に示すように、フォトリソグラフィを用いてパターニングされたレジスト１６をＳｉ基板１上のＮＭＯＳ領域１２を覆うように形成する。
【０００９】
次に、図１６に示すように、レジスト１６をマスクとして、ＰＭＯＳ領域４に形成されたストッパ酸化膜１７をエッチングする。そして、図１７に示すように、レジスト１６をマスクとして、ＰＭＯＳ領域４に形成された引張り窒化膜１５をエッチングする。このエッチングを第１のエッチングと称する。その後、レジスト１６をアッシングにより除去する。
【００１０】
次に、図１８に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に圧縮窒化膜１３を形成する。即ち、ＰＭＯＳ領域４ではＳｉ基板１上に、ＮＭＯＳ領域５では引張り窒化膜１５及びストッパ酸化膜１７上に圧縮窒化膜１３を形成する。圧縮窒化膜１３は、ＰＭＯＳトランジスタ２のチャネルに対して圧縮応力を導入する。
【００１１】
次に、図１９に示すように、フォトリソグラフィを用いてパターニングされたレジスト１４をＳｉ基板１上のＰＭＯＳ領域４を覆うように形成する。
【００１２】
次に、図２０に示すように、レジスト１４をマスクとして、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をドライエッチングする。このエッチングを第２のエッチングと称する。第２のエッチングでは、ストッパ酸化膜１７をストッパ膜として用いるため、引張り窒化膜１５はエッチングされない。その後、レジスト１４をアッシングにより除去する。なお、圧縮窒化膜１３と引張り窒化膜１５の形成順を入れ替えても、ストッパ酸化膜１７を用いた同様のプロセスとなる。
【００１３】
しかし、上記の製造方法では、第２のエッチングにおいて圧縮窒化膜１３を引張り窒化膜１５に対して十分高い選択比でエッチングすることができなかった（窒化膜などのエッチングについては、特許文献４、５、６参照）。そのため、両者の間にストッパ酸化膜１７を形成せざるを得なかった。このことにより以下の３つの問題があった。
【００１４】
第１に、ストッパ酸化膜１７を形成することで工程数が増加する。
第２に、第１のエッチングを異方性エッチングで行うと、図２１に示すように、ゲート電極の側壁などにストッパ酸化膜１７の残渣が生じやすい。これは、ゲート電極の側壁ではストッパ酸化膜１７がＳｉ基板１の主面に対して垂直方向に厚く形成されているために生じる。この残渣によりＮＭＯＳトランジスタ３上の引張り窒化膜１５を十分にエッチングすることができず、品質の劣化を招く。
第３に、第１のエッチングを等方性エッチングで行うと、図２２に示すように、レジスト１６の下のストッパ酸化膜１７までエッチングされてしまう。このため、ＰＭＯＳ領域４とＮＭＯＳ領域５の境界に十分な余裕１８を持たせる必要があり、チップサイズの増大につながる。
【００１５】
なお、上述した問題は圧縮窒化膜と引張り窒化膜の形成順を入れ替えても同様に起こり得る。
【００１６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、トランジスタのチャネルにおけるキャリアの移動度を向上させつつ、工程数の増加、品質の劣化およびチップサイズの増大を防ぐことができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一実施例では、フッ素系ガスとＯ２ガスを混合し、Ｏ２分圧を１０％以下にした混合ガスを用いて、引張り窒化膜を圧縮窒化膜に対して選択的にエッチングする。
【発明の効果】
【００１８】
この実施例によれば、圧縮窒化膜と引張り窒化膜の選択比を高めることができるため、ストッパ酸化膜の形成が不要である。これにより、トランジスタのチャネルにおけるキャリアの移動度を向上させつつ、工程数の増加、品質の劣化およびチップサイズの増大を防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら本実施の形態における半導体装置の製造方法について説明する。
まず、図１に示すように、同一のＳｉ基板１上に、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３を形成する。Ｓｉ基板１は、ＰＭＯＳトランジスタ２が形成されたＰＭＯＳ領域４とＮＭＯＳトランジスタ３が形成されたＮＭＯＳ領域５を有する。ＰＭＯＳ領域４とＮＭＯＳ領域５を分離酸化膜６で電気的に分離する。
【００２０】
ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３として、それぞれＳｉ基板１上にゲート絶縁膜（不図示）を形成し、このゲート絶縁膜上にゲート電極７を形成し、ゲート電極７の両側にソースドレイン８を形成する。ゲート電極７は典型的には多結晶シリコンで構成するが、これに限らずメタルゲートなどでもよい。ソースドレイン８はトランジスタのソース又はドレインのどちらかであるが、ここではソースとドレインを区別せずにソースドレイン８と呼ぶ。
【００２１】
ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３のＳｉ基板１における電界集中を緩和するために、ソースドレイン８と接するようにＬＤＤ(lightly doped drain)９を形成する。さらに、ゲート電極７上とソースドレイン８の表面にシリサイド１０を形成する。
【００２２】
ゲート電極７の側壁とゲート電極７上のシリサイド１０の側壁に、酸化膜１１を形成する。さらに、酸化膜１１の側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は例えば窒化膜である。酸化膜１１およびサイドウォールスペーサ１２は、Ｓｉ基板１へのイオン注入の際に所望のイオンプロファイルを得るためのマスクとなり、またゲート電極７を保護する。
【００２３】
次に、図２に示すように、ＣＨ４やＣＨ２Ｆ２ガスなどを用いて、サイドウォールスペーサ１２を除去する。このようにサイドウォールスペーサ１２を除去する理由は、後述する窒化膜によりトランジスタのチャネルに効率的に応力を与えるためである。
【００２４】
次に、図３に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に圧縮窒化膜１３を形成する。圧縮窒化膜１３として例えばプラズマＳｉＮ膜を形成する。圧縮窒化膜１３は、ＰＭＯＳトランジスタ２のチャネルに対して圧縮応力を導入する。なお、図示のように圧縮窒化膜１３はシリサイド１０や酸化膜１１と接する。
【００２５】
次に、図４に示すように、フォトリソグラフィを用いてパターニングされたレジスト１４をＳｉ基板１上のＰＭＯＳ領域４を覆うように形成する。
【００２６】
次に、図５に示すように、レジスト１４をマスクとして、ＣＨ２Ｆ２ガス（フッ素系ガス）とＯ２ガスを混合した第１の混合ガスを用いて、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をドライエッチングする。ここで、第１の混合ガスのＯ２分圧が８０％になるようにガス流量を調整する。その後、レジスト１４をアッシングにより除去する。ただし、ＮＭＯＳ領域５において表面に露出したシリサイド１０を酸化させＮＭＯＳトランジスタ３のシート抵抗値を上昇させてしまうおそれがあるため、Ｈ２／Ｎ２系ガスによるアッシングを行う。
【００２７】
次に、図６に示すように、Ｓｉ基板１上のＰＭＯＳ領域４とＮＭＯＳ領域５を含む全面に引張り窒化膜１５を形成する。即ち、ＰＭＯＳ領域４では圧縮窒化膜１３上に、ＮＭＯＳ領域５ではＳｉ基板１上に引張り窒化膜１５を形成する。引張り窒化膜１５は、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する。
【００２８】
次に、図７に示すように、フォトリソグラフィを用いてパターニングされたレジスト１６をＳｉ基板１上のＮＭＯＳ領域５およびＰＭＯＳ領域４のＮＭＯＳ領域５に近接する領域を覆うように形成する。
【００２９】
次に、図８に示すように、レジスト１６をマスクとして、ＣＦ４ガス（フッ素系ガス）とＯ２ガスを混合した第２の混合ガスを用いて、ＰＭＯＳ領域４に形成された引張り窒化膜１５を圧縮窒化膜１３に対して選択的にエッチングする。ここで、第２の混合ガスのＯ２分圧が１０％以下になるようにガス流量を調整する。即ち、第２の混合ガスのＯ２分圧を第１のガスのＯ２分圧よりも低くする。
【００３０】
なお、ＣＦ４ガスとＯ２ガスを混合した第２の混合ガスによるエッチングは等方性エッチングである。従って、レジスト１６は、このエッチングによりＰＭＯＳ領域４からＮＭＯＳ領域５に向かう方向に目減り（後退）する。そこで、ＮＭＯＳ領域５の引張り窒化膜１５がエッチングされるのを防ぐため、レジスト１６の目減り分を考慮して、図７に示すようにレジスト１６をＰＭＯＳ領域４の一部にも形成している。
【００３１】
次に、図９に示すように、レジスト１６をアッシングにより除去する。以上の工程により、ＰＭＯＳ領域４には、ＰＭＯＳトランジスタ２のチャネルに対し圧縮応力を導入する圧縮窒化膜１３が形成され、ＮＭＯＳ領域５には、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する引張り窒化膜１５が形成される。これにより、ＰＭＯＳトランジスタ２のチャネルにおけるホールの移動度が向上し、ＮＭＯＳトランジスタのチャネルにおける電子の移動度も向上する。
【００３２】
図１０は、混合ガスのＯ２分圧に対する選択比を示す実験データである。混合ガスは、ＣＦ４ガスとＯ２ガスを混合したガスである。選択比とは、引張り窒化膜のエッチングレートを圧縮窒化膜のエッチングレートで除した値である。この実験データから、Ｏ２分圧が下がるほど選択比が上昇することが分かる。
【００３３】
これに対し、本実施の形態では、第２の混合ガスのＯ２分圧を第１のガスのＯ２分圧よりも低くして、第２の混合ガスのＯ２分圧を１０％以下にする。従って、上記の実験結果から、圧縮窒化膜１３と引張り窒化膜１５の選択比を３以上にすることができる。
【００３４】
よって、比較例のようなストッパ酸化膜の形成が不要であるため、ストッパ酸化膜の形成による工程数の増加および品質の劣化を防ぐことができる。また、本実施の形態でも等方性エッチングに一般的に見られるレジストの後退は起こるが、比較例のようなストッパ膜の後退と比較して軽微であるため、チップサイズの増大を防ぐことができる。
【００３５】
図１１は、圧力、混合ガスのＯ２分圧および電力に対する選択比を示す実験データである。混合ガスと選択比は図１０と同じ意味であり、圧力とはチャンバ内の圧力であり、電力とはプラズマを生成する電力（Ｗ）である。なお、ＣＦ４ガスとＯ２ガスを混合した混合ガスの流量を５００ｓｃｃｍ、チャンバ内の温度を３５℃とした。この実験データから、混合ガスのＯ２分圧が、選択比に対して最も強い相関があることが分かる。従って、圧縮窒化膜１３と引張り窒化膜１５の選択比を所望の値にするためには、混合ガスのＯ２分圧を調整することが有効である。
【００３６】
図１２は、Ｏ２流量、Ｎ２添加量、ＣＨ２Ｆ２添加量、電力に対する選択比を示す実験データである。電力は図１１と同じ意味であり、選択比とは、窒化膜のエッチングレートをアモルファスシリコン又はＵＳＧ酸化膜のエッチングレートで除した値である。なお、ＣＦ４／Ｏ２／Ｎ２／ＣＨ２Ｆ２をＣＦ４／Ｏ２の流量を５００ｓｃｃｍに固定し、チャンバ内の圧力を６７Ｐａ、温度を３５℃とした。この実験データから、アモルファスシリコンとＵＳＧ酸化膜の双方に対して選択比を上げるには、ＣＨ２Ｆ２の流量を増加させるのが有効であることが分かる。
【００３７】
これに対し、本実施の形態では、第１の混合ガスとしてＣＨ２Ｆ２ガスとＯ２ガスを混合した混合ガスを用いている。これにより、ＣＦ４ガスとＯ２ガスを混合した混合ガスを用いた場合に比べて過剰なフッ素ラジカルを低減できる。また、第１の混合ガスの水素とエッチングするべき圧縮窒化膜１３の窒素とがＮＨ３を形成するエッチングモードも起こる。これにより、シリサイドなどの下地に対する圧縮窒化膜１３の選択比を上げることができる。よって、ＮＭＯＳ領域５の圧縮窒化膜１３をエッチングする際に、シリサイドや酸化膜へのダメージを抑制することができるため、トランジスタ特性への悪影響を防ぐことができる。
【００３８】
なお、ＣＨ２Ｆ２ガスに限らず、ＣＨＦ３など、炭素と水素とフッ素を構成元素とする化合物のガスを含有する混合ガスを用いてもよい。
【００３９】
また、本実施の形態では、第２の混合ガスとしてＣＦ４ガスを含有する混合ガスを用いたが、これに限定されずＣｘＦｙ（ｘ、ｙは任意）で表されるフッ素系ガスを含有する混合ガスを用いてもよい。
【００４０】
また、本実施の形態では、第２の混合ガスとしてＯ２分圧が１０％以下であるガスを用いることで、選択比（引張り窒化膜のエッチングレートを圧縮窒化膜のエッチングレートで除した値）を３以上にしている。しかし、これに限らず、選択比が３以上になるように、第２の混合ガスのＯ２分圧を調整すればよい。
【００４１】
なお、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３は上記の構成に限定されず、例えばサイドウォールスペーサがない電界効果型トランジスタであってもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】混合ガスのＯ２分圧に対する選択比を示す実験データである。
【図１１】圧力、混合ガスのＯ２分圧および電力に対する選択比を示す実験データである。
【図１２】Ｏ２流量、Ｎ２添加量、ＣＨ２Ｆ２添加量、電力に対する選択比を示す実験データである。
【図１３】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１４】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１５】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１６】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１７】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１８】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１９】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図２０】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図２１】比較例の問題点を説明するための断面図である。
【図２２】比較例の問題点を説明するための断面図である。
【符号の説明】
【００４３】
１ Ｓｉ基板
２ ＰＭＯＳトランジスタ
３ ＮＭＯＳトランジスタ
４ ＰＭＯＳ領域
５ ＮＭＯＳ領域
１３ 圧縮窒化膜
１５ 引張り窒化膜
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタが形成されたＰＭＯＳ領域とＮＭＯＳトランジスタが形成されたＮＭＯＳ領域を有するＳｉ基板上に、前記ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した第１の混合ガスを用いて、前記ＮＭＯＳ領域に形成された前記圧縮窒化膜をエッチングする工程と、
前記圧縮窒化膜をエッチングした後に、前記ＰＭＯＳ領域では前記圧縮窒化膜上に、前記ＮＭＯＳ領域では前記Ｓｉ基板上に、前記ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した第２の混合ガスを用いて、前記ＰＭＯＳ領域に形成された前記引張り窒化膜を前記圧縮窒化膜に対して選択的にエッチングする工程とを備え、
前記第２の混合ガスのＯ２分圧を前記第１のガスのＯ２分圧よりも低くすることを特徴とする半導体装置の製造方法。
【請求項２】
ＰＭＯＳトランジスタが形成されたＰＭＯＳ領域とＮＭＯＳトランジスタが形成されたＮＭＯＳ領域を有するＳｉ基板上に、前記ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成する工程と、
前記ＮＭＯＳ領域に形成された前記圧縮窒化膜をエッチングする工程と、
前記圧縮窒化膜をエッチングした後に、前記ＰＭＯＳ領域では前記圧縮窒化膜上に、前記ＮＭＯＳ領域では前記Ｓｉ基板上に、前記ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した混合ガスを用いて、前記ＰＭＯＳ領域に形成された前記引張り窒化膜を前記圧縮窒化膜に対して選択的にエッチングする工程とを備え、
前記混合ガスのＯ２分圧を１０％以下にすることを特徴とする半導体装置の製造方法。
【請求項３】
ＰＭＯＳトランジスタが形成されたＰＭＯＳ領域とＮＭＯＳトランジスタが形成されたＮＭＯＳ領域を有するＳｉ基板上に、前記ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成する工程と、
前記ＮＭＯＳ領域に形成された前記圧縮窒化膜をエッチングする工程と、
前記圧縮窒化膜をエッチングした後に、前記ＰＭＯＳ領域では前記圧縮窒化膜上に、前記ＮＭＯＳ領域では前記Ｓｉ基板上に、前記ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した混合ガスを用いて、前記ＰＭＯＳ領域に形成された前記引張り窒化膜を前記圧縮窒化膜に対して選択的にエッチングする工程とを備え、
前記引張り窒化膜のエッチングレートを前記圧縮窒化膜のエッチングレートで除した値が３以上になるように、前記混合ガスのＯ２分圧を調整することを特徴とする半導体装置の製造方法。
【請求項４】
前記フッ素系ガスとしてＣＦ４ガスを用いることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の混合ガスの前記フッ素系ガスとして、炭素と水素とフッ素を構成元素とする化合物のガスを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
ＭＯＳトランジスタが形成されたＳｉ基板上に窒化膜を形成する工程と、
炭素と水素とフッ素を構成元素とする化合物のガスとＯ２ガスを混合した混合ガスを用いて、前記窒化膜の一部をエッチングする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記炭素と水素とフッ素を構成元素とする化合物のガスとして、ＣＨ２Ｆ２又はＣＨＦ３を用いることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項１】
ＰＭＯＳトランジスタが形成されたＰＭＯＳ領域とＮＭＯＳトランジスタが形成されたＮＭＯＳ領域を有するＳｉ基板上に、前記ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した第１の混合ガスを用いて、前記ＮＭＯＳ領域に形成された前記圧縮窒化膜をエッチングする工程と、
前記圧縮窒化膜をエッチングした後に、前記ＰＭＯＳ領域では前記圧縮窒化膜上に、前記ＮＭＯＳ領域では前記Ｓｉ基板上に、前記ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した第２の混合ガスを用いて、前記ＰＭＯＳ領域に形成された前記引張り窒化膜を前記圧縮窒化膜に対して選択的にエッチングする工程とを備え、
前記第２の混合ガスのＯ２分圧を前記第１のガスのＯ２分圧よりも低くすることを特徴とする半導体装置の製造方法。
【請求項２】
ＰＭＯＳトランジスタが形成されたＰＭＯＳ領域とＮＭＯＳトランジスタが形成されたＮＭＯＳ領域を有するＳｉ基板上に、前記ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成する工程と、
前記ＮＭＯＳ領域に形成された前記圧縮窒化膜をエッチングする工程と、
前記圧縮窒化膜をエッチングした後に、前記ＰＭＯＳ領域では前記圧縮窒化膜上に、前記ＮＭＯＳ領域では前記Ｓｉ基板上に、前記ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した混合ガスを用いて、前記ＰＭＯＳ領域に形成された前記引張り窒化膜を前記圧縮窒化膜に対して選択的にエッチングする工程とを備え、
前記混合ガスのＯ２分圧を１０％以下にすることを特徴とする半導体装置の製造方法。
【請求項３】
ＰＭＯＳトランジスタが形成されたＰＭＯＳ領域とＮＭＯＳトランジスタが形成されたＮＭＯＳ領域を有するＳｉ基板上に、前記ＰＭＯＳトランジスタのチャネルに対し圧縮応力を導入する圧縮窒化膜を形成する工程と、
前記ＮＭＯＳ領域に形成された前記圧縮窒化膜をエッチングする工程と、
前記圧縮窒化膜をエッチングした後に、前記ＰＭＯＳ領域では前記圧縮窒化膜上に、前記ＮＭＯＳ領域では前記Ｓｉ基板上に、前記ＮＭＯＳトランジスタのチャネルに対し引張り応力を導入する引張り窒化膜を形成する工程と、
フッ素系ガスとＯ２ガスを混合した混合ガスを用いて、前記ＰＭＯＳ領域に形成された前記引張り窒化膜を前記圧縮窒化膜に対して選択的にエッチングする工程とを備え、
前記引張り窒化膜のエッチングレートを前記圧縮窒化膜のエッチングレートで除した値が３以上になるように、前記混合ガスのＯ２分圧を調整することを特徴とする半導体装置の製造方法。
【請求項４】
前記フッ素系ガスとしてＣＦ４ガスを用いることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の混合ガスの前記フッ素系ガスとして、炭素と水素とフッ素を構成元素とする化合物のガスを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
ＭＯＳトランジスタが形成されたＳｉ基板上に窒化膜を形成する工程と、
炭素と水素とフッ素を構成元素とする化合物のガスとＯ２ガスを混合した混合ガスを用いて、前記窒化膜の一部をエッチングする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記炭素と水素とフッ素を構成元素とする化合物のガスとして、ＣＨ２Ｆ２又はＣＨＦ３を用いることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００９−２７８０４４（Ｐ２００９−２７８０４４Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１３０６１４（Ｐ２００８−１３０６１４）
【出願日】平成２０年５月１９日（２００８．５．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１９日（２００８．５．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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