【課題】シリコンウェハ等のベース基板上方に窒化物半導体からなる半導体結晶層を形成する場合に、当該半導体結晶層の転位密度を低減する。
【解決手段】ベース基板をエピタキシャル結晶成長装置の成長室に設置した後、ベース基板の上に、接着層、バッファ層および活性層をエピタキシャル成長法により順次形成する層形成工程を有し、接着層形成工程が、第１結晶層を形成する工程と第２結晶層を形成する工程と、を有し、第１結晶層の形成後であって第２結晶層の形成前の第１の段階、および、第２結晶層の形成後であってバッファ層の形成前の第２の段階、からなる群から選択された少なくとも１つの段階において、３族原料ガスの供給を停止するとともに成長室の内部を、アンモニアを含むガスの雰囲気に一定時間だけ維持する雰囲気維持工程を有する半導体基板の製造方法を提供する。 （もっと読む）

【課題】シリコンウェハ等のベース基板上方に窒化物半導体からなる半導体結晶層を形成する場合に、当該半導体結晶層の転位密度を低減する。
【解決手段】ベース基板、接着層、バッファ層および活性層を有し、前記ベース基板、前記接着層、前記バッファ層および前記活性層がこの順に位置し、前記ベース基板の前記接着層と接する領域にＳｉが存在し、前記接着層、前記バッファ層および前記活性層が、窒化物半導体からなる半導体基板であって、前記バッファ層が、第１結晶層と第２結晶層が交互に複数積層された積層構造体であり、前記第１結晶層が、Ａｌ_ｍＧａ_１−ｍＮ、（但し０≦ｍ≦１）で表される結晶からなり、前記第２結晶層が、Ａｌ_ｎＧａ_１−ｎＮ、（但し０≦ｎ≦１、ｍ＞ｎ）で表される結晶からなり、前記第１結晶層の格子緩和度が、前記第２結晶層の格子緩和度より大きい半導体基板を提供する。 （もっと読む）

【課題】シリコンウェハ等のベース基板上方に窒化物半導体からなる半導体結晶層を形成する場合に、当該半導体結晶層の転位密度を低減する。
【解決手段】ベース基板、接着層、バッファ層および活性層がこの順に位置し、前記ベース基板の前記接着層と接する領域にＳｉが存在し、前記接着層、前記バッファ層および前記活性層が、窒化物半導体からなる半導体基板の製造方法であって、前記ベース基板をエピタキシャル結晶成長装置の成長室に設置した後に、前記ベース基板の温度を１０００℃以上に維持しつつ前記ベース基板の表面をアンモニアガスとキャリアガスとの混合ガスに暴露するアンモニアガス暴露工程と、前記アンモニアガス暴露工程の後に、前記ベース基板の上に、前記接着層、前記バッファ層および前記活性層をエピタキシャル成長法により順次形成する層形成工程と、を有する半導体基板の製造方法を提供する。 （もっと読む）

【課題】結晶欠陥の少ない高品質なエピタキシャル膜を得ることが可能な単結晶炭化シリコン膜の製造方法及び単結晶炭化シリコン膜付き基板の製造方法を提供する。
【解決手段】シリコン基板１１上に単結晶炭化シリコン膜１４を形成する単結晶炭化シリコン膜１４の製造方法であって、シリコン基板１１の表面に炭化シリコン膜１２を形成する第１の工程と、炭化シリコン膜１２の表面にマスク材１３を形成する第２の工程と、マスク材１３に開口部１３ｈを形成し、炭化シリコン膜１２の一部を露出させる第３の工程と、原料ガスを含むガス雰囲気中でシリコン基板１１を加熱し、炭化シリコン膜１２を基点として単結晶炭化シリコンをエピタキシャル成長させ、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４を形成する第４の工程と、を含み、原料ガスを含むガス雰囲気の圧力は、５．０×１０^−４Ｐａ以上かつ０．５Ｐａ以下である。 （もっと読む）

【課題】より良質な窒化物半導体結晶層を製造する方法及び窒化物半導体結晶層を提供する。
【解決手段】実施形態によれば、表面にシリコン酸化膜が形成された基体の上に設けられた２０μｍ以下の厚さのシリコン結晶層の上に、１μｍ以上の厚さの窒化物半導体結晶層を形成する。シリコン結晶層の上に、窒化物半導体結晶層のうちの第１の部分を形成した後、第１の部分よりも高い温度で第２の部分を形成する。シリコン結晶層は、シリコン結晶層の層面に対して平行な面内において、０．５ｍｍ以上、１０ｍｍ以下の特性長さを持つ島状に区分されている。区分されたシリコン結晶層のそれぞれの上に選択的に互いに離間した複数の窒化物半導体結晶層を形成する。シリコン結晶層の少なくとも一部を窒化物半導体結晶層に取り込ませ、シリコン結晶層の厚さを減少させる。 （もっと読む）

【課題】異種基板上に高品質半導体結晶からなる島状のＧａＮ系半導体層を基板の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層が極めて厚くてもクラックなどの発生を抑えることができ、大面積の半導体素子を容易に実現することができる半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、ＧａＮ系半導体と異なる物質からなる基板１１と、基板１１上に直接または間接的に設けられ、一つまたは複数のストライプ状の開口１２ａを有する成長マスク１２と、成長マスク１２を用いて基板１１上に（０００１）面方位に成長された一つまたは複数の島状のＧａＮ系半導体層１３とを有する。成長マスク１２のストライプ状の開口１２ａはＧａＮ系半導体層１３の〈１−１００〉方向に平行な方向に延在している。 （もっと読む）

【課題】 チャネル領域に応力を印加するよう作用する階段状のソース／ドレイン・エピタキシャル領域を、製造プロセスを有意に複雑あるいは冗長とすることなく形成する。
【解決手段】 ゲート電極をマスクとしてドーパントを注入し、半導体基板内にドーパント注入領域を形成する（Ｓ２）。サイドウォールの形成（Ｓ３）後、ゲート電極及びサイドウォールをマスクとして半導体基板内に第１のリセスを形成する（Ｓ４）。このとき、第１のリセスの内壁の一部からドーパント注入領域が露出される。その後、上記ドーパント注入領域を選択エッチングにより除去し、第１のリセスに連通し且つ第１のリセスより浅い第２のリセスを形成する（Ｓ５）。それにより、階段状のリセスが形成される。そして、第１のリセス及び第２のリセス内に、チャネル領域へのストレッサとして作用する半導体材料を成長させてソース／ドレイン領域を形成する（Ｓ６）。 （もっと読む）

【課題】逆相境界（ＡＰＢ）の無いＩＩＩ−Ｖ化合物半導体材料およびその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ化合物半導体材料の製造方法は、ａ）｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程と、ｂ）凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程工程と、ｃ）バッファ層の表面を粗面化するために、熱処理を印加する工程とを含み、バッファ層が、熱処理の印加後に二重ステップ表面を有する丸み形状をなし、ｄ）凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するＩＩＩ−Ｖ化合物半導体材料で少なくとも部分的に充填する工程をさらに含む。 （もっと読む）

【課題】本発明は、能動領域の欠陥を低減した半導体デバイスの制作方法を提供する。
【解決手段】本願発明は、表面照射光センサを製作する方法であって、
（ａ）能動領域の半導体ピクセルのアレイを形成する工程と、
（ｂ）各ピクセル内に、隔離された互いに反対の導電性タイプの接触領域を形成する工程と、
（ｃ）前記接触領域への金属コンタクトを形成し、各ピクセル内で、前記金属コンタクトが、前記接触領域の上部表面面積の総計の少なくとも約３０％を覆う工程とを含む、方法に関する。 （もっと読む）

【課題】解像度限界より小さい寸法のパターンを規則的に形成する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、構造体としての第１及び第２のパターン１３ａ、１３ｂ間に露出する種結晶としての半導体基板１０からエピタキシャル結晶としての単結晶膜１４を形成し、単結晶膜１４を単結晶膜１４の融点以下の温度で加熱することにより単結晶膜１４を流動させ、流動した単結晶膜１４が凝集することにより複数の凝集体１５を第１及び第２のパターン１３ａ、１３ｂ間に形成することを含む。 （もっと読む）

【課題】中間層としてＧｅ結晶を用いる場合の化合物半導体へのＧｅ原子の混入を抑制する。
【解決手段】ベース基板と、ベース基板上に形成された第１結晶層と、第１結晶層を被覆する第２結晶層と、第２結晶層に接して形成された第３結晶層とを備え、第１結晶層が、ベース基板における第１結晶層と接する面と面方位が等しい第１結晶面、及び、第１結晶面と異なる面方位を有する第２結晶面を有し、第２結晶層が、第１結晶面と面方位が等しい第３結晶面、及び、第２結晶面と面方位が等しい第４結晶面を有し、第３結晶層が、第３結晶面及び第４結晶面のそれぞれの少なくとも一部に接しており、第１結晶面に接する領域における第２結晶層の厚みに対する第２結晶面に接する領域における第２結晶層の厚みの比が、第３結晶面に接する領域における第３結晶層の厚みに対する第４結晶面に接する領域における第３結晶層の厚みの比よりも大きい半導体基板を提供する。 （もっと読む）

【課題】 歩留まりが大幅に改善された半導体ウェハの製造方法を提供する。
【解決手段】 本発明の半導体ウェハの製造方法は、基板３０１上の一部にストライプ状の保護膜３０２を形成する保護膜形成工程と、前記保護膜形成工程後、前記基板３０１上における前記保護膜３０２形成部位以外の部位に半導体結晶を成長させて半導体層を形成する半導体層形成工程とを含み、前記基板３０１として、前記保護膜３０２の長さ方向と平行な方向のオフ角θｐの絶対値｜θｐ｜が、前記保護膜３０２の長さ方向と直交する方向のオフ角θｏの絶対値｜θｏ｜よりも小さく、且つ、｜θｐ｜≦０．２°を満たすものを用いることを特徴とする。 （もっと読む）

【課題】ピッティング不良が抑制され、簡単な工程を通じて形成することができる高性能の半導体素子の製造方法を提供する。
【解決手段】半導体基板にゲート電極を形成する段階と、ゲート電極に側壁スペーサを形成する段階と、側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、トレンチ内にＳｉＧｅ混晶層を形成する段階と、ＳｉＧｅ混晶層上にシリコン層を形成する段階と、シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用してシリコン層の一部をエッチチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有する。キャッピング層を含むことによって半導体素子でホールの移動度が高まる。キャッピング層内のピッティング不良が減少することによって半導体素子の特性が良好になる。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。 （もっと読む）

【課題】単一のシリコン基板上に種類の異なる半導体結晶層をエピタキシャル成長させる場合に、表面の平坦性を向上し、半導体デバイスの信頼性を高める。
【解決手段】第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、第２窪みの内部の第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶とを備える半導体基板を提供する。 （もっと読む）

【課題】半導体基板のアライメントマークを繰り返し使用する。
【解決手段】ベース基板にアライメントマークを形成する段階と、アライメントマークを形成する段階の後に、ベース基板上のアライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、阻害層におけるアライメントマークが設けられていない領域に、ベース基板を露出する開口を形成する段階と、開口内に半導体結晶を成長させる段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】シリコン基板を用いてＧａＮ系の良質な半導体結晶層を形成する。
【解決手段】第１領域と第２領域とを表面に有する基板と、前記第１領域の上方に形成された第１半導体と、を含み、前記基板は、表面がＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）であり、前記第１領域は、前記第２領域により囲まれ、前記第１半導体は、窒素原子を含有する３−５族化合物半導体であり、単結晶であり、且つ前記Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合し、前記第２領域は、前記第１領域とは性状が異なる半導体基板を提供する。 （もっと読む）

【課題】シリコン基板を用いてＧａＡｓ系の良質な半導体結晶膜を形成する。
【解決手段】第１領域と第２領域とを表面に有する基板と、前記第１領域の上方に形成された第１半導体と、を含み、前記基板は、表面がＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）であり、前記第１領域は、前記第２領域により囲まれ、前記第１半導体は、砒素を含有する３−５族化合物半導体であり、単結晶であり、且つ前記Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合し、前記第２領域は、前記第１領域とは性状が異なる半導体基板を提供する。 （もっと読む）

【課題】 微細化したＭＯＳＦＥＴにおいて、ボイドやシームの発生無しに素子分離領域
に絶縁膜を埋め込むことができ、キャリアの移動度向上が可能な半導体装置及び半導体装
置の製造方法を提供する。
【解決手段】 本発明では、シリコンを主成分とする半導体基板１０１と、半導体基板の
素子形成領域上にゲート絶縁膜１０５を介して形成されたゲート電極平行方向に伸びるゲ
ート電極１０６と、素子形成領域に前記ゲート電極下のチャネル領域を挟むように前記半
導体基板中に形成された拡散層と、素子形成領域を囲むように設けられ、ゲート電極平行
方向に対して垂直なゲート電極垂直方向に伸びる第１の素子分離絶縁膜１１２と、ゲート
電極平行方向に伸び、第１の素子分離絶縁膜と幅または深さが異なる第２の素子分離絶縁
膜１１３とからなる素子分離絶縁膜とを有する半導体装置が得られる。 （もっと読む）

【課題】ナノスケールのエピタキシー技術を用いた高品質のヘテロエピタキシーを提供する。
【解決手段】集積回路構造は、第一半導体材料からなる半導体基板と、半導体基板の二つの絶縁体と、二つの絶縁体間にあってそれらの側壁に隣接する半導体領域とを備える。半導体領域は、第一半導体材料と異なる第二半導体材料からなり、幅は約５０ nmより小さい。 （もっと読む）