半導体基板上での逆相境界の無いＩＩＩ−Ｖ化合物半導体材料およびその製造方法
【課題】逆相境界（ＡＰＢ）の無いＩＩＩ−Ｖ化合物半導体材料およびその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ化合物半導体材料の製造方法は、ａ）｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程と、ｂ）凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程工程と、ｃ）バッファ層の表面を粗面化するために、熱処理を印加する工程とを含み、バッファ層が、熱処理の印加後に二重ステップ表面を有する丸み形状をなし、ｄ）凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するＩＩＩ−Ｖ化合物半導体材料で少なくとも部分的に充填する工程をさらに含む。
【解決手段】ＩＩＩ−Ｖ化合物半導体材料の製造方法は、ａ）｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程と、ｂ）凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程工程と、ｃ）バッファ層の表面を粗面化するために、熱処理を印加する工程とを含み、バッファ層が、熱処理の印加後に二重ステップ表面を有する丸み形状をなし、ｄ）凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するＩＩＩ−Ｖ化合物半導体材料で少なくとも部分的に充填する工程をさらに含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上部にＩＩＩ−Ｖ化合物半導体材料を備えた人工(engineered)基板、および半導体基板の上にこうしたＩＩＩ−Ｖ化合物半導体材料を製造する方法に関する。
【背景技術】
【０００２】
高性能のＩＩＩ−Ｖ相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、即ち、シリコン代替のチャネルとして高移動度ＩＩＩ−Ｖ材料（例えば、ＧａＡｓまたはＩｎＧａＡｓ）を利用したある種のＣＭＯＳの発展は、シリコン基板上に無欠陥ＩＩＩ−Ｖ材料をエピタキシャル成長させる困難さに苦しんでいる。
【０００３】
最初に、ＩＩＩ−Ｖ材料の格子定数とＳｉの格子定数の間に大きな格子不整合が存在している。ＩＩＩ−Ｖ材料をエピタキシャル成長させる他の困難さは、逆相境界（ＡＰＢ: Antiphase domain boundary）の形成であり、これは深いレベルの非発光性再結合中心として機能し、その結果、デバイスの電気的性能を著しく劣化させる実際の欠陥である。
【０００４】
ＡＰＢを回避するには、２度より大きいミスカット(miscut)角を持つＳｉ（００１）基板またはＧｅ（００１）基板を採用しており、広く用いられるミスカット角は６度である。しかしながら、ミスカット基板の使用は、パターン化したウエハ上でのＩＩＩ−Ｖ化合物半導体のエピタキシャル成長において追加の問題を誘発し、例えば、配向に対する表面モフォロジ(morphology)および結晶品質の依存性（非等方性）があり、その結果、ＣＭＯＳデバイス製造での採用にとって著しい障壁をもたらす。さらに、キャリア輸送に対するミスカットの実際の影響は明らかでない。
【０００５】
さらに他の不具合は、ミスカットＳｉ（００１）基板は、Ｓｉ ＣＭＯＳ産業において標準的でない。その結果、大きな関心事は、ＡＰＢ無しＩＩＩ−Ｖ材料を、広く使用されている（００１）配向Ｓｉ基板の上に成長させることである。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＡＰＢ無しＩＩＩ−Ｖ化合物半導体を含む人工基板の製造方法を提供することである。
【０００７】
本発明の更なる目的は、半導体基板上に成長した逆相境界（ＡＰＢ）無しＩＩＩ−Ｖ化合物半導体を提供することである。
【課題を解決するための手段】
【０００８】
この目的は、第１の独立請求項の方法によって達成される。
【０００９】
この更なる目的は、第２の独立請求項の人工半導体基板によって達成される。本発明に係るＩＩＩ−Ｖ化合物半導体材料を製造する方法は、
｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程であって、凹部領域は露出基板において所定の幅を有するものであり、
凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程であって、バッファ層は、所定の厚さを有し、ＩＶ族半導体材料を含むものであり、
バッファ層の表面を粗面化(roughening)するために、ＩＶ族半導体の粗面化温度より高い温度またはこれと等しい温度で熱処理を印加する工程とを含み、
凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に二重ステップ(double stepped)表面を有する丸み形状をなし、ステップ密度×ステップ高さがバッファ層表面のどこでも０．０５以上であるように選択される。該方法は、凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するＩＩＩ−Ｖ化合物半導体材料で少なくとも部分的に充填する工程をさらに含む。
【００１０】
ＩＶ族半導体材料の二重ステップ表面の上では、全てのテラス(terrace)は同じ配向を有しており、このことは、ＡＰＢ無しＩＩＩ−Ｖ化合物半導体を成長させるための開始表面として極めて適したものになる。発明者は、熱処理時のバッファ層内の二重ステップ表面形成は、所定の厚さを有するバッファ層を成長させ、基板を少なくとも部分的に露出する、所定の幅の絶縁層内の凹部領域にＩＶ族半導体材料を含むことによって、局所制御の手法で促進可能であることを見出した。
【００１１】
本発明によれば、凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に、二重ステップ表面を有する丸み形状をなし、ステップ密度×ステップ高さが、バッファ層表面のどの場所でも０．０５以上であるように選択される。ステップ密度×ステップ高さが、バッファ層表面のどの場所でも０．０５以上である場合、二重ステップ形成はエネルギー的に有利になることが判明した。二重ステップ形成を促進するために、熱処理の温度は、バッファ層材料の粗面化温度より高いか、これと等しいことが必要である。この温度では、ステップ形成の自由エネルギーはゼロになり、換言すると、二重ステップ形成を阻止するエネルギー障壁はゼロである。
【００１２】
本発明によれば、バッファ層は、｛００１｝配向を有する半導体材料からなる基板の上に成長する。｛００１｝配向は、等価な面（（００１），（１００）等）の群(family)を参照し、それは、例えば、大量シリコン製造で広く使用されているように正確な配向である。本発明の方法では、基板のミスカットまたはオフカットは必要としない。これは、僅かな誤配向(misorientation)を利用して、ＩＩＩ−Ｖ成長材料内で逆相境界（ＡＰＢ）領域の形成を防止する先行技術の基板と比べて、極めて重要な利点である。｛００１｝配向を有する半導体材料からなる基板は、ＣＭＯＳ産業において標準的であり、従って、ＩＩＩ−Ｖ化合物を成長させるための基板として高く要望されている。
【００１３】
本発明の実施形態において、基板は、正確な｛００１｝配向を持つシリコンで製作でき、絶縁層はシリコン酸化物とすることができる。好都合には、複数の凹部領域は、典型的にはシリコン酸化物からなる隔離エリアによって分離された、シリコン内の活性エリアを定義するＳＴＩ（shallow trench isolation: 浅いトレンチ分離）パターン内に形成できる。こうして凹部領域は、その側壁がシリコン酸化物内にあるように定義され、一方、その底部はシリコン（００１）基板を露出させる。この手法では、ウエハ（基板）上の凹部領域の幾つかは、本発明の方法に従ってＩＩＩ−Ｖ化合物材料で充填でき、一方、同じウエハ上にある他の凹部領域は、結晶ゲルマニウムで充填できる。これにより活性エリアを２つの異なる材料で実現でき、こうして例えば、最新のＣＭＯＳデバイスのヘテロ集積化を可能にする。
【図面の簡単な説明】
【００１４】
全ての図面は、本発明の幾つかの態様および実施形態を図示すことを意図している。記載した図面は、概略的なものに過ぎず、非限定的である。
【００１５】
【図１】トレンチ幅（ｗ）およびバッファ層厚（ｈ）が（１）ｗ＝１００ｎｍ，ｈ＝２０ｎｍ、（２）ｗ＝１００ｎｍ，ｈ＝５０ｎｍ、（３）ｗ＝３００ｎｍ，ｈ＝２０ｎｍ、（４）ｗ＝３００ｎｍ，ｈ＝５０ｎｍである組合せについて、ステップ密度×ステップ高さ（左側）および等価なミスカット角（右側）をトレンチの中心からの距離（ｘ）の関数として示す。０．０５での水平破線は、二重ステップ表面領域（ＤＢ）の最低境界線を示す。
【図２】一実施形態に係る本発明の方法を概略的に示し、該方法は、（ａ）（００１）または等価な配向を持つ半導体基板（１）を露出させる、絶縁材料（２）内でのトレンチ形成と、（ｂ）ＩＶ族半導体材料からなるバッファ層（３）のエピタキシャル成長と、（ｃ）挿入部分に示した、ＩＶ族半導体材料の二重ステップ表面を形成するための熱処理とを含む。
【図３】代替の実施形態に係る本発明の方法を概略的に示し、該方法は、（ａ）（００１）または等価な配向を持つ半導体基板（１）を露出させる、絶縁材料（２）内でのトレンチ形成と、（ｂ）トレンチ内で露出した基板の等方性エッチングと、（ｃ）ＩＶ族半導体材料からなるバッファ層（３）のエピタキシャル成長と、（ｄ）ＩＶ族半導体材料の二重ステップ表面を形成するための熱処理とを含む。
【図４】さらに他の実施形態に係る本発明の方法を概略的に示し、該方法は、（ａ）（００１）または等価な配向を持つ半導体基板（１）を露出させる、絶縁材料（２）内での二重ダマシン(damascene)構造形成と、（ｂ）二重ダマシン構造の底部で露出した基板の等方性エッチングと、（ｃ）ＩＶ族半導体材料からなるバッファ層（３）のエピタキシャル成長と、（ｄ）ＩＶ族半導体材料の二重ステップ表面を形成するための熱処理とを含む。
【図５】実施形態の１つに係る本発明の方法を概略的に示し、（ａ）ＳＴＩトレンチがＳｉ（００１）基板上に定義され、狭い（サブミクロン）トレンチ（左側）と広いトレンチ（右側）である。（ｂ）露出Ｓｉ基板に凹部を形成し、その結果、凸面が得られ、その上に薄いＧｅ層が堆積される。（ｃ）サブミクロントレンチの中心におけるＧｅ表面上の原子ステップの拡大図。トレンチ中心（ｘ＝０）およびトレンチ中心近傍におけるステップ密度の差が狭いトレンチと広いトレンチとの間で観察できる。原子ステップと関連したパラメータ、トレンチ幅ｗ、原子ステップ高さｄ、テラス幅ｌ、Ｇｅ表面から基準Ｓｉ表面までの最大距離ｈを示している。
【図６】１００ｎｍ幅（ａ）および２００ｎｍ幅（ｂ）のＳＴＩトレンチ内で成長したＩｎＰ層のＴＥＭ断面像を示す。ＨＣｌ気相エッチングを用いたＳｉ凹部の後、｛１１１｝および｛３１１｝Ｓｉファセットが得られた。貫通転位（ＴＤ）がトレンチ底部に閉じ込められている。
【図７】図６（ｂ）において２００ｎｍトレンチに沿ったＴＥＭ断面像を示す。
【発明を実施するための形態】
【００１６】
本発明を特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項のみによって限定される。説明する図面は、概略的に過ぎず、非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。
【００１７】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうした用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００１８】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した実施形態がここで説明または図示した以外の他の向きで動作可能である。
【００１９】
請求項で使用される用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。それは、記載した特徴、整数、ステップまたは構成要素の存在を参照したように特定しているものと解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはそのグループの存在または追加を排除していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなるデバイスに限定すべきでない。本開示および請求項に関して、少なくとも構成要素Ａ，Ｂはデバイスの一部であることを意味する。
【００２０】
格子不整合の問題に取り組む幾つかの方法がある。一般的な方法の１つは、アスペクト比が充分に高い場合、欠陥がトレンチ底部で捕捉されるような高いアスペクト比の構造を使用することである。しかしながら、この方法は、大きな不整合から由来する欠陥を完全に除去するのには不充分である。
【００２１】
他の方法は、小さなトレンチの底部から由来する欠陥を抑制することを含む横方向成長の手法を使用することであり、無欠陥のＩＩＩ−Ｖ化合物材料を横方向に成長させて、不整合問題を回避している。しかしながら、この方法は、形成すべきデバイスにとって、トレンチ上部に禁制エリアを設けることになる。このエリア（領域）は無欠陥ではないからである。さらに、横方向成長の手法は、一般にＳｉ（１１１）ウエハにのみ適用される。Ｓｉ（００１）上でのＩＩＩ−Ｖ化合物の直接成長がかなり困難なためである。
【００２２】
ＩＩＩ−Ｖ化合物材料をＳｉ基板上に集積させる１つの手法が、ＳＴＩ（浅いトレンチ分離）パターンを持つ構造での選択的エピタキシャル成長である。ＳＴＩパターンの典型的な例が、明細書の他の場所で詳細に説明している。サブミクロントレンチ内でのアスペクト比捕捉効果（ネッキング効果としても知られている）に起因して、欠陥の幾つかが捕捉可能であり、消滅させることができる。
【００２３】
選択的エピタキシャル成長により、ＩＩＩ−ＶチャネルｎＭＯＳデバイスの近傍でＧｅチャネルｐＭＯＳを製造することが可能になり、高性能ＣＭＯＳデバイスが単一のＳｉ基板上に製造できることになる。さらに、Ｓｉチップ上での光電子デバイスの集積化が、専用Ｓｉエリア上においてＩＩＩ−Ｖ材料の選択的エピタキシャル成長を必要とするであろう。
【００２４】
パターン無し（ブランケット）基板上でエピタキシャル成長したＩＩＩ−Ｖ化合物材料内での逆相境界の形成を回避するため、ミスカット基板（ウエハ）を導入した。
【００２５】
ミスカット基板またはオフカット基板は、主軸から数度だけ意図的にミスカットした表面結晶配向を有する基板である。この傾きはミスカット角と称されており、こうしたミスカット基板の表面は微斜(vicinal)結晶面として知られている。微斜結晶面が、低指数方向に対して僅かに誤配向（misorientation）したものであり、典型的には、低指数方向のテラスおよび誤配向に適合するステップからなる。
【００２６】
ミスカットＳｉウエハは、大量ウエハ製造にとって標準的でなく、ＩＩＩ−Ｖ化合物材料の成長に対して追加の問題を提示する。例えば、パターン化したミスカットＳｉウエハ上でのＩＩＩ−Ｖ化合物材料のエピタキシャル成長の際、パターン方向（例えば、トレンチ方向）に対して優先的な成長が進展する。この非等方性の挙動は、デバイスの性能にさらに影響を及ぼす不要なマクロステップ欠陥を生成する。
【００２７】
微斜面の表面誤配向は、単層（ＳＬ）および二重層（ＤＬ）のステップによって調整でき、基本格子構造のままでステップ高さおよびテラス幅が異なるだけの表面を生じさせる。しかしながら、ある種のステップのテラス幅がミスカット基板全体に渡って同じ値を有する。
【００２８】
微斜Ｓｉ（１００）の単一ステップ表面は、２×１および１×２の周期のテラスを持つ２つの副格子(sublattice)構造を有しており、ＡＰＢ無しＩＩＩ−Ｖ化合物材料を成長させるための開始表面としては不適切である。他方、二重層ステップ表面の上において全てのテラスが同じ配向を有することは、ＡＰＢ無しＩＩＩ−Ｖ化合物材料を成長させるための開始表面として極めて適切なものになる。二重層ステップのみを有する微斜面のテラスは、基板全体に渡って同じ幅および高さを有するであろう。２つのタイプの単層ステップ（ＳＡとＳＢ）および２つのタイプの二重層ステップ（ＤＡとＤＢ）が存在する。単層ステップから二重層ステップ（詳細にはＤＢ）への移行は、あるアニール処理下で可能である。
【００２９】
本発明によれば、表面二重（Ｂ）ステップ形成が、局所制御の方法、例えば、正確な｛００１｝配向を有するパターン化基板の凹部領域において、最初にＩＶ族半導体材料、例えば、Ｇｅを含むかまたは全体としてこれで形成された薄いバッファ層を成長し、続いて高温処理を行うことによって促進できることが判明した。熱処理を適用すると、凹部領域にある薄いバッファ層は、表面エネルギー最小化の結果、湾曲（凹面）形状をとる。湾曲した表面は、高密度の表面ステップを有し、局所表面曲率に依存して、単一ステップ、単一二重混合ステップおよび二重ステップが発生する。
【００３０】
我々は、ステップ密度とステップ高さの積が、丸み表面のどの地点でも０．０５より大きい場合、二重ステップ形成がエネルギー的に優遇されることを見出した。ステップ密度×ステップ高さのこの値は、約３度の表面傾斜／誤配向に対応している。明細書を通じて、この局所傾斜は等価ミスカット角とも称している。
【００３１】
ステップ密度は、単位長当たりのステップの数として定義される。熱処理の際、二重ステップは、湾曲した表面全体に渡って形成される。トレンチ中心での二重ステップは、トレンチ壁近傍での二重ステップとは異なるテラス幅を有するようになる。二重ステップのステップ高さは、Ｓｉ，Ｇｅなどのダイヤモンド構造を持つ材料については格子定数の半分（ａ／２）と等しい。これはＩＶ族半導体材料の合金についても有効である。
【００３２】
特に、二重ステップ表面のステップ高さは、Ｇｅでは約０．２８３ｎｍ（Ｇｅの格子定数は約０．５６６ｎｍ）であり、一方、Ｓｉでは、０．２７１ｎｍ（Ｓｉの格子定数は約０．５４３ｎｍ）。二重ステップ表面のステップ高さは所定の材料で一定であるとした場合、二重ステップ表面の形成に関する制約は、所定の材料ではステップ密度の制約に言い換えられる。例えば、ゲルマニウムでは、二重ステップ表面を形成するには、約１／（５ｎｍ）または０．２ｎｍ−１のステップ密度が要求される。
【００３３】
換言すると、単一ステップは、熱力学的に不安定であり、トレンチ中心でのテラス幅が５ｎｍより小さいか、これと等しい場合、二重ステップに変換できる。トレンチ幅のより低い値、例えば、２〜５ｎｍの値が、ＩＩＩ−Ｖ化合物材料成長のための開始表面として有益になる。成長するＩＩＩ−Ｖ化合物材料に依存して変更が可能であり、過度な負担なしで当業者によって最適値が決定できる。
【００３４】
バッファ層曲率は、バッファ層厚さ及び／又はトレンチ（凹部）幅を変更することによって制御できる。
【００３５】
図１に示すように、所定のバッファ層厚さ、例えば、２０ｎｍでは、１００ｎｍ（カーブ１）トレンチだけが、トレンチ中心（の近傍）（約５ｎｍ未満のｘ）で二重ステップ領域（ＤＢ）に入っている。図１において二重ステップ領域は、水平点線の上方にある範囲であり、少なくとも３度の等価誤配向および０．０５以上の（ステップ密度×ステップ高さ）の値に対応している。
【００３６】
１００ｎｍ幅のトレンチ内で成長したより厚いバッファ層（例えば、５０ｎｍ）では（カーブ２）、トレンチ中心に極めて接近した距離（約３ｎｍのｘ）が既に二重ステップ領域に入っている。
【００３７】
図１に示すように、より幅広のトレンチ（カーブ３と４、ｗ＝３００ｎｍ）は、単一ステップ領域内でトレンチ中心の近傍から離れており、これらの幅広トレンチ内でのＩＩＩ−Ｖ成長の際、ＡＰＢ形成にとって高いリスクが存在することを意味する。これらの幅広トレンチ内での二重ステップ形成を促進するためには、より厚い成長層を使用すべきである。
【００３８】
一実施形態では、二重ステップ表面を持つバッファ層は、次の工程によって形成される。（ｉ）露出した基板上に、ＩＶ族半導体材料を含むバッファ層をエピタキシャル成長させる。（ｉｉ）熱処理を適用して、バッファ層の二重ステップ表面を形成する。
【００３９】
熱処理の温度は、バッファ層を形成するＩＶ族半導体材料の粗面化温度より高いか、これと等しい。例えば、ゲルマニウムの場合、その温度は、６００℃より高く、好ましくは６５０℃より高く、より好ましくは７００℃より高い。ゲルマニウムの場合、その上限は約８００℃である。アニール温度を選択する場合、層厚に伴って粗面化温度の一定の変動を考慮する必要がある。粗面化温度は、層厚が減少するにつれて、僅かに増加することがあるからである。
【００４０】
表面が粗くなり、即ち、粗面化転移を受けると、その温度でステップが自発的に形成される。この温度で、ここでは粗面化温度と称しており、ステップ形成の自由エネルギーはゼロになる。
【００４１】
本発明の一実施形態は、熱処理の印加の際、バッファ層は、表面のどこでも（ステップ密度×ステップ高さ）が０．０５以上である二重ステップ表面を有する凹面形状をとるように、バッファ層の厚さおよび凹部領域の幅を選択することをさらに含む。「表面のどこでも」とは、トレンチの中心およびその近傍で、少なくとも０．０５の（ステップ密度×ステップ高さ）が達成されることを意味する。この最小値は、約３度の局所表面傾斜に対応する。本実施形態は、図２（ａ）〜（ｃ）に概略的に示している。
【００４２】
ここで使用したように、「凹面」は、下記の定義に従って使用しており、即ち、凹面形状が、減少する傾斜を有する関数によって表現できる。ここで「減少する」とは、「厳密に減少する」ことではなく、「増加しない」ことを意味し、ゼロ傾斜を許容する。
【００４３】
本発明の他の実施形態では、該方法は、バッファ層を形成する前に、凹部領域内で露出した基板の等方性エッチングを実施することを含み、その結果、露出基板は凸面形状をとる。その後、バッファ層も凸面形状を有するように形成（成長）される。熱処理を印加すると、表面のどこでも０．０５以上の（ステップ密度×ステップ高さ）を有する二重ステップ表面が形成される。「表面のどこでも」とは、トレンチの中心およびその近傍で、少なくとも０．０５の（ステップ密度×ステップ高さ）の値が達成されることを意味する。本実施形態は、図３（ａ）〜（ｄ）に概略的に示している。
【００４４】
ここで使用したように、「凸面」は、下記の定義に従って使用しており、即ち、凸面形状が凹面形状の鏡像であり、増加する傾斜を有する関数によって表現できる。上記と同様に、「増加する」の解釈は、ゼロ傾斜を含む。
【００４５】
本発明の実施形態において、等方性エッチングは、ウェットエッチングプロセスによって実施できる。基板がシリコンで形成された実施形態では、基板を等方性エッチングするためにＫＯＨエッチング液が使用でき、これにより凸面形状を形成している。
【００４６】
代替として、本発明の他の実施形態において、等方性エッチングは、気相エッチングでもよく、例えば、シリコンの場合、ドライ−ガス気相ＨＣｌ、あるいは基板を等方性エッチングするのに適した薬品を用いた反応性イオンエッチングでもよい。
【００４７】
異なる実施形態において、基板の等方性エッチング後で、バッファ層を形成する前に、追加の熱処理が実施できる。好ましくは、この追加の熱処理は、ＩＶ族バッファ層が成長するエピ反応容器内でその場(in-situ)で適用することができ、これにより基板表面に存在する自然酸化物及び／又は汚染物を除去できる。
【００４８】
本発明の異なる実施形態では、凹部領域は、二重ダマシン(damascene)プロファイルを有することができる。二重ダマシンプロファイルは、図４（ａ）に概略的に示しており、底部において基板を露出するビアまたは孔と、その上にトレンチ、好ましくは下方のビアより幅広のトレンチとを有する凹部領域のプロファイルとして先行技術で知られている。ＩＩＩ−Ｖ化合物半導体材料を二重ダマシン凹部プロファイル内で成長させることは、凹部領域（ビアの上方）の中心および、ＩＩＩ−Ｖベースのデバイスにとって活性エリアとして使用可能な横方向トレンチの両方において、大きな面積の高品質（ＡＰＢ無し）ＩＩＩ−Ｖ化合物半導体材料を形成できるという追加の利点を有する。
【００４９】
本発明の異なる実施形態では、第１半導体材料は、ＩＶ族半導体材料、例えば、シリコンまたはゲルマニウムまたはこれらの組合せ（合金）である。
【００５０】
本発明の実施形態では、基板は、正確な｛００１｝配向を持つシリコンで形成できる。
【００５１】
さらに、本発明の実施形態では、絶縁層は、シリコン酸化物とすることができる。好都合には、凹部領域は、典型的にはシリコン酸化物からなる隔離エリアによって分離された、シリコン内の活性エリアを定義するＳＴＩ（浅いトレンチ分離）パターン内に形成できる。
【００５２】
凹部領域は、その側壁がシリコン酸化物内にあるように定義され、一方、その底部はシリコン（００１）基板を露出させる。この手法では、ウエハ（基板）上の凹部領域の幾つかは、本発明の方法に従ってＩＩＩ−Ｖ化合物材料で充填でき、一方、同じウエハ上にある他の凹部領域は、結晶ゲルマニウムで充填できる。これにより活性エリアを２つの異なる材料で実現でき、こうして例えば、最新のＣＭＯＳデバイスのヘテロ集積化を可能にする。
【００５３】
本発明のいろいろな実施形態において、バッファ層のＩＶ族半導体材料はゲルマニウムとすることができる。
【００５４】
本発明の方法によれば、バッファ層のＩＶ族半導体材料およびＩＩＩ−Ｖ化合物半導体材料の両方は、例えば、ＬＰ ＣＶＤまたはＭＯＶＰＥの反応容器、またはＭＢＥチャンバ内でエピタキシャル成長が可能である。
【００５５】
バッファ層をエピタキシャル成長させる工程、熱処理を適用して、二重ステップ表面を形成する工程、および凹部領域を少なくても部分的にＩＩＩ−Ｖ化合物半導体材料で充填する工程は、異なるツール上の別個のチャンバ内、または同じプロセスチャンバ／反応容器内で真空破壊なしで、または同じ集団(cluster)ツール上の異なるチャンバ内で実施可能である。
【００５６】
さらに、バッファ層の成長前に、基板を等方性エッチングするために気相エッチングを採用している実施形態では、気相エッチングは、バッファ層がエピタキシャル成長する同じチャンバ／反応容器内で好都合に実施できる。
【００５７】
バッファ層がゲルマニウムで形成される本発明の実施形態では、熱処理は、Ｈ２およびＡｓ含有雰囲気中で、６００℃〜８００℃の、粗面化温度より高い温度で実施できる。熱処理は、ＩＩＩ−Ｖ化合物の成長前に、ＭＯＶＰＥ反応容器内のその場(in-situ)で実施できる。Ａｓ前駆物質（例えば、ＴＢＡｓまたはアルシンＡｓＨ３）を含む雰囲気中でバッファ層を前処理することは、ＩＩＩ−Ｖ化合物の成長にとって有益なＩＶ族終端表面を形成する。二重ステップ形成に加えて、Ｈ２／Ａｓ含有雰囲気中での熱処理は、表面上に存在する自然ゲルマニウム酸化物を除去し、ＩＩＩ−Ｖ化合物材料のエピタキシャル成長のための使用に用意したＩＶ族終端表面を形成する。
【００５８】
本発明の実施形態では、凹部領域内で成長したＩＩＩ−Ｖ化合物半導体は、ＩＩＩ−ヒ化物(arsenide)、ＩＩＩ−リン化物(phosphide)、ＩＩＩ−窒化物(nitride)、ＩＩＩ−アンチモン化物(antimonide)またはこれらの組合せなど、任意のＩＩＩ−Ｖ化合物とすることができる。
【００５９】
好ましくは、ＩＩＩ−Ｖ化合物半導体は、閃亜鉛鉱(zincblende)結晶構造を有する。より好ましくは、ＩＩＩ−Ｖ化合物半導体は、ＡｌＡｓ，ＡｌＰ，ＡｌＳｂ，ＢＮ，ＢＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂ，ＩｎＡｓ，ＩｎＰ，ＩｎＳｂまたはこれらの組合せからなるグループから選択される。
【００６０】
上述した方法を用いて、人工半導体基板が得られ、該基板は下記の構成を備える。
ａ．｛００１｝配向を有する半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内において、基板を少なくとも部分的に露出させる凹部領域。
ｂ．凹部領域内で、露出基板の上に位置し、これと接触するバッファ層。バッファ層は、ＩＶ族半導体材料を含み、上部に二重ステップ表面を備えた湾曲形状を有する。
ｃ．凹部領域を少なくとも部分的に充填するＩＩＩ−Ｖ化合物半導体材料。ＩＩＩ−Ｖ化合物半導体材料は、バッファ層の二重ステップ表面の上に位置し、これと接触する。
【００６１】
実施形態において、凹部領域内での露出基板および湾曲したバッファ層の両方は、凸面形状を有してもよい。基板は、凹部領域内で凸面形状を局所的に有してもよい。明細書の別の場所で示すように、凸面形状は、凹部領域内の露出基板の等方性エッチングによって形成できる。その後、凸面形状基板の上でバッファ層がエピタキシャル成長し、これもまた凸面形状を有するようになる。湾曲したバッファ層のトレンチ中心の近傍での局所傾斜は、熱処理後に（ステップ密度×ステップ高さ）の値が少なくとも０．０５である二重ステップ表面を達成するのに充分なように高くすべきである。所定のトレンチ幅では、これは、トレンチ中心での等方性エッチング深さおよびバッファ層の厚さを調整することによって制御できる。凸面形状基板の局所傾斜は、好ましくは、バッファ層の局所傾斜より僅かに大きい。
【００６２】
代替の実施形態では、バッファ層は、凹面形状を有してもよい。バッファ層の厚さおよび凹部領域の幅は、熱処理後の適用の際、（ステップ密度×ステップ高さ）が０．０５以上である二重ステップ表面が得られるように選択される。
【００６３】
本発明の実施形態では、二重ステップ表面のテラス幅は、２〜５ｎｍとすることができる。
【００６４】
各種実施形態では、凹部領域は、５００ｎｍ未満、より好ましくは２００ｎｍ未満の幅を有する。
【００６５】
特定の実施形態において、Ｓｉ（００１）での凹部領域は約２００ｎｍの幅を有し、バッファ層はゲルマニウムで形成され、バッファ層の厚さは１０〜５０ｎｍである。
【００６６】
幾つかの実施形態によれば、凹部領域は、図４（ａ）に示すように、二重ダマシンプロファイルを有する。
【００６７】
最初に、二重ダマシンプロファイルは、Ｓｉ（００１）ウエハ上でのＳＴＩ初期パターンからスタートして、標準の二重ダマシン（ビア・ファーストまたはトレンチ・ファースト）処理技術を用いてパータン形成できる。第２に、図４（ｂ）に示すように、トレンチ底部で、凸面シリコン凹部がエッチングされる（例えば、バイアス制御を持つ塩素系の反応性エッチャント）。その後、シリコン基板のドライエッチングによって生じたトレンチ表面損傷は、薄い犠牲酸化層を除去することによって除去できる。
【００６８】
二重ダマシンＳＴＩパターン化したウエハは、ＩＩＩ−Ｖ化合物材料の成長（図４（ｃ））の前に、続いてトレンチ内でのＧｅバッファ層の選択的エピタキシャル成長が行われる。
【００６９】
特定の例では、最初にＩｎＰ層がＧｅバッファ層の上部に成長した後、ＩｎＧａＡｓ層が成長して、（００１）シリコン基板上での無欠陥ＩｎＧａＡｓチャネルの構築を完成させる。
【００７０】
二重ダマシン構造の利点は、無欠陥横方向成長ゾーンの形成を可能にする点である。本発明の方法に係る二重ステップ表面の局所形成と組み合わせた場合、得られるＩＩＩ−Ｖ化合物の無欠陥エリアは、中心および横方向成長ゾーンの両方を含んで、かなり大きい。
【００７１】
特定の実施形態が、薄いＧｅバッファ層を用いることによって、正確な（００１）配向Ｓｉ基板上でサブミクロントレンチ内での逆相境界なしＩｎＰ層の選択的エリア成長を開示する。
【００７２】
逆相境界は、本発明の方法に従って、Ｇｅバッファ層上の二重ステップの制御された形成によって巧みに回避された。欠陥ネッキング(necking)効果と組み合わせた、二重ステップのＧｅバッファ層に起因した逆相境界の排除は、トレンチ内で無欠陥ＩｎＰ層を生産する。
【００７３】
Ｇｅバッファ層は、正確な（００１）配向Ｓｉ上で、サブミクロントレンチ内での選択的エリア成長によって形成される。
【００７４】
この特定の実施形態では、２００ｍｍ Ｓｉ（００１）基板を使用する。１００ｎｍおよび２００ｎｍの幅で、０．５μｍ〜１００μｍのトレンチ長さを持つトレンチ（凹部領域）が、Ｓｉ−ＣＭＯＳ製造での従来のＳＴＩパターニング手法で定義される。こうしてＳｉウエハ表面全体の約１０％が、ＩｎＰ堆積のためのトレンチ底部で露出した。
【００７５】
ＳＴＩ絶縁層（ＳｉＯ２）の厚さは約３００ｎｍである。標準のウェットクリーニングおよびＨＦ浸漬の後、２つの絶縁エリア間にあるＳｉ活性エリアは、エピタキシャル反応容器内で８５０℃、１０ＴｏｒｒでのＨＣｌ気相エッチングによって、約４００ｎｍの深さに凹んだ。自然酸化物の除去のために８５０℃でその場(in-situ)Ｈ２焼成(bake)を先行させた。続いて、４５０℃、大気圧、ＧｅＨ４前駆物質（Ｈ２キャリアガス中で１％）を用いて、薄い（約３０ｎｍ）Ｇｅ層を成長させた。
【００７６】
薄いＧｅ（バッファ）層の堆積後、ウエハを５０×５０ｍｍ２片に劈開し、有機金属気相エピタキシ（ＭＯＶＰＥ）反応容器の中に投入した。トリメチルインジウム（ＴＭＩｎ）をＩＩＩ族元素前駆物質として使用した。Ｖ族元素については、ターシャリーブチルアルシン（ＴＢＡｓ）およびターシャリーブチルホスフィン（ＴＢＰ）を使用した。
【００７７】
ＩｎＰエピタキシャル成長を実施する前に、７４０℃で、ＴＢＡｓおよびＨ２キャリアガスの存在下で減圧して熱処理（エピ前焼成）を行い、３つの目標、即ち、Ｇｅ自然酸化物の除去、Ａｓ終端表面の実現および二重ステップ形成の促進を図った。
【００７８】
この焼成に続いて、温度を４２０℃まで降下させ、約３０ｎｍのＩｎＰシード層を成長させた。ＩｎＰシード層の成長後、バルクＩｎＰ層の成長のために温度を６４０℃まで上昇させた。結晶欠陥は、透過型電子顕微鏡法（ＴＥＭ）で特徴付けした。
【００７９】
原子ステップを生成するために、薄いＧｅバッファ層を選択した。Ｇｅ二重ステップはより安定的であり、Ｓｉに必要な温度と比べてかなり低い温度で形成できるからである。原子ステップ生成機構および制御パラメータは、図５に概略的に示している。
【００８０】
トレンチ底部で露出したＳｉ基板をオーバーエッチング（等方性）することによって、凸面が得られる。ＳｉファセットはＳｉ凹みの際に形成してもよいが（図５ｂ）、これらは本発明の方法は必要とはしていない。ミクロン幅のトレンチ（図５ｂの右側）では、（００１）面がトレンチ中心で残留しており、原子ステップの形成を妨害している。
【００８１】
次の工程では、薄いＧｅ層がＳｉファセット面の上で成長する。Ｇｅエピタキシャル層は、開始Ｓｉ表面に続いているが、表面エネルギー最小化の結果として、２つの隣接ファセット間の鋭い交差部をぼかしている。Ｇｅバッファ層の上に二重ステップ表面を形成するために、高温処理を使用する。Ｇｅ表面粗面化温度より高い約７００℃で、ステップ形成エネルギーがゼロに接近し、表面ステップ形成を促進する。
【００８２】
高温アニール適用の結果、Ｇｅ表面は、二重ステップを含んだ丸み付け表面に発展する傾向がある。丸みＧｅ表面の上でのステップ密度は、所定の表面プロファイルを想定することによって解析的に概算できる。サブミクロンのトレンチでは、表面プロファイルは、下記の式（１）によって記述される楕円形表面と考えることができる。
【００８３】
【数１】
【００８４】
ここで、図５ｃに示すように、ｗはトレンチ幅、ｈは、Ｇｅ表面から基準Ｓｉ表面までの最大距離である。表面ステップ密度は、表面の傾斜から取得できる。
【００８５】
【数２】
【００８６】
式（２）は、表面ステップ密度は、トレンチ幅ｗおよび、Ｇｅ表面と基準Ｓｉ表面との最大距離ｈに依存することを示している。
【００８７】
一般に、トレンチのエッジでのＧｅ表面ステップ密度は、トレンチ中心よりかなり大きい。微斜Ｇｅ（００１）面での二重ステップ形成エネルギー論によれば、トレンチ中心でのＧｅ二重ステップ形成を確保するには、最小ステップ密度が必要であり、これは、トレンチ中心の近傍（ｘ≒５ｎｍ）で積（ステップ密度×ステップ高さ）が０．０５である最小値に対応している。ステップ密度のこの値は、３°微斜表面でのステップ密度と等価である。より幅広のトレンチでは、トレンチ中心の近傍で同じステップ密度を生成するには、より大きなｈが必要になる。
【００８８】
一般に、アニールの際、単一ステップ表面と二重ステップ表面との間の移行が発生する臨界角は、約２°と計算されている。実験データは、同じ角度について、１°および３．５°の上下範囲にそれぞれ位置している。本願では、３°の局所不整合（臨界角）と等価なステップ密度が、高品質（ＡＰＢ無し）ＩＩＩ−Ｖ化合物材料の成長を達成するための安全限界と考えている。
【００８９】
図６は、ＩｎＰ成長後、１００ｎｍ幅および２００ｎｍ幅のトレンチのＴＥＭ断面像を示す。Ｓｉ凹みの後、Ｓｉ｛１１１｝および｛３１１｝ファセットが観察されている。凹部表面の鋭いエッジは、ＩｎＰがＳｉファセット面上で直接成長した場合、間隙(void)を発生させたであろう。薄いＧｅバッファ層は、鋭いエッジを緩和して、比較的丸い表面が得られている。トレンチ中心の近傍でのステップ密度は、両方のトレンチにおいて０．０５よりも著しく高い。
【００９０】
Ｇｅバッファ層の丸み付け（湾曲した）Ｇｅ表面は、幾つかの利点がある。第１に、丸み表面は、最初に高密度の単一原子ステップを生成する。Ｇｅ表面粗面化温度より高い温度でアニールを行うと、単一ステップ表面が移動して、二重Ｂステップに合体する。Ｇｅバッファ層での二重Ｂステップの形成は、その上でＡＰＢ無しＩＩＩ−Ｖ化合物材料の成長を可能にする。
【００９１】
丸み付けＧｅ表面は、ファセットをぼやかし、続くＩｎＰ成長は、次の異なる結晶配向の代わりにステップフロー成長モードでＧｅ表面に続いており、その結果、ＩＩＩ−Ｖ化合物層内で空隙形成が生じない。
【００９２】
最後に、丸み付けＧｅ表面は、結晶ファセットがトレンチ中心で合体した場合、空隙形成と関連した結晶境界の形成を回避している。さらに、全ての貫通転位（ＴＤ）がトレンチ底部で閉じ込められる。有益な欠陥ネッキング効果と組み合わせたＡＰＢの巧みな抑制により、トレンチ上部での無欠陥ＩｎＰ層をもたらす。
【００９３】
２００ｎｍトレンチに沿ったＴＥＭ分析を実施して、ＡＰＢの不存在を大きなエリアで確認した。図７は、図６（ｂ）に示したのと同じトレンチのＴＥＭ断面像を示す。この長いトレンチにおいて、ＡＰＢは観察されていない。トレンチの長さ全体に沿って二重ステップ付Ｇｅバッファ層上で成長した平坦で均一なＩｎＰ層が得られている。
【００９４】
式（２）に示すように、局所的なＧｅ厚さが変化した場合、対応する原子ステップ密度が変化することになる。トレンチ内で選択成長したＧｅ層は、均一なＧｅ表面プロファイルおよび表面電子ステップ密度をもたらす均一な厚さを有する。表面ステップ密度は、トレンチ幅および、Ｇｅ表面とＳｉ基準表面との最大距離の両方によって決定される。後者は、トレンチ中央のエッチング深さおよびバッファ層厚さによって制御できる。これは、バッファ層でのステップ密度および、その上に成長するＩＩＩ−Ｖ化合物材料の品質を制御する方法を提供する。
【００９５】
得られた無欠陥の選択エリア成長ＩｎＰ層は、標準的なＳｉ（００１）基板上でのＩＩＩ−Ｖチャネルデバイス製造を可能にする。
【技術分野】
【０００１】
本発明は、上部にＩＩＩ−Ｖ化合物半導体材料を備えた人工(engineered)基板、および半導体基板の上にこうしたＩＩＩ−Ｖ化合物半導体材料を製造する方法に関する。
【背景技術】
【０００２】
高性能のＩＩＩ−Ｖ相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、即ち、シリコン代替のチャネルとして高移動度ＩＩＩ−Ｖ材料（例えば、ＧａＡｓまたはＩｎＧａＡｓ）を利用したある種のＣＭＯＳの発展は、シリコン基板上に無欠陥ＩＩＩ−Ｖ材料をエピタキシャル成長させる困難さに苦しんでいる。
【０００３】
最初に、ＩＩＩ−Ｖ材料の格子定数とＳｉの格子定数の間に大きな格子不整合が存在している。ＩＩＩ−Ｖ材料をエピタキシャル成長させる他の困難さは、逆相境界（ＡＰＢ: Antiphase domain boundary）の形成であり、これは深いレベルの非発光性再結合中心として機能し、その結果、デバイスの電気的性能を著しく劣化させる実際の欠陥である。
【０００４】
ＡＰＢを回避するには、２度より大きいミスカット(miscut)角を持つＳｉ（００１）基板またはＧｅ（００１）基板を採用しており、広く用いられるミスカット角は６度である。しかしながら、ミスカット基板の使用は、パターン化したウエハ上でのＩＩＩ−Ｖ化合物半導体のエピタキシャル成長において追加の問題を誘発し、例えば、配向に対する表面モフォロジ(morphology)および結晶品質の依存性（非等方性）があり、その結果、ＣＭＯＳデバイス製造での採用にとって著しい障壁をもたらす。さらに、キャリア輸送に対するミスカットの実際の影響は明らかでない。
【０００５】
さらに他の不具合は、ミスカットＳｉ（００１）基板は、Ｓｉ ＣＭＯＳ産業において標準的でない。その結果、大きな関心事は、ＡＰＢ無しＩＩＩ−Ｖ材料を、広く使用されている（００１）配向Ｓｉ基板の上に成長させることである。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＡＰＢ無しＩＩＩ−Ｖ化合物半導体を含む人工基板の製造方法を提供することである。
【０００７】
本発明の更なる目的は、半導体基板上に成長した逆相境界（ＡＰＢ）無しＩＩＩ−Ｖ化合物半導体を提供することである。
【課題を解決するための手段】
【０００８】
この目的は、第１の独立請求項の方法によって達成される。
【０００９】
この更なる目的は、第２の独立請求項の人工半導体基板によって達成される。本発明に係るＩＩＩ−Ｖ化合物半導体材料を製造する方法は、
｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程であって、凹部領域は露出基板において所定の幅を有するものであり、
凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程であって、バッファ層は、所定の厚さを有し、ＩＶ族半導体材料を含むものであり、
バッファ層の表面を粗面化(roughening)するために、ＩＶ族半導体の粗面化温度より高い温度またはこれと等しい温度で熱処理を印加する工程とを含み、
凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に二重ステップ(double stepped)表面を有する丸み形状をなし、ステップ密度×ステップ高さがバッファ層表面のどこでも０．０５以上であるように選択される。該方法は、凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するＩＩＩ−Ｖ化合物半導体材料で少なくとも部分的に充填する工程をさらに含む。
【００１０】
ＩＶ族半導体材料の二重ステップ表面の上では、全てのテラス(terrace)は同じ配向を有しており、このことは、ＡＰＢ無しＩＩＩ−Ｖ化合物半導体を成長させるための開始表面として極めて適したものになる。発明者は、熱処理時のバッファ層内の二重ステップ表面形成は、所定の厚さを有するバッファ層を成長させ、基板を少なくとも部分的に露出する、所定の幅の絶縁層内の凹部領域にＩＶ族半導体材料を含むことによって、局所制御の手法で促進可能であることを見出した。
【００１１】
本発明によれば、凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に、二重ステップ表面を有する丸み形状をなし、ステップ密度×ステップ高さが、バッファ層表面のどの場所でも０．０５以上であるように選択される。ステップ密度×ステップ高さが、バッファ層表面のどの場所でも０．０５以上である場合、二重ステップ形成はエネルギー的に有利になることが判明した。二重ステップ形成を促進するために、熱処理の温度は、バッファ層材料の粗面化温度より高いか、これと等しいことが必要である。この温度では、ステップ形成の自由エネルギーはゼロになり、換言すると、二重ステップ形成を阻止するエネルギー障壁はゼロである。
【００１２】
本発明によれば、バッファ層は、｛００１｝配向を有する半導体材料からなる基板の上に成長する。｛００１｝配向は、等価な面（（００１），（１００）等）の群(family)を参照し、それは、例えば、大量シリコン製造で広く使用されているように正確な配向である。本発明の方法では、基板のミスカットまたはオフカットは必要としない。これは、僅かな誤配向(misorientation)を利用して、ＩＩＩ−Ｖ成長材料内で逆相境界（ＡＰＢ）領域の形成を防止する先行技術の基板と比べて、極めて重要な利点である。｛００１｝配向を有する半導体材料からなる基板は、ＣＭＯＳ産業において標準的であり、従って、ＩＩＩ−Ｖ化合物を成長させるための基板として高く要望されている。
【００１３】
本発明の実施形態において、基板は、正確な｛００１｝配向を持つシリコンで製作でき、絶縁層はシリコン酸化物とすることができる。好都合には、複数の凹部領域は、典型的にはシリコン酸化物からなる隔離エリアによって分離された、シリコン内の活性エリアを定義するＳＴＩ（shallow trench isolation: 浅いトレンチ分離）パターン内に形成できる。こうして凹部領域は、その側壁がシリコン酸化物内にあるように定義され、一方、その底部はシリコン（００１）基板を露出させる。この手法では、ウエハ（基板）上の凹部領域の幾つかは、本発明の方法に従ってＩＩＩ−Ｖ化合物材料で充填でき、一方、同じウエハ上にある他の凹部領域は、結晶ゲルマニウムで充填できる。これにより活性エリアを２つの異なる材料で実現でき、こうして例えば、最新のＣＭＯＳデバイスのヘテロ集積化を可能にする。
【図面の簡単な説明】
【００１４】
全ての図面は、本発明の幾つかの態様および実施形態を図示すことを意図している。記載した図面は、概略的なものに過ぎず、非限定的である。
【００１５】
【図１】トレンチ幅（ｗ）およびバッファ層厚（ｈ）が（１）ｗ＝１００ｎｍ，ｈ＝２０ｎｍ、（２）ｗ＝１００ｎｍ，ｈ＝５０ｎｍ、（３）ｗ＝３００ｎｍ，ｈ＝２０ｎｍ、（４）ｗ＝３００ｎｍ，ｈ＝５０ｎｍである組合せについて、ステップ密度×ステップ高さ（左側）および等価なミスカット角（右側）をトレンチの中心からの距離（ｘ）の関数として示す。０．０５での水平破線は、二重ステップ表面領域（ＤＢ）の最低境界線を示す。
【図２】一実施形態に係る本発明の方法を概略的に示し、該方法は、（ａ）（００１）または等価な配向を持つ半導体基板（１）を露出させる、絶縁材料（２）内でのトレンチ形成と、（ｂ）ＩＶ族半導体材料からなるバッファ層（３）のエピタキシャル成長と、（ｃ）挿入部分に示した、ＩＶ族半導体材料の二重ステップ表面を形成するための熱処理とを含む。
【図３】代替の実施形態に係る本発明の方法を概略的に示し、該方法は、（ａ）（００１）または等価な配向を持つ半導体基板（１）を露出させる、絶縁材料（２）内でのトレンチ形成と、（ｂ）トレンチ内で露出した基板の等方性エッチングと、（ｃ）ＩＶ族半導体材料からなるバッファ層（３）のエピタキシャル成長と、（ｄ）ＩＶ族半導体材料の二重ステップ表面を形成するための熱処理とを含む。
【図４】さらに他の実施形態に係る本発明の方法を概略的に示し、該方法は、（ａ）（００１）または等価な配向を持つ半導体基板（１）を露出させる、絶縁材料（２）内での二重ダマシン(damascene)構造形成と、（ｂ）二重ダマシン構造の底部で露出した基板の等方性エッチングと、（ｃ）ＩＶ族半導体材料からなるバッファ層（３）のエピタキシャル成長と、（ｄ）ＩＶ族半導体材料の二重ステップ表面を形成するための熱処理とを含む。
【図５】実施形態の１つに係る本発明の方法を概略的に示し、（ａ）ＳＴＩトレンチがＳｉ（００１）基板上に定義され、狭い（サブミクロン）トレンチ（左側）と広いトレンチ（右側）である。（ｂ）露出Ｓｉ基板に凹部を形成し、その結果、凸面が得られ、その上に薄いＧｅ層が堆積される。（ｃ）サブミクロントレンチの中心におけるＧｅ表面上の原子ステップの拡大図。トレンチ中心（ｘ＝０）およびトレンチ中心近傍におけるステップ密度の差が狭いトレンチと広いトレンチとの間で観察できる。原子ステップと関連したパラメータ、トレンチ幅ｗ、原子ステップ高さｄ、テラス幅ｌ、Ｇｅ表面から基準Ｓｉ表面までの最大距離ｈを示している。
【図６】１００ｎｍ幅（ａ）および２００ｎｍ幅（ｂ）のＳＴＩトレンチ内で成長したＩｎＰ層のＴＥＭ断面像を示す。ＨＣｌ気相エッチングを用いたＳｉ凹部の後、｛１１１｝および｛３１１｝Ｓｉファセットが得られた。貫通転位（ＴＤ）がトレンチ底部に閉じ込められている。
【図７】図６（ｂ）において２００ｎｍトレンチに沿ったＴＥＭ断面像を示す。
【発明を実施するための形態】
【００１６】
本発明を特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項のみによって限定される。説明する図面は、概略的に過ぎず、非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。
【００１７】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうした用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００１８】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した実施形態がここで説明または図示した以外の他の向きで動作可能である。
【００１９】
請求項で使用される用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。それは、記載した特徴、整数、ステップまたは構成要素の存在を参照したように特定しているものと解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはそのグループの存在または追加を排除していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなるデバイスに限定すべきでない。本開示および請求項に関して、少なくとも構成要素Ａ，Ｂはデバイスの一部であることを意味する。
【００２０】
格子不整合の問題に取り組む幾つかの方法がある。一般的な方法の１つは、アスペクト比が充分に高い場合、欠陥がトレンチ底部で捕捉されるような高いアスペクト比の構造を使用することである。しかしながら、この方法は、大きな不整合から由来する欠陥を完全に除去するのには不充分である。
【００２１】
他の方法は、小さなトレンチの底部から由来する欠陥を抑制することを含む横方向成長の手法を使用することであり、無欠陥のＩＩＩ−Ｖ化合物材料を横方向に成長させて、不整合問題を回避している。しかしながら、この方法は、形成すべきデバイスにとって、トレンチ上部に禁制エリアを設けることになる。このエリア（領域）は無欠陥ではないからである。さらに、横方向成長の手法は、一般にＳｉ（１１１）ウエハにのみ適用される。Ｓｉ（００１）上でのＩＩＩ−Ｖ化合物の直接成長がかなり困難なためである。
【００２２】
ＩＩＩ−Ｖ化合物材料をＳｉ基板上に集積させる１つの手法が、ＳＴＩ（浅いトレンチ分離）パターンを持つ構造での選択的エピタキシャル成長である。ＳＴＩパターンの典型的な例が、明細書の他の場所で詳細に説明している。サブミクロントレンチ内でのアスペクト比捕捉効果（ネッキング効果としても知られている）に起因して、欠陥の幾つかが捕捉可能であり、消滅させることができる。
【００２３】
選択的エピタキシャル成長により、ＩＩＩ−ＶチャネルｎＭＯＳデバイスの近傍でＧｅチャネルｐＭＯＳを製造することが可能になり、高性能ＣＭＯＳデバイスが単一のＳｉ基板上に製造できることになる。さらに、Ｓｉチップ上での光電子デバイスの集積化が、専用Ｓｉエリア上においてＩＩＩ−Ｖ材料の選択的エピタキシャル成長を必要とするであろう。
【００２４】
パターン無し（ブランケット）基板上でエピタキシャル成長したＩＩＩ−Ｖ化合物材料内での逆相境界の形成を回避するため、ミスカット基板（ウエハ）を導入した。
【００２５】
ミスカット基板またはオフカット基板は、主軸から数度だけ意図的にミスカットした表面結晶配向を有する基板である。この傾きはミスカット角と称されており、こうしたミスカット基板の表面は微斜(vicinal)結晶面として知られている。微斜結晶面が、低指数方向に対して僅かに誤配向（misorientation）したものであり、典型的には、低指数方向のテラスおよび誤配向に適合するステップからなる。
【００２６】
ミスカットＳｉウエハは、大量ウエハ製造にとって標準的でなく、ＩＩＩ−Ｖ化合物材料の成長に対して追加の問題を提示する。例えば、パターン化したミスカットＳｉウエハ上でのＩＩＩ−Ｖ化合物材料のエピタキシャル成長の際、パターン方向（例えば、トレンチ方向）に対して優先的な成長が進展する。この非等方性の挙動は、デバイスの性能にさらに影響を及ぼす不要なマクロステップ欠陥を生成する。
【００２７】
微斜面の表面誤配向は、単層（ＳＬ）および二重層（ＤＬ）のステップによって調整でき、基本格子構造のままでステップ高さおよびテラス幅が異なるだけの表面を生じさせる。しかしながら、ある種のステップのテラス幅がミスカット基板全体に渡って同じ値を有する。
【００２８】
微斜Ｓｉ（１００）の単一ステップ表面は、２×１および１×２の周期のテラスを持つ２つの副格子(sublattice)構造を有しており、ＡＰＢ無しＩＩＩ−Ｖ化合物材料を成長させるための開始表面としては不適切である。他方、二重層ステップ表面の上において全てのテラスが同じ配向を有することは、ＡＰＢ無しＩＩＩ−Ｖ化合物材料を成長させるための開始表面として極めて適切なものになる。二重層ステップのみを有する微斜面のテラスは、基板全体に渡って同じ幅および高さを有するであろう。２つのタイプの単層ステップ（ＳＡとＳＢ）および２つのタイプの二重層ステップ（ＤＡとＤＢ）が存在する。単層ステップから二重層ステップ（詳細にはＤＢ）への移行は、あるアニール処理下で可能である。
【００２９】
本発明によれば、表面二重（Ｂ）ステップ形成が、局所制御の方法、例えば、正確な｛００１｝配向を有するパターン化基板の凹部領域において、最初にＩＶ族半導体材料、例えば、Ｇｅを含むかまたは全体としてこれで形成された薄いバッファ層を成長し、続いて高温処理を行うことによって促進できることが判明した。熱処理を適用すると、凹部領域にある薄いバッファ層は、表面エネルギー最小化の結果、湾曲（凹面）形状をとる。湾曲した表面は、高密度の表面ステップを有し、局所表面曲率に依存して、単一ステップ、単一二重混合ステップおよび二重ステップが発生する。
【００３０】
我々は、ステップ密度とステップ高さの積が、丸み表面のどの地点でも０．０５より大きい場合、二重ステップ形成がエネルギー的に優遇されることを見出した。ステップ密度×ステップ高さのこの値は、約３度の表面傾斜／誤配向に対応している。明細書を通じて、この局所傾斜は等価ミスカット角とも称している。
【００３１】
ステップ密度は、単位長当たりのステップの数として定義される。熱処理の際、二重ステップは、湾曲した表面全体に渡って形成される。トレンチ中心での二重ステップは、トレンチ壁近傍での二重ステップとは異なるテラス幅を有するようになる。二重ステップのステップ高さは、Ｓｉ，Ｇｅなどのダイヤモンド構造を持つ材料については格子定数の半分（ａ／２）と等しい。これはＩＶ族半導体材料の合金についても有効である。
【００３２】
特に、二重ステップ表面のステップ高さは、Ｇｅでは約０．２８３ｎｍ（Ｇｅの格子定数は約０．５６６ｎｍ）であり、一方、Ｓｉでは、０．２７１ｎｍ（Ｓｉの格子定数は約０．５４３ｎｍ）。二重ステップ表面のステップ高さは所定の材料で一定であるとした場合、二重ステップ表面の形成に関する制約は、所定の材料ではステップ密度の制約に言い換えられる。例えば、ゲルマニウムでは、二重ステップ表面を形成するには、約１／（５ｎｍ）または０．２ｎｍ−１のステップ密度が要求される。
【００３３】
換言すると、単一ステップは、熱力学的に不安定であり、トレンチ中心でのテラス幅が５ｎｍより小さいか、これと等しい場合、二重ステップに変換できる。トレンチ幅のより低い値、例えば、２〜５ｎｍの値が、ＩＩＩ−Ｖ化合物材料成長のための開始表面として有益になる。成長するＩＩＩ−Ｖ化合物材料に依存して変更が可能であり、過度な負担なしで当業者によって最適値が決定できる。
【００３４】
バッファ層曲率は、バッファ層厚さ及び／又はトレンチ（凹部）幅を変更することによって制御できる。
【００３５】
図１に示すように、所定のバッファ層厚さ、例えば、２０ｎｍでは、１００ｎｍ（カーブ１）トレンチだけが、トレンチ中心（の近傍）（約５ｎｍ未満のｘ）で二重ステップ領域（ＤＢ）に入っている。図１において二重ステップ領域は、水平点線の上方にある範囲であり、少なくとも３度の等価誤配向および０．０５以上の（ステップ密度×ステップ高さ）の値に対応している。
【００３６】
１００ｎｍ幅のトレンチ内で成長したより厚いバッファ層（例えば、５０ｎｍ）では（カーブ２）、トレンチ中心に極めて接近した距離（約３ｎｍのｘ）が既に二重ステップ領域に入っている。
【００３７】
図１に示すように、より幅広のトレンチ（カーブ３と４、ｗ＝３００ｎｍ）は、単一ステップ領域内でトレンチ中心の近傍から離れており、これらの幅広トレンチ内でのＩＩＩ−Ｖ成長の際、ＡＰＢ形成にとって高いリスクが存在することを意味する。これらの幅広トレンチ内での二重ステップ形成を促進するためには、より厚い成長層を使用すべきである。
【００３８】
一実施形態では、二重ステップ表面を持つバッファ層は、次の工程によって形成される。（ｉ）露出した基板上に、ＩＶ族半導体材料を含むバッファ層をエピタキシャル成長させる。（ｉｉ）熱処理を適用して、バッファ層の二重ステップ表面を形成する。
【００３９】
熱処理の温度は、バッファ層を形成するＩＶ族半導体材料の粗面化温度より高いか、これと等しい。例えば、ゲルマニウムの場合、その温度は、６００℃より高く、好ましくは６５０℃より高く、より好ましくは７００℃より高い。ゲルマニウムの場合、その上限は約８００℃である。アニール温度を選択する場合、層厚に伴って粗面化温度の一定の変動を考慮する必要がある。粗面化温度は、層厚が減少するにつれて、僅かに増加することがあるからである。
【００４０】
表面が粗くなり、即ち、粗面化転移を受けると、その温度でステップが自発的に形成される。この温度で、ここでは粗面化温度と称しており、ステップ形成の自由エネルギーはゼロになる。
【００４１】
本発明の一実施形態は、熱処理の印加の際、バッファ層は、表面のどこでも（ステップ密度×ステップ高さ）が０．０５以上である二重ステップ表面を有する凹面形状をとるように、バッファ層の厚さおよび凹部領域の幅を選択することをさらに含む。「表面のどこでも」とは、トレンチの中心およびその近傍で、少なくとも０．０５の（ステップ密度×ステップ高さ）が達成されることを意味する。この最小値は、約３度の局所表面傾斜に対応する。本実施形態は、図２（ａ）〜（ｃ）に概略的に示している。
【００４２】
ここで使用したように、「凹面」は、下記の定義に従って使用しており、即ち、凹面形状が、減少する傾斜を有する関数によって表現できる。ここで「減少する」とは、「厳密に減少する」ことではなく、「増加しない」ことを意味し、ゼロ傾斜を許容する。
【００４３】
本発明の他の実施形態では、該方法は、バッファ層を形成する前に、凹部領域内で露出した基板の等方性エッチングを実施することを含み、その結果、露出基板は凸面形状をとる。その後、バッファ層も凸面形状を有するように形成（成長）される。熱処理を印加すると、表面のどこでも０．０５以上の（ステップ密度×ステップ高さ）を有する二重ステップ表面が形成される。「表面のどこでも」とは、トレンチの中心およびその近傍で、少なくとも０．０５の（ステップ密度×ステップ高さ）の値が達成されることを意味する。本実施形態は、図３（ａ）〜（ｄ）に概略的に示している。
【００４４】
ここで使用したように、「凸面」は、下記の定義に従って使用しており、即ち、凸面形状が凹面形状の鏡像であり、増加する傾斜を有する関数によって表現できる。上記と同様に、「増加する」の解釈は、ゼロ傾斜を含む。
【００４５】
本発明の実施形態において、等方性エッチングは、ウェットエッチングプロセスによって実施できる。基板がシリコンで形成された実施形態では、基板を等方性エッチングするためにＫＯＨエッチング液が使用でき、これにより凸面形状を形成している。
【００４６】
代替として、本発明の他の実施形態において、等方性エッチングは、気相エッチングでもよく、例えば、シリコンの場合、ドライ−ガス気相ＨＣｌ、あるいは基板を等方性エッチングするのに適した薬品を用いた反応性イオンエッチングでもよい。
【００４７】
異なる実施形態において、基板の等方性エッチング後で、バッファ層を形成する前に、追加の熱処理が実施できる。好ましくは、この追加の熱処理は、ＩＶ族バッファ層が成長するエピ反応容器内でその場(in-situ)で適用することができ、これにより基板表面に存在する自然酸化物及び／又は汚染物を除去できる。
【００４８】
本発明の異なる実施形態では、凹部領域は、二重ダマシン(damascene)プロファイルを有することができる。二重ダマシンプロファイルは、図４（ａ）に概略的に示しており、底部において基板を露出するビアまたは孔と、その上にトレンチ、好ましくは下方のビアより幅広のトレンチとを有する凹部領域のプロファイルとして先行技術で知られている。ＩＩＩ−Ｖ化合物半導体材料を二重ダマシン凹部プロファイル内で成長させることは、凹部領域（ビアの上方）の中心および、ＩＩＩ−Ｖベースのデバイスにとって活性エリアとして使用可能な横方向トレンチの両方において、大きな面積の高品質（ＡＰＢ無し）ＩＩＩ−Ｖ化合物半導体材料を形成できるという追加の利点を有する。
【００４９】
本発明の異なる実施形態では、第１半導体材料は、ＩＶ族半導体材料、例えば、シリコンまたはゲルマニウムまたはこれらの組合せ（合金）である。
【００５０】
本発明の実施形態では、基板は、正確な｛００１｝配向を持つシリコンで形成できる。
【００５１】
さらに、本発明の実施形態では、絶縁層は、シリコン酸化物とすることができる。好都合には、凹部領域は、典型的にはシリコン酸化物からなる隔離エリアによって分離された、シリコン内の活性エリアを定義するＳＴＩ（浅いトレンチ分離）パターン内に形成できる。
【００５２】
凹部領域は、その側壁がシリコン酸化物内にあるように定義され、一方、その底部はシリコン（００１）基板を露出させる。この手法では、ウエハ（基板）上の凹部領域の幾つかは、本発明の方法に従ってＩＩＩ−Ｖ化合物材料で充填でき、一方、同じウエハ上にある他の凹部領域は、結晶ゲルマニウムで充填できる。これにより活性エリアを２つの異なる材料で実現でき、こうして例えば、最新のＣＭＯＳデバイスのヘテロ集積化を可能にする。
【００５３】
本発明のいろいろな実施形態において、バッファ層のＩＶ族半導体材料はゲルマニウムとすることができる。
【００５４】
本発明の方法によれば、バッファ層のＩＶ族半導体材料およびＩＩＩ−Ｖ化合物半導体材料の両方は、例えば、ＬＰ ＣＶＤまたはＭＯＶＰＥの反応容器、またはＭＢＥチャンバ内でエピタキシャル成長が可能である。
【００５５】
バッファ層をエピタキシャル成長させる工程、熱処理を適用して、二重ステップ表面を形成する工程、および凹部領域を少なくても部分的にＩＩＩ−Ｖ化合物半導体材料で充填する工程は、異なるツール上の別個のチャンバ内、または同じプロセスチャンバ／反応容器内で真空破壊なしで、または同じ集団(cluster)ツール上の異なるチャンバ内で実施可能である。
【００５６】
さらに、バッファ層の成長前に、基板を等方性エッチングするために気相エッチングを採用している実施形態では、気相エッチングは、バッファ層がエピタキシャル成長する同じチャンバ／反応容器内で好都合に実施できる。
【００５７】
バッファ層がゲルマニウムで形成される本発明の実施形態では、熱処理は、Ｈ２およびＡｓ含有雰囲気中で、６００℃〜８００℃の、粗面化温度より高い温度で実施できる。熱処理は、ＩＩＩ−Ｖ化合物の成長前に、ＭＯＶＰＥ反応容器内のその場(in-situ)で実施できる。Ａｓ前駆物質（例えば、ＴＢＡｓまたはアルシンＡｓＨ３）を含む雰囲気中でバッファ層を前処理することは、ＩＩＩ−Ｖ化合物の成長にとって有益なＩＶ族終端表面を形成する。二重ステップ形成に加えて、Ｈ２／Ａｓ含有雰囲気中での熱処理は、表面上に存在する自然ゲルマニウム酸化物を除去し、ＩＩＩ−Ｖ化合物材料のエピタキシャル成長のための使用に用意したＩＶ族終端表面を形成する。
【００５８】
本発明の実施形態では、凹部領域内で成長したＩＩＩ−Ｖ化合物半導体は、ＩＩＩ−ヒ化物(arsenide)、ＩＩＩ−リン化物(phosphide)、ＩＩＩ−窒化物(nitride)、ＩＩＩ−アンチモン化物(antimonide)またはこれらの組合せなど、任意のＩＩＩ−Ｖ化合物とすることができる。
【００５９】
好ましくは、ＩＩＩ−Ｖ化合物半導体は、閃亜鉛鉱(zincblende)結晶構造を有する。より好ましくは、ＩＩＩ−Ｖ化合物半導体は、ＡｌＡｓ，ＡｌＰ，ＡｌＳｂ，ＢＮ，ＢＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂ，ＩｎＡｓ，ＩｎＰ，ＩｎＳｂまたはこれらの組合せからなるグループから選択される。
【００６０】
上述した方法を用いて、人工半導体基板が得られ、該基板は下記の構成を備える。
ａ．｛００１｝配向を有する半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内において、基板を少なくとも部分的に露出させる凹部領域。
ｂ．凹部領域内で、露出基板の上に位置し、これと接触するバッファ層。バッファ層は、ＩＶ族半導体材料を含み、上部に二重ステップ表面を備えた湾曲形状を有する。
ｃ．凹部領域を少なくとも部分的に充填するＩＩＩ−Ｖ化合物半導体材料。ＩＩＩ−Ｖ化合物半導体材料は、バッファ層の二重ステップ表面の上に位置し、これと接触する。
【００６１】
実施形態において、凹部領域内での露出基板および湾曲したバッファ層の両方は、凸面形状を有してもよい。基板は、凹部領域内で凸面形状を局所的に有してもよい。明細書の別の場所で示すように、凸面形状は、凹部領域内の露出基板の等方性エッチングによって形成できる。その後、凸面形状基板の上でバッファ層がエピタキシャル成長し、これもまた凸面形状を有するようになる。湾曲したバッファ層のトレンチ中心の近傍での局所傾斜は、熱処理後に（ステップ密度×ステップ高さ）の値が少なくとも０．０５である二重ステップ表面を達成するのに充分なように高くすべきである。所定のトレンチ幅では、これは、トレンチ中心での等方性エッチング深さおよびバッファ層の厚さを調整することによって制御できる。凸面形状基板の局所傾斜は、好ましくは、バッファ層の局所傾斜より僅かに大きい。
【００６２】
代替の実施形態では、バッファ層は、凹面形状を有してもよい。バッファ層の厚さおよび凹部領域の幅は、熱処理後の適用の際、（ステップ密度×ステップ高さ）が０．０５以上である二重ステップ表面が得られるように選択される。
【００６３】
本発明の実施形態では、二重ステップ表面のテラス幅は、２〜５ｎｍとすることができる。
【００６４】
各種実施形態では、凹部領域は、５００ｎｍ未満、より好ましくは２００ｎｍ未満の幅を有する。
【００６５】
特定の実施形態において、Ｓｉ（００１）での凹部領域は約２００ｎｍの幅を有し、バッファ層はゲルマニウムで形成され、バッファ層の厚さは１０〜５０ｎｍである。
【００６６】
幾つかの実施形態によれば、凹部領域は、図４（ａ）に示すように、二重ダマシンプロファイルを有する。
【００６７】
最初に、二重ダマシンプロファイルは、Ｓｉ（００１）ウエハ上でのＳＴＩ初期パターンからスタートして、標準の二重ダマシン（ビア・ファーストまたはトレンチ・ファースト）処理技術を用いてパータン形成できる。第２に、図４（ｂ）に示すように、トレンチ底部で、凸面シリコン凹部がエッチングされる（例えば、バイアス制御を持つ塩素系の反応性エッチャント）。その後、シリコン基板のドライエッチングによって生じたトレンチ表面損傷は、薄い犠牲酸化層を除去することによって除去できる。
【００６８】
二重ダマシンＳＴＩパターン化したウエハは、ＩＩＩ−Ｖ化合物材料の成長（図４（ｃ））の前に、続いてトレンチ内でのＧｅバッファ層の選択的エピタキシャル成長が行われる。
【００６９】
特定の例では、最初にＩｎＰ層がＧｅバッファ層の上部に成長した後、ＩｎＧａＡｓ層が成長して、（００１）シリコン基板上での無欠陥ＩｎＧａＡｓチャネルの構築を完成させる。
【００７０】
二重ダマシン構造の利点は、無欠陥横方向成長ゾーンの形成を可能にする点である。本発明の方法に係る二重ステップ表面の局所形成と組み合わせた場合、得られるＩＩＩ−Ｖ化合物の無欠陥エリアは、中心および横方向成長ゾーンの両方を含んで、かなり大きい。
【００７１】
特定の実施形態が、薄いＧｅバッファ層を用いることによって、正確な（００１）配向Ｓｉ基板上でサブミクロントレンチ内での逆相境界なしＩｎＰ層の選択的エリア成長を開示する。
【００７２】
逆相境界は、本発明の方法に従って、Ｇｅバッファ層上の二重ステップの制御された形成によって巧みに回避された。欠陥ネッキング(necking)効果と組み合わせた、二重ステップのＧｅバッファ層に起因した逆相境界の排除は、トレンチ内で無欠陥ＩｎＰ層を生産する。
【００７３】
Ｇｅバッファ層は、正確な（００１）配向Ｓｉ上で、サブミクロントレンチ内での選択的エリア成長によって形成される。
【００７４】
この特定の実施形態では、２００ｍｍ Ｓｉ（００１）基板を使用する。１００ｎｍおよび２００ｎｍの幅で、０．５μｍ〜１００μｍのトレンチ長さを持つトレンチ（凹部領域）が、Ｓｉ−ＣＭＯＳ製造での従来のＳＴＩパターニング手法で定義される。こうしてＳｉウエハ表面全体の約１０％が、ＩｎＰ堆積のためのトレンチ底部で露出した。
【００７５】
ＳＴＩ絶縁層（ＳｉＯ２）の厚さは約３００ｎｍである。標準のウェットクリーニングおよびＨＦ浸漬の後、２つの絶縁エリア間にあるＳｉ活性エリアは、エピタキシャル反応容器内で８５０℃、１０ＴｏｒｒでのＨＣｌ気相エッチングによって、約４００ｎｍの深さに凹んだ。自然酸化物の除去のために８５０℃でその場(in-situ)Ｈ２焼成(bake)を先行させた。続いて、４５０℃、大気圧、ＧｅＨ４前駆物質（Ｈ２キャリアガス中で１％）を用いて、薄い（約３０ｎｍ）Ｇｅ層を成長させた。
【００７６】
薄いＧｅ（バッファ）層の堆積後、ウエハを５０×５０ｍｍ２片に劈開し、有機金属気相エピタキシ（ＭＯＶＰＥ）反応容器の中に投入した。トリメチルインジウム（ＴＭＩｎ）をＩＩＩ族元素前駆物質として使用した。Ｖ族元素については、ターシャリーブチルアルシン（ＴＢＡｓ）およびターシャリーブチルホスフィン（ＴＢＰ）を使用した。
【００７７】
ＩｎＰエピタキシャル成長を実施する前に、７４０℃で、ＴＢＡｓおよびＨ２キャリアガスの存在下で減圧して熱処理（エピ前焼成）を行い、３つの目標、即ち、Ｇｅ自然酸化物の除去、Ａｓ終端表面の実現および二重ステップ形成の促進を図った。
【００７８】
この焼成に続いて、温度を４２０℃まで降下させ、約３０ｎｍのＩｎＰシード層を成長させた。ＩｎＰシード層の成長後、バルクＩｎＰ層の成長のために温度を６４０℃まで上昇させた。結晶欠陥は、透過型電子顕微鏡法（ＴＥＭ）で特徴付けした。
【００７９】
原子ステップを生成するために、薄いＧｅバッファ層を選択した。Ｇｅ二重ステップはより安定的であり、Ｓｉに必要な温度と比べてかなり低い温度で形成できるからである。原子ステップ生成機構および制御パラメータは、図５に概略的に示している。
【００８０】
トレンチ底部で露出したＳｉ基板をオーバーエッチング（等方性）することによって、凸面が得られる。ＳｉファセットはＳｉ凹みの際に形成してもよいが（図５ｂ）、これらは本発明の方法は必要とはしていない。ミクロン幅のトレンチ（図５ｂの右側）では、（００１）面がトレンチ中心で残留しており、原子ステップの形成を妨害している。
【００８１】
次の工程では、薄いＧｅ層がＳｉファセット面の上で成長する。Ｇｅエピタキシャル層は、開始Ｓｉ表面に続いているが、表面エネルギー最小化の結果として、２つの隣接ファセット間の鋭い交差部をぼかしている。Ｇｅバッファ層の上に二重ステップ表面を形成するために、高温処理を使用する。Ｇｅ表面粗面化温度より高い約７００℃で、ステップ形成エネルギーがゼロに接近し、表面ステップ形成を促進する。
【００８２】
高温アニール適用の結果、Ｇｅ表面は、二重ステップを含んだ丸み付け表面に発展する傾向がある。丸みＧｅ表面の上でのステップ密度は、所定の表面プロファイルを想定することによって解析的に概算できる。サブミクロンのトレンチでは、表面プロファイルは、下記の式（１）によって記述される楕円形表面と考えることができる。
【００８３】
【数１】
【００８４】
ここで、図５ｃに示すように、ｗはトレンチ幅、ｈは、Ｇｅ表面から基準Ｓｉ表面までの最大距離である。表面ステップ密度は、表面の傾斜から取得できる。
【００８５】
【数２】
【００８６】
式（２）は、表面ステップ密度は、トレンチ幅ｗおよび、Ｇｅ表面と基準Ｓｉ表面との最大距離ｈに依存することを示している。
【００８７】
一般に、トレンチのエッジでのＧｅ表面ステップ密度は、トレンチ中心よりかなり大きい。微斜Ｇｅ（００１）面での二重ステップ形成エネルギー論によれば、トレンチ中心でのＧｅ二重ステップ形成を確保するには、最小ステップ密度が必要であり、これは、トレンチ中心の近傍（ｘ≒５ｎｍ）で積（ステップ密度×ステップ高さ）が０．０５である最小値に対応している。ステップ密度のこの値は、３°微斜表面でのステップ密度と等価である。より幅広のトレンチでは、トレンチ中心の近傍で同じステップ密度を生成するには、より大きなｈが必要になる。
【００８８】
一般に、アニールの際、単一ステップ表面と二重ステップ表面との間の移行が発生する臨界角は、約２°と計算されている。実験データは、同じ角度について、１°および３．５°の上下範囲にそれぞれ位置している。本願では、３°の局所不整合（臨界角）と等価なステップ密度が、高品質（ＡＰＢ無し）ＩＩＩ−Ｖ化合物材料の成長を達成するための安全限界と考えている。
【００８９】
図６は、ＩｎＰ成長後、１００ｎｍ幅および２００ｎｍ幅のトレンチのＴＥＭ断面像を示す。Ｓｉ凹みの後、Ｓｉ｛１１１｝および｛３１１｝ファセットが観察されている。凹部表面の鋭いエッジは、ＩｎＰがＳｉファセット面上で直接成長した場合、間隙(void)を発生させたであろう。薄いＧｅバッファ層は、鋭いエッジを緩和して、比較的丸い表面が得られている。トレンチ中心の近傍でのステップ密度は、両方のトレンチにおいて０．０５よりも著しく高い。
【００９０】
Ｇｅバッファ層の丸み付け（湾曲した）Ｇｅ表面は、幾つかの利点がある。第１に、丸み表面は、最初に高密度の単一原子ステップを生成する。Ｇｅ表面粗面化温度より高い温度でアニールを行うと、単一ステップ表面が移動して、二重Ｂステップに合体する。Ｇｅバッファ層での二重Ｂステップの形成は、その上でＡＰＢ無しＩＩＩ−Ｖ化合物材料の成長を可能にする。
【００９１】
丸み付けＧｅ表面は、ファセットをぼやかし、続くＩｎＰ成長は、次の異なる結晶配向の代わりにステップフロー成長モードでＧｅ表面に続いており、その結果、ＩＩＩ−Ｖ化合物層内で空隙形成が生じない。
【００９２】
最後に、丸み付けＧｅ表面は、結晶ファセットがトレンチ中心で合体した場合、空隙形成と関連した結晶境界の形成を回避している。さらに、全ての貫通転位（ＴＤ）がトレンチ底部で閉じ込められる。有益な欠陥ネッキング効果と組み合わせたＡＰＢの巧みな抑制により、トレンチ上部での無欠陥ＩｎＰ層をもたらす。
【００９３】
２００ｎｍトレンチに沿ったＴＥＭ分析を実施して、ＡＰＢの不存在を大きなエリアで確認した。図７は、図６（ｂ）に示したのと同じトレンチのＴＥＭ断面像を示す。この長いトレンチにおいて、ＡＰＢは観察されていない。トレンチの長さ全体に沿って二重ステップ付Ｇｅバッファ層上で成長した平坦で均一なＩｎＰ層が得られている。
【００９４】
式（２）に示すように、局所的なＧｅ厚さが変化した場合、対応する原子ステップ密度が変化することになる。トレンチ内で選択成長したＧｅ層は、均一なＧｅ表面プロファイルおよび表面電子ステップ密度をもたらす均一な厚さを有する。表面ステップ密度は、トレンチ幅および、Ｇｅ表面とＳｉ基準表面との最大距離の両方によって決定される。後者は、トレンチ中央のエッチング深さおよびバッファ層厚さによって制御できる。これは、バッファ層でのステップ密度および、その上に成長するＩＩＩ−Ｖ化合物材料の品質を制御する方法を提供する。
【００９５】
得られた無欠陥の選択エリア成長ＩｎＰ層は、標準的なＳｉ（００１）基板上でのＩＩＩ−Ｖチャネルデバイス製造を可能にする。
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ化合物半導体材料を製造する方法であって、
ａ．｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程であって、凹部領域は露出基板において所定の幅を有するようにした工程と、
ｂ．凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程であって、バッファ層は、所定の厚さを有し、ＩＶ族半導体材料を含むようにした工程と、
ｃ．バッファ層の表面を粗面化するために、ＩＶ族半導体の粗面化温度より高い温度またはこれと等しい温度で熱処理を印加する工程とを含み、
凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に二重ステップ表面を有する丸み形状をなし、ステップ密度×ステップ高さがバッファ層表面のどこでも０．０５以上であるように選択され、
ｄ．凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するＩＩＩ−Ｖ化合物半導体材料で少なくとも部分的に充填する工程をさらに含む方法。
【請求項２】
バッファ層を形成する工程ｂは、露出基板の上に、ＩＶ族半導体材料を含むバッファ層をエピタキシャル成長させることを含む請求項１記載の方法。
【請求項３】
熱処理の結果として、バッファ層の丸み形状は凹面形状である請求項１または２記載の方法。
【請求項４】
該方法は、バッファ層を形成する工程ｂの前に、凹部領域内で露出基板の等方性エッチングを実施することを含み、その結果、露出基板は凹面形状をなし、その上に形成されたバッファ層は凹面形状をなすようにした請求項１または２記載の方法。
【請求項５】
凹部領域の幅は、５００ｎｍ未満、より好ましくは２００ｎｍ未満である請求項１〜４のいずれかに記載の方法。
【請求項６】
等方性エッチング後でバッファ層を形成する前に、追加の熱処理を実施するようにした請求項４〜５のいずれかに記載の方法。
【請求項７】
凹部領域は、二重ダマシンプロファイルを有する請求項１〜６のいずれかに記載の方法。
【請求項８】
第１半導体材料はシリコンであり、絶縁層はシリコン酸化物であり、複数の凹部領域が絶縁層内に設けられ、
凹部領域の幾つかはＩＩＩ−Ｖ化合物材料で充填され、他の凹部領域は結晶ゲルマニウムで充填されている請求項１〜７のいずれかに記載の方法。
【請求項９】
凹部領域は、ＳＴＩパターンで形成される請求項１〜８のいずれかに記載の方法。
【請求項１０】
ＩＶ族半導体材料は、ゲルマニウムであり、
熱処理は、Ｈ２およびＡｓ含有雰囲気中で、６００℃〜８００℃の温度で実施する請求項１〜９のいずれかに記載の方法。
【請求項１１】
ＩＩＩ−Ｖ化合物半導体は、閃亜鉛鉱結晶構造を有する請求項１〜１０のいずれかに記載の方法。
【請求項１２】
ａ．｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内において、基板を少なくとも部分的に露出させる凹部領域とを備え、凹部領域は、露出基板において所定の幅を有するものであり、
ｂ．凹部領域内で、露出基板の上に位置し、これと接触するバッファ層を備え、バッファ層は、所定の厚さを有し、ＩＶ族半導体材料を含み、二重ステップ表面を備えた丸み形状を有するものであり、ステップ密度×ステップ高さがバッファ層表面のどこでも０．０５以上であり、
ｃ．凹部領域を少なくとも部分的に充填するＩＩＩ−Ｖ化合物半導体材料を備え、ＩＩＩ−Ｖ化合物半導体材料は、バッファ層の二重ステップ表面の上に位置し、これと接触するようにした、人工半導体基板。
【請求項１３】
露出基板および丸みバッファ層の両方は、凸面形状を有する請求項１２記載の人工基板。
【請求項１４】
バッファ層の丸み形状は、凹面形状である請求項１２記載の人工基板。
【請求項１５】
二重ステップ表面のテラス幅は、２〜５ｎｍである請求項１２、１３または１４記載の人工基板。
【請求項１６】
凹部領域の所定の幅は、５００ｎｍ以下、好ましくは２００ｎｍ未満である請求項１２〜１５のいずれかに記載の人工基板。
【請求項１７】
基板はシリコンで形成され、絶縁層はシリコン酸化物で形成され、複数の凹部領域が絶縁層内に設けられ、
凹部領域の幾つかはＩＩＩ−Ｖ化合物材料で充填され、他の凹部領域は結晶ゲルマニウムで充填されている請求項１２〜１６のいずれかに記載の人工基板。
【請求項１８】
ＩＶ族半導体材料は、ゲルマニウムである請求項１２〜１７のいずれかに記載の人工基板。
【請求項１９】
凹部領域は、二重ダマシンプロファイルを有する請求項１２〜１８のいずれかに記載の人工基板。
【請求項２０】
ＩＩＩ−Ｖ化合物半導体は、閃亜鉛鉱結晶構造を有する請求項１２〜１９のいずれかに記載の人工基板。
【請求項２１】
ＩＩＩ−Ｖ化合物半導体は、ＩｎＰとＩｎＧａＡｓとを含む請求項１２〜２０のいずれかに記載の人工基板。
【請求項１】
ＩＩＩ−Ｖ化合物半導体材料を製造する方法であって、
ａ．｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程であって、凹部領域は露出基板において所定の幅を有するようにした工程と、
ｂ．凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程であって、バッファ層は、所定の厚さを有し、ＩＶ族半導体材料を含むようにした工程と、
ｃ．バッファ層の表面を粗面化するために、ＩＶ族半導体の粗面化温度より高い温度またはこれと等しい温度で熱処理を印加する工程とを含み、
凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に二重ステップ表面を有する丸み形状をなし、ステップ密度×ステップ高さがバッファ層表面のどこでも０．０５以上であるように選択され、
ｄ．凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するＩＩＩ−Ｖ化合物半導体材料で少なくとも部分的に充填する工程をさらに含む方法。
【請求項２】
バッファ層を形成する工程ｂは、露出基板の上に、ＩＶ族半導体材料を含むバッファ層をエピタキシャル成長させることを含む請求項１記載の方法。
【請求項３】
熱処理の結果として、バッファ層の丸み形状は凹面形状である請求項１または２記載の方法。
【請求項４】
該方法は、バッファ層を形成する工程ｂの前に、凹部領域内で露出基板の等方性エッチングを実施することを含み、その結果、露出基板は凹面形状をなし、その上に形成されたバッファ層は凹面形状をなすようにした請求項１または２記載の方法。
【請求項５】
凹部領域の幅は、５００ｎｍ未満、より好ましくは２００ｎｍ未満である請求項１〜４のいずれかに記載の方法。
【請求項６】
等方性エッチング後でバッファ層を形成する前に、追加の熱処理を実施するようにした請求項４〜５のいずれかに記載の方法。
【請求項７】
凹部領域は、二重ダマシンプロファイルを有する請求項１〜６のいずれかに記載の方法。
【請求項８】
第１半導体材料はシリコンであり、絶縁層はシリコン酸化物であり、複数の凹部領域が絶縁層内に設けられ、
凹部領域の幾つかはＩＩＩ−Ｖ化合物材料で充填され、他の凹部領域は結晶ゲルマニウムで充填されている請求項１〜７のいずれかに記載の方法。
【請求項９】
凹部領域は、ＳＴＩパターンで形成される請求項１〜８のいずれかに記載の方法。
【請求項１０】
ＩＶ族半導体材料は、ゲルマニウムであり、
熱処理は、Ｈ２およびＡｓ含有雰囲気中で、６００℃〜８００℃の温度で実施する請求項１〜９のいずれかに記載の方法。
【請求項１１】
ＩＩＩ−Ｖ化合物半導体は、閃亜鉛鉱結晶構造を有する請求項１〜１０のいずれかに記載の方法。
【請求項１２】
ａ．｛００１｝配向を有する第１半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内において、基板を少なくとも部分的に露出させる凹部領域とを備え、凹部領域は、露出基板において所定の幅を有するものであり、
ｂ．凹部領域内で、露出基板の上に位置し、これと接触するバッファ層を備え、バッファ層は、所定の厚さを有し、ＩＶ族半導体材料を含み、二重ステップ表面を備えた丸み形状を有するものであり、ステップ密度×ステップ高さがバッファ層表面のどこでも０．０５以上であり、
ｃ．凹部領域を少なくとも部分的に充填するＩＩＩ−Ｖ化合物半導体材料を備え、ＩＩＩ−Ｖ化合物半導体材料は、バッファ層の二重ステップ表面の上に位置し、これと接触するようにした、人工半導体基板。
【請求項１３】
露出基板および丸みバッファ層の両方は、凸面形状を有する請求項１２記載の人工基板。
【請求項１４】
バッファ層の丸み形状は、凹面形状である請求項１２記載の人工基板。
【請求項１５】
二重ステップ表面のテラス幅は、２〜５ｎｍである請求項１２、１３または１４記載の人工基板。
【請求項１６】
凹部領域の所定の幅は、５００ｎｍ以下、好ましくは２００ｎｍ未満である請求項１２〜１５のいずれかに記載の人工基板。
【請求項１７】
基板はシリコンで形成され、絶縁層はシリコン酸化物で形成され、複数の凹部領域が絶縁層内に設けられ、
凹部領域の幾つかはＩＩＩ−Ｖ化合物材料で充填され、他の凹部領域は結晶ゲルマニウムで充填されている請求項１２〜１６のいずれかに記載の人工基板。
【請求項１８】
ＩＶ族半導体材料は、ゲルマニウムである請求項１２〜１７のいずれかに記載の人工基板。
【請求項１９】
凹部領域は、二重ダマシンプロファイルを有する請求項１２〜１８のいずれかに記載の人工基板。
【請求項２０】
ＩＩＩ−Ｖ化合物半導体は、閃亜鉛鉱結晶構造を有する請求項１２〜１９のいずれかに記載の人工基板。
【請求項２１】
ＩＩＩ−Ｖ化合物半導体は、ＩｎＰとＩｎＧａＡｓとを含む請求項１２〜２０のいずれかに記載の人工基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−３９１１５（Ｐ２０１２−３９１１５Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−１７１７１５（Ｐ２０１１−１７１７１５）
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１１−１７１７１５（Ｐ２０１１−１７１７１５）
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
[ Back to top ]