半導体基板、半導体デバイスおよび半導体基板の製造方法
【課題】単一のシリコン基板上に種類の異なる半導体結晶層をエピタキシャル成長させる場合に、表面の平坦性を向上し、半導体デバイスの信頼性を高める。
【解決手段】第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、第２窪みの内部の第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶とを備える半導体基板を提供する。
【解決手段】第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、第２窪みの内部の第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶とを備える半導体基板を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体デバイスおよび半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、Ｓｉ基板に形成したＧａＡｓ層上で結晶成長したＧａＡｓ／Ｇｅを有するＣＭＯＳ集積回路が開示されている。当該ＣＭＯＳ集積回路において、ＧａＡｓウェルはＮチャネル装置に、ＧｅウェルはＰチャネル装置に利用される。ＧａＡｓウェルおよびＧｅウェルの間には酸化物が形成されて分離され、ＧａＡｓウェルおよびＧｅウェルとＳｉとの間にはＧａＡｓの半絶縁性（未ドープ）層が形成されてラッチアップの可能性が取り除かれている。
（特許文献１）特開２００１−９３９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
Ｓｉ基板にＧａＡｓ層が形成されると、Ｓｉの格子間距離とＧａＡｓの格子間距離との差に起因して、ＧａＡｓ層内に結晶欠陥が生じる。結晶欠陥を有するＧａＡｓ層上でＧａＡｓ結晶及びＧｅ結晶を成長させると、当該ＧａＡｓ結晶及びＧｅ結晶にも結晶欠陥が生じる。ＧａＡｓ結晶及びＧｅ結晶に結晶欠陥が生じると電子及び正孔の移動度が低下するので、当該ＧａＡｓ結晶及びＧｅ結晶を用いて高速にスイッチングするＣＭＯＳ回路を構成することが困難である。
【０００４】
選択エピタキシャル成長法を用いて微小な領域に半導体結晶層を形成すれば、結晶欠陥、汚染物およびパーティクルの発生を抑制できることが、本発明者らの検討により明らかになっている。しかしながら、選択エピタキシャル成長により半導体結晶層を形成する場合には、半導体結晶層が形成される領域と形成されない領域との間で表面に段差が生じる。大きな段差が存在すると、段差を跨いで形成される配線等を断線させる要因になり、半導体デバイスの信頼性を低下させる原因になり得るので、段差の大きさを軽減することが望ましい。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、第２窪みの内部の第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶とを備える半導体基板を提供する。当該半導体基板においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である。第１のＩＶＢ族半導体結晶及び第２のＩＶＢ族半導体結晶において、ａ１≦ａ２であってもよい。
【０００６】
当該半導体基板においては、例えば、シリコン結晶、第１のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面が実質的に同一の平面に形成されている。第１窪みの深さは、第２窪みの深さより浅くてもよい。第１窪みと第２窪みとが、実質的に同じ深さに形成されており、第２のＩＶＢ族半導体結晶の厚さが第１のＩＶＢ族半導体結晶の厚さより薄くてもよい。第２窪みのアスペクト比は、例えば（√３）／３以上である。
【０００７】
当該半導体基板は、第１窪みの側壁と第１のＩＶＢ族半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備えてもよい。当該半導体基板は、第２窪みの側壁と第２のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備えてもよい。当該半導体基板は、シリコン結晶における第１窪みおよび第２窪みが形成されている領域と異なる領域上に形成された第３のＩＶＢ族半導体結晶をさらに備えてもよい。第３のＩＶＢ族半導体結晶は、例えばＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である。ＩＩＩ−Ｖ族化合物半導体結晶は、例えばＡｌｘＩｎｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１、０≦ｚ≦１）である。
【０００８】
本発明の第２の態様においては、表面にシリコン結晶を有するベース基板と、ベース基板上に形成され、シリコン結晶に達する第１開口、シリコン結晶に達する第２開口およびシリコン結晶に達する第３開口を有し、かつ、半導体結晶の成長を阻害する阻害体と、第１開口に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２開口に形成された第２のＩＶＢ族半導体結晶と、第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶と、第３開口に形成された第３のＩＶＢ族半導体結晶とを備える半導体基板を提供する。当該半導体基板においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である。
【０００９】
当該半導体基板において、第３のＩＶＢ族半導体結晶、第１のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面は、例えば、実質的に同一の平面に形成されている。当該半導体基板において、第２のＩＶＢ族半導体結晶の厚さが第１のＩＶＢ族半導体結晶の厚さより薄くてもよい。
【００１０】
本発明の第３の態様においては、上記の半導体基板における、シリコン結晶、第１のＩＶＢ族半導体結晶、第２のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶の何れかの半導体結晶と、半導体結晶または半導体結晶上に形成された半導体層に形成された電極とを有する電子素子を備える半導体デバイスを提供する。
【００１１】
本発明の第４の態様においては、表面にシリコン結晶を有するベース基板のシリコン結晶に第１窪みおよび第２窪みを形成する段階と、第１窪みの内部に第１のＩＶＢ族半導体結晶を形成する段階と、第２窪みの内部に第２のＩＶＢ族半導体結晶を形成する段階と、第２窪みの内部の第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階とを備え、前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶が露出されている半導体基板の製造方法を提供する。当該製造方法においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である半導体基板を製造する。
【００１２】
当該製造方法においては、第１窪みおよび第２窪みを形成した後、第１のＩＶＢ族半導体結晶および第２のＩＶＢ族半導体結晶を形成する前に、シリコン結晶の表面ならびに第１窪みおよび第２窪みの側壁に、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、第１のＩＶＢ族半導体結晶および第２のＩＶＢ族半導体結晶を形成する段階において、第１のＩＶＢ族半導体結晶および第２のＩＶＢ族半導体結晶を選択ＭＯＣＶＤ法により形成してもよい。当該製造方法においては、第１窪みに形成された第１のＩＶＢ族半導体結晶の表面を覆い、かつ、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、ＩＩＩ−Ｖ族化合物半導体結晶を形成する段階において、ＩＩＩ−Ｖ族化合物半導体結晶を選択ＭＯＣＶＤ法により形成してもよい。
【００１３】
本発明の第５の態様においては、表面にシリコン結晶を有するベース基板上に半導体結晶の成長を阻害する阻害体を形成する段階と、阻害体に、シリコン結晶に達する第１開口、シリコン結晶に達する第２開口およびシリコン結晶に達する第３開口をそれぞれ形成する段階と、第１開口の内部に第１のＩＶＢ族半導体結晶を形成する段階と、第２開口の内部に第２のＩＶＢ族半導体結晶を形成する段階と、第２開口の内部の第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階と、第３開口の内部に第３のＩＶＢ族半導体結晶を成長させる段階とを備え、前記第１のＩＶＢ族半導体結晶、前記ＩＩＩ−Ｖ族化合物半導体結晶および前記第３のＩＶＢ族半導体結晶が露出されている半導体基板の製造方法を提供する。
【００１４】
当該製造方法においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である半導体基板を製造する。第３のＩＶＢ族半導体結晶は、例えばＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である。
【図面の簡単な説明】
【００１５】
【図１Ａ】半導体基板１００の断面例を示す。
【図１Ｂ】半導体基板１００の製造過程における断面例を示す。
【図１Ｃ】半導体基板１００の製造過程における断面例を示す。
【図１Ｄ】半導体基板１００の製造過程における断面例を示す。
【図１Ｅ】半導体基板１００の製造過程における断面例を示す。
【図１Ｆ】半導体基板５００の断面例を示す。
【図２】半導体基板２００の断面例を示す。
【図３】半導体基板３００の断面例を示す。
【図４Ａ】半導体基板４００の断面例を示す。
【図４Ｂ】半導体基板４００の製造過程における断面例を示す。
【図４Ｃ】半導体基板４００の製造過程における断面例を示す。
【図４Ｄ】半導体基板４００の製造過程における断面例を示す。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明する。図１Ａは、半導体基板１００の断面例を示す。図１Ｂから図１Ｅは、半導体基板１００の製造過程における断面例を示す。半導体基板１００は、ベース基板１０２と、第１のＩＶＢ族半導体結晶１０８と、第２のＩＶＢ族半導体結晶１１０と、ＩＩＩ−Ｖ族化合物半導体結晶１１２と、阻害体１１４とを有する。ベース基板１０２には、第１窪み１０４および第２窪み１０６が形成されている。
【００１７】
ベース基板１０２は、表面にシリコン結晶を有する。表面にシリコン結晶を有するベース基板１０２として、表面の近傍がシリコン結晶であるＳＯＩ（シリコンオンインシュレータ）基板、バルクの全体に渡ってシリコン結晶であるシリコンウェハを例示できる。図１Ａは、ベース基板１０２としてシリコンウェハを用いた例を示す。
【００１８】
第１窪み１０４の内部には第１のＩＶＢ族半導体結晶１０８が形成され、第２窪み１０６の内部には第２のＩＶＢ族半導体結晶１１０が形成されている。また、第２窪み１０６の内部の第２のＩＶＢ族半導体結晶１１０上にＩＩＩ−Ｖ族化合物半導体結晶１１２が形成されている。ＩＩＩ−Ｖ族化合物半導体結晶１１２として、ＡｌｘＩｎｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１、０≦ｚ≦１）が挙げられる。第１のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２は露出している。
【００１９】
第１のＩＶＢ族半導体結晶１０８は、例えばＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）である。第２のＩＶＢ族半導体結晶１１０は、例えばＳｉ１−ａ２Ｇｅａ２（０＜ａ２≦１）である。第１のＩＶＢ族半導体結晶１０８は、好ましくはＳｉ１−ａ１Ｇｅａ１（０．６≦ａ１≦１）である。第２のＩＶＢ族半導体結晶１１０は、好ましくはＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である。第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０は、Ｇｅ結晶であることがさらに好ましい。
【００２０】
第２のＩＶＢ族半導体結晶１１０におけるＧｅの比率は、第１のＩＶＢ族半導体結晶１０８におけるＧｅの比率よりも大きくてもよい。具体的には、上記の組成式においてａ１≦ａ２であってもよい。この場合には、第２のＩＶＢ族半導体結晶１１０をＩＩＩ−Ｖ族化合物半導体結晶１１２に格子整合させるとともに、第１のＩＶＢ族半導体結晶１０８におけるキャリアの移動度を最適化することができる。
【００２１】
半導体基板１００を用いることにより、高性能の電子素子を備える半導体デバイスを構成することができる。具体的には、当該電子素子は、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２の何れかの半導体結晶と、当該半導体結晶または当該半導体結晶上に形成された半導体層に形成された電極とを有する。当該電子素子は、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２の何れかの半導体結晶と当該電極との間に、金属配線を有してもよい。
【００２２】
第１のＩＶＢ族半導体結晶１０８としてＧｅ結晶を適用した場合には、Ｇｅ結晶を活性層に用いる半導体素子はホール移動度が高いので、高速動作するＰチャネル型ＭＯＳＦＥＴを形成することができる。第２のＩＶＢ族半導体結晶１１０としてＧｅ結晶を適用した場合には、ＧａＡｓを適用した場合のＩＩＩ−Ｖ族化合物半導体結晶１１２と格子整合させることができるので、結晶性のよいＩＩＩ−Ｖ族化合物半導体結晶１１２を成長させることができる。結晶性のよいＩＩＩ−Ｖ族化合物半導体結晶１１２においては、高い電子移動度を実現できるので、高速動作するＮチャネル型ＭＯＳＦＥＴを形成することができる。高速動作するＰチャネル型ＭＯＳＦＥＴと高速動作するＮチャネル型ＭＯＳＦＥＴとを形成することにより、半導体基板１００に高性能ＣＭＯＳＦＥＴを形成することができる。
【００２３】
半導体基板１００は、第２のＩＶＢ族半導体結晶１１０とＩＩＩ−Ｖ族化合物半導体結晶１１２との間に、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２と異なる組成の結晶をさらに備えてもよい。当該結晶は、例えばＩＩ−ＶＩ族化合物半導体結晶である。ＩＩ−ＶＩ族化合物半導体結晶は、例えば、ＭｇｔＺｎｕＣｄ１−ｔ−ｕＳｖＳｅｗＴｅ１−ｖ−ｗ（０≦ｔ≦１、０≦ｕ≦１、０≦ｔ＋ｕ≦１、０≦ｖ≦１、０≦ｗ≦１、０≦ｖ＋ｗ≦１）である。
【００２４】
本実施形態に係る半導体基板１００においては、単一のシリコン基板上に種類の異なる半導体結晶層をエピタキシャル成長させる場合に、表面の平坦性が向上するので、半導体デバイスの信頼性を高めることができる。具体的には、第１のＩＶＢ族半導体結晶１０８は第１窪み１０４の内部に形成され、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２は第２窪み１０６の内部に形成されているので、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２が半導体基板１００の表面から突出する量を低減することができる。その結果、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２の間の段差に起因する、配線の断線を防止できる。
【００２５】
ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面が、実質的に同一の平面に形成されている場合には、半導体結晶層が半導体基板１００の表面から突出しないので、さらに好ましい。ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面を実質的に同一の平面に形成するには、第１窪み１０４の深さが、第２窪み１０６の深さより浅いことが好ましい。
【００２６】
第１窪み１０４の側壁と第１のＩＶＢ族半導体結晶１０８との間には、阻害体１１４が形成されていることが好ましい。また、第２窪み１０６の側壁と第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２との間には、阻害体１１４が形成されていることが好ましい。阻害体１１４は、半導体結晶の成長を阻害する。
【００２７】
第２の窪み１０６に形成された第２のＩＶＢ族半導体結晶１１０を６００〜９００℃程度にまで加熱しない場合には、例えば、第２の窪み１０６は（√３）／３以上のアスペクト比を有することが好ましい。より具体的には、第２の窪み１０６の底面におけるシリコンの面方位が（１００）または（１１０）の場合には、第２の窪み１０６は１以上のアスペクト比を有してもよい。第２の窪み１０６の底面におけるシリコン結晶の面方位が（１１１）の場合には、第２の窪み１０６は√２（＝約１．４１４）以上のアスペクト比を有してもよい。
【００２８】
アスペクト比が（√３）／３以上の第２の窪み１０６の内部に第２のＩＶＢ族半導体結晶１１０が形成されると、第２のＩＶＢ族半導体結晶１１０に含まれる欠陥が第２の窪み１０６の壁面でターミネートされる。その結果、第２の窪み１０６の壁面で覆われずに露出する第２のＩＶＢ族半導体結晶１１０の表面における欠陥が低減する。即ち、第２の窪み１０６が（√３）／３以上のアスペクト比を有する場合には、第２の窪み１０６に形成された第２のＩＶＢ族半導体結晶１１０にアニールが施されない状態であっても、第２の窪み１０６において露出する第２のＩＶＢ族半導体結晶１１０の表面の欠陥密度を所定の許容範囲まで小さくすることができる。その結果、第２のＩＶＢ族半導体結晶１１０上で成長するＩＩＩ−Ｖ族化合物半導体結晶１１２の結晶性が向上する。
【００２９】
ここで、本明細書において、「窪みのアスペクト比」とは、「窪みの深さ」を「窪みの幅」で除した値をいう。例えば、電子情報通信学会編「電子情報通信ハンドブック 第１分冊」７５１ページ（１９８８年、オーム社発行）によると、アスペクト比の定義が「エッチング深さ／パターン幅」と記載されている。本明細書においても、同様の意味でアスペクト比の用語を用いる。なお、「窪みの深さ」は基板上に薄膜を積層した場合の、積層方向における窪みの深さである。「窪みの幅」は積層方向に垂直な方向における、窪みの幅である。窪みの幅が一定でない場合には、「窪みの幅」は、窪みの最小の幅を指す。たとえば、積層方向から見た窪みの形状が長方形である場合、「窪みの幅」は、長方形の短辺の長さを指す。
【００３０】
次に、半導体基板１００の製造方法を説明する。図１Ｂに示すように、ベース基板１０２のシリコン結晶に第１窪み１０４および第２窪み１０６を形成する。第１窪み１０４および第２窪み１０６は、ドライエッチングまたはウェットエッチングにより形成することができる。ドライエッチングの加工精度は、ウェットエッチングの加工精度よりも高い。これに対して、ウェットエッチングの加工がシリコン結晶に与える損傷は、ドライエッチングの加工がシリコン結晶に与える損傷よりも小さい。したがって、第１窪み１０４および第２窪み１０６をエッチングにより形成する場合には、まず加工精度が良いドライエッチングを行い、次にシリコン結晶に与える損傷が小さいウェットエッチングを行うことが好ましい。当該手順でエッチングすることにより、第１窪み１０４および第２窪み１０６の内部で成長する半導体結晶の品質が、さらに向上する。
【００３１】
次に、図１Ｃに示すように、第１窪み１０４および第２窪み１０６の側壁に、阻害体１１４を形成し、シリコン結晶の表面に阻害体１１６を形成する。阻害体１１４および阻害体１１６は、半導体結晶の成長を阻害する。阻害体１１４は、例えば窒化シリコンである。阻害体１１６は、例えば酸化シリコンである。
【００３２】
次に、図１Ｄに示すように、第１窪み１０４の内部に第１のＩＶＢ族半導体結晶１０８を形成し、第２窪み１０６の内部に第２のＩＶＢ族半導体結晶１１０を形成する。第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０は、選択ＭＯＣＶＤ法により形成される。第１のＩＶＢ族半導体結晶１０８の組成と第２のＩＶＢ族半導体結晶１１０の組成を異なる組成にする場合には、第１段階のＭＯＣＶＤ法により、第１窪み１０４の内部に第１のＩＶＢ族半導体結晶１０８を成長させた後に、第２段階のＭＯＣＶＤ法により、第２窪み１０６の内部に第２のＩＶＢ族半導体結晶１１０を成長させてよい。
【００３３】
次に、図１Ｅに示すように、第１窪み１０４に形成された第１のＩＶＢ族半導体結晶１０８の表面を覆う阻害体１１８を形成する。その後、第２窪み１０６の内部の第２のＩＶＢ族半導体結晶１１０上にＩＩＩ−Ｖ族化合物半導体結晶１１２を形成する。ＩＩＩ−Ｖ族化合物半導体結晶１１２は、選択ＭＯＣＶＤ法により形成される。阻害体１１６および阻害体１１８をエッチングにより除去して、半導体基板１００を製造することができる。ＩＩＩ−Ｖ族化合物半導体結晶１１２がベース基板１０２の表面から突出している場合には、ベース基板１０２の表面から突出しているＩＩＩ−Ｖ族化合物半導体結晶１１２をエッチングにより除去してもよい。
【００３４】
ＣＭＰ法により、阻害体１１６および阻害体１１８、ならびに、ベース基板１０２の表面から突出したＩＩＩ−Ｖ族化合物半導体結晶１１２を除去してもよい。阻害体１１６および阻害体１１８をエッチングにより除去した後に、ＣＭＰ法により、ベース基板１０２の表面から突出したＩＩＩ−Ｖ族化合物半導体結晶１１２を除去してもよい。ベース基板１０２の表面から突出したＩＩＩ−Ｖ族化合物半導体結晶１１２を除去することにより、ベース基板１０２が有するシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面を同一平面に形成することができる。
【００３５】
ＩＩＩ−Ｖ族化合物半導体結晶１１２の表面の位置が、ベース基板１０２の表面の位置よりも第２のＩＶＢ族半導体結晶１１０に近い位置にある場合には、ＣＭＰ法により、ベース基板１０２が有するシリコン結晶および第１のＩＶＢ族半導体結晶１０８の一部の領域を除去することにより、当該シリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面を同一平面に形成してもよい。
【００３６】
以上のとおり、半導体基板１００においては、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面が実質的に同一の平面に形成されており、段差の大きさを低減することができるので、配線等の断線を防止できる。
【００３７】
図１Ｆは、他の実施形態に係る半導体基板５００の断面例を示す。半導体基板５００は、犠牲成長窪み５０２を備える点で、図１Ａに示した半導体基板１００と異なる。半導体基板５００は、犠牲成長窪み５０２の内部に、第１のＩＶＢ族半導体結晶１０８または第２のＩＶＢ族半導体結晶１１０と同時に形成されるＩＶＢ族半導体５０４を有し、ＩＶＢ族半導体５０４上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２と同時に形成されるＩＩＩ−Ｖ族半導体５０６を有している。犠牲成長窪み５０２の側壁には阻害体１１４が形成されていてもよい。
【００３８】
第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２を選択エピタキシャル成長させる場合、犠牲成長窪み５０２の底面にも同時に当該半導体結晶の原料が吸着され、半導体膜が形成される。犠牲成長窪み５０２の内部に形成される半導体膜であるＩＶＢ族半導体５０４あるいはＩＩＩ−Ｖ族半導体５０６は、第１のＩＶＢ族半導体結晶１０８または第２のＩＶＢ族半導体結晶１１０、あるいはＩＩＩ−Ｖ族化合物半導体結晶１１２と同等の結晶品質を有する必要はなく、多結晶体あるいは非晶質体であってもよい。
【００３９】
ベース基板１０２に犠牲成長部である犠牲成長窪み５０２を設けることにより、安定した成長速度で第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０またはＩＩＩ−Ｖ族化合物半導体結晶１１２をエピタキシャル成長させることができる。また、犠牲成長部で成長する半導体膜の体積に応じて、エピタキシャル成長させる半導体結晶の厚さを容易に制御することができる。例えば、例えば、図１Ａに示した半導体基板１００に犠牲成長窪み５０２を追加することによって、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０またはＩＩＩ−Ｖ族化合物半導体結晶１１２の成長速度をより小さくすることができる。その結果、半導体基板５００の設計および半導体基板５００を用いた半導体デバイスの設計における自由度が高くなる。
【００４０】
さらに、半導体基板５００が犠牲成長窪み５０２を備えることにより、エピタキシャル成長速度の制御が容易になるので、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２の表面の高さをシリコン結晶の表面の高さと等しくさせることが容易になる。その結果、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２をエッチングまたはＣＭＰ法により除去することなく、半導体基板５００の表面平坦性を向上させることができる。犠牲成長窪み５０２は、電子素子を形成しない領域なので、エッチングにより表面平坦性を向上させてもよい。
【００４１】
なお、半導体基板５００は、犠牲成長窪み５０２の側壁に形成されている阻害体１１４を備えなくてもよい。阻害体１１４が犠牲成長窪み５０２の側壁にない場合、犠牲成長窪み５０２の側壁にも半導体結晶の原料が吸着され、半導体膜が形成される。
【００４２】
図２は、他の実施形態に係る半導体基板２００の構成を示す。図２に示すように、半導体基板２００は、実質的に同じ深さに形成されている第１窪み１０４および第２窪み１０６を備える点で、図１Ａに示した半導体基板１００と異なる。半導体基板２００においては、第２のＩＶＢ族半導体結晶１１０の厚さが第１のＩＶＢ族半導体結晶１０８の厚さより薄い。第１のＩＶＢ族半導体結晶１０８の厚さは、第２のＩＶＢ族半導体結晶１１０の厚さとＩＩＩ−Ｖ族化合物半導体結晶１１２の厚さとを合わせた厚さに等しい。
【００４３】
図３は、他の実施形態に係る半導体基板３００の構成を示す。図３に示すように、半導体基板３００は、ベース基板１０２の表面のシリコン結晶における、第１窪み１０４および第２窪み１０６が形成されている領域と異なる領域上に形成された第３のＩＶＢ族半導体結晶３０２を備える点で、図１Ａに示した半導体基板１００と異なる。
【００４４】
第３のＩＶＢ族半導体結晶３０２を形成する方法として、表面にシリコン結晶を有する基板上に半導体結晶の成長を阻害する阻害体３０４を形成し、阻害体３０４に、シリコン結晶に達する開口を形成し、当該開口の内部に第３のＩＶＢ族半導体結晶３０２を選択ＭＯＣＶＤ法により形成する方法が挙げられる。第３のＩＶＢ族半導体結晶３０２としてＳｉ１−ｂＧｅｂ（０≦ｂ≦１）が挙げられる。第３のＩＶＢ族半導体結晶３０２は、Ｓｉであってもよい。Ｓｉ結晶を活性層とするＳｉデバイスを形成し、Ｇｅ結晶を活性層とする素子およびＧａＡｓ系結晶を活性層とする素子と組み合わせることにより、高性能な半導体回路を形成できる。
【００４５】
図４Ａは、他の実施形態に係る半導体基板４００の断面例を示す。図４Ｂから図４Ｄは、半導体基板４００の製造過程における断面例を示す。半導体基板４００は、ベース基板１０２と、阻害体４０２と、第１のＩＶＢ族半導体結晶１０８と、第２のＩＶＢ族半導体結晶１１０と、ＩＩＩ−Ｖ族化合物半導体結晶１１２と、第３のＩＶＢ族半導体結晶３０２とを有する。半導体基板４００において、ベース基板１０２、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０、ＩＩＩ−Ｖ族化合物半導体結晶１１２および第３のＩＶＢ族半導体結晶３０２については、図１Ａに関連して説明したとおりであるから説明を省略する。
【００４６】
阻害体４０２は、ベース基板１０２上に形成されている。阻害体４０２は半導体結晶の成長を阻害する。阻害体４０２は、例えば酸化シリコン（ＳｉＯ２）である。阻害体４０２には、ベース基板１０２のシリコン結晶に達する第１開口４０４、ベース基板１０２のシリコン結晶に達する第２開口４０６および当該シリコン結晶に達する第３開口４０８がそれぞれ形成されている。第１のＩＶＢ族半導体結晶１０８が第１開口４０４の内部に形成され、第２のＩＶＢ族半導体結晶１１０が第２開口４０６の内部に形成され、ＩＩＩ−Ｖ族化合物半導体結晶１１２が第２開口４０６の内部の第２のＩＶＢ族半導体結晶１１０上に形成され、第３のＩＶＢ族半導体結晶３０２が第３開口４０８の内部に形成されている。
【００４７】
第３のＩＶＢ族半導体結晶３０２、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面は、実質的に同一の平面に形成されていることが好ましい。この場合、第２のＩＶＢ族半導体結晶１１０の厚さは、第１のＩＶＢ族半導体結晶１０８の厚さより小さい。第１のＩＶＢ族半導体結晶１０８の厚さおよび第３のＩＶＢ族半導体結晶３０２の厚さは、第２のＩＶＢ族半導体結晶１１０の厚さとＩＩＩ−Ｖ族化合物半導体結晶１１２の厚さとを合わせた厚さに等しい。
【００４８】
図４Ｂから図４Ｄを参照しながら、半導体基板４００の製造方法を説明する。図４Ｂに示すように、ベース基板１０２上に阻害体４０２を形成する。阻害体４０２に、シリコン結晶に達する第１開口４０４、シリコン結晶に達する第２開口４０６およびシリコン結晶に達する第３開口４０８を形成する。阻害体４０２は、例えば酸化シリコン（ＳｉＯ２）である。阻害体４０２は、例えばＣＶＤ法を用いて形成される。第１開口４０４、第２開口４０６および第３開口４０８は、一例として、フォトリソグラフィ法により形成される。
【００４９】
次に、図４Ｃに示すように、第１開口４０４の内部に第１のＩＶＢ族半導体結晶１０８を形成し、第２開口４０６の内部に第２のＩＶＢ族半導体結晶１１０を形成する。例えばＭＯＣＶＤ法またはＭＢＥ法（分子ビームエピタキシー法）により、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０をエピタキシャル成長させることができる。第１のＩＶＢ族半導体結晶１０８の組成と第２のＩＶＢ族半導体結晶１１０の組成とを異なる組成にする場合には、第１段階のＭＯＣＶＤ法により、第１開口４０４の内部に第１のＩＶＢ族半導体結晶１０８を成長させた後に、第２段階のＭＯＣＶＤ法により、第２開口４０６の内部に第２のＩＶＢ族半導体結晶１１０を成長させてよい。
【００５０】
続いて、図４Ｄに示すように、第２開口４０６の内部の第２のＩＶＢ族半導体結晶１１０上にＩＩＩ−Ｖ族化合物半導体結晶１１２を形成する。その後、第３開口４０８の内部に第３のＩＶＢ族半導体結晶３０２を成長させることで、半導体基板４００を製造することができる。
【００５１】
なお、阻害体４０２は、図１Ｆに示した犠牲成長窪み５０２と同等の機能を有する犠牲成長開口を有してもよい。当該犠牲成長開口の内部には、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０またはＩＩＩ−Ｖ族化合物半導体結晶１１２と同時に形成される半導体が形成されている。阻害体４０２が、犠牲成長開口を有することにより、エピタキシャル成長速度の制御が容易になるので、第１のＩＶＢ族半導体結晶１０８、第３のＩＶＢ族半導体結晶３０２およびＩＩＩ−Ｖ族化合物半導体結晶１１２の表面の高さをシリコン結晶の表面の高さと等しくさせることが容易になる。その結果、第１のＩＶＢ族半導体結晶１０８、第３のＩＶＢ族半導体結晶３０２およびＩＩＩ−Ｖ族化合物半導体結晶１１２をエッチングまたはＣＭＰ法により除去することなく、半導体基板５００の表面平坦性を向上させることができる。
【００５２】
以下、本発明を実施例に基づき詳細に説明するが、本発明は、これらの実施例に限定されるものではない。
【実施例１】
【００５３】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。フォトリソグラフィ法による加工により、ベース基板１０２のシリコン結晶に第１窪み（第１窪み１０４）および第２窪み（第２窪み１０６）を形成する。それぞれの窪みの大きさは、２０μｍ×２０μｍとする。第２窪みの深さは３μｍとする。第１窪みの深さは、第２窪みの深さより浅い１μｍとする。
【００５４】
第１窪みおよび第２窪みを形成した基板上に全面に渡って、阻害体１１４および阻害体１１６として酸化シリコンをＣＶＤ法により形成する。これにより、第１窪み、第２窪みの底面、側面に酸化シリコンが形成される。次に、フォトリソグラフィ法による加工により、第１窪みおよび第２窪みの底部にある酸化シリコンに、シリコン結晶を露出する開口を複数形成する。
【００５５】
ベース基板１０２を反応炉の内部に配置し、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０として、第１窪みおよび第２窪みのそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１窪みおよび第２窪みの開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、１μｍの厚さで形成する。次に、反応炉の中で、Ｇｅ結晶をアニールする。温度を８００℃、時間を１０分間としてアニールを実行した後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００５６】
次に、ＣＶＤ法により、ベース基板１０２の全面に阻害体１１６としての酸化シリコンを形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶を露出する開口を形成する。露出するＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、２μｍの厚さで形成する。ＧａＡｓ結晶は、第２窪みの開口の内部で、Ｇｅ結晶の表面上に成長する。
【００５７】
次に、基板表面にある酸化シリコンを除去する。以上のようにして、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板を作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として作製される。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【実施例２】
【００５８】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。フォトリソグラフィ法による加工により、ベース基板１０２のシリコン結晶に第１窪み（第１窪み１０４）および第２窪み（第２窪み１０６）を形成する。窪みの大きさは、２０μｍ×２０μｍとする。第１窪みおよび第２窪みの深さは、同じ３μｍとする。
【００５９】
第１窪みおよび第２窪みを形成したベース基板１０２上に全面に渡って、阻害体１１４および阻害体１１６として酸化シリコンをＣＶＤ法により形成する。これにより、第１窪み、第２窪みの底面、側面に酸化シリコンが形成される。次に、フォトリソグラフィ法による加工により、第１窪みおよび第２窪みの底部にある阻害体にシリコン結晶を露出する開口を複数形成する。
【００６０】
基板を反応炉の内部に配置し、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０として、第１窪みおよび第２窪みのそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１窪みおよび第２窪みの開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、３μｍの厚さで形成する。次に、反応炉の中で、Ｇｅ結晶をアニール処理する。温度を８００℃、時間を１０分間としてアニールを実行した後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００６１】
第１窪みに選択的に形成するＧｅ結晶は、第１のＩＶＢ族半導体結晶１０８とする。第２窪みに選択的に形成するＧｅ結晶は、フォトリソグラフィ法により、第１のＩＶＢ族半導体結晶１０８の厚さより薄い１μｍの厚さに加工する。１μｍの厚さのＧｅ結晶は、第２のＩＶＢ族半導体結晶１１０とする。
【００６２】
次に、阻害体１１６として、ＣＶＤ法により、基板全面に酸化シリコンを形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶を露出する開口を形成する。露出するＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶層をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、２μｍの厚さで形成する。ＧａＡｓ結晶は、開口の内部で、Ｇｅ結晶の表面上に成長する。
【００６３】
次に、基板表面にある酸化シリコンを除去する。以上のようにして、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板が作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として作製される。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【実施例３】
【００６４】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。フォトリソグラフィ法による加工により、ベース基板１０２のシリコン結晶に第１窪み（第１窪み１０４）および第２窪み（第２窪み１０６）を形成する。窪みの大きさは、２０μｍ×２０μｍとする。第２窪みの深さは３μｍとする。第１窪みの深さは、第２窪みの深さより浅い１μｍとする。
【００６５】
第１窪みおよび第２窪みを形成したベース基板１０２上に全面に渡って０．１μｍの厚さで、阻害体１１４および阻害体１１６として酸化シリコンをＣＶＤ法により形成する。これにより、第１窪み、第２窪みの底面、側面に酸化シリコンが形成される。次に、フォトリソグラフィ法による加工により、第１窪みおよび第２窪みの底部にある阻害体にシリコン結晶を露出した開口を複数形成する。
【００６６】
ベース基板１０２を反応炉の内部に配置し、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０として、第１窪みおよび第２窪みのそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１窪みおよび第２窪みの開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、１．１μｍの厚さで成膜する。次に、反応炉の中で、Ｇｅ結晶をアニール処理する。温度を８００℃、時間を１０分間としてアニールを実行後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００６７】
次に、阻害体１１６として、ＣＶＤ法により、ベース基板１０２の全面に酸化シリコンを０．１μｍの厚さで形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶層を露出する開口を形成する。露出する第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、２μｍの厚さで形成する。ＧａＡｓ結晶は、開口の内部で、Ｇｅ結晶の表面上に成長する。
【００６８】
次に、阻害体３０４として酸化シリコンをＣＶＤ法により形成し、フォトリソグラフィ法による加工により、基板全面が平坦な表面になるようにする。第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶とＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶上にある酸化シリコンは、厚さが０．１μｍになるようにし、シリコン結晶上にある酸化シリコンは０．２μｍの厚さになるようにする。
【００６９】
次に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を形成するため、阻害体３０４である酸化シリコンの一部にベース基板１０２のシリコン結晶に達する開口を形成する。ベース基板１０２のシリコン結晶が露出する開口の内部に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を、ＣＶＤ法により形成する。このシリコン結晶は、モノシランを原料ガスに用いて、反応炉内の圧力を１．３ｋＰａ、成長温度を７５０℃にして、０．１μｍの厚さで形成する。第３のＩＶＢ族半導体結晶３０２であるシリコン結晶は、阻害体３０４である酸化シリコンに形成した開口の内部で、ベース基板１０２のシリコン結晶の表面上に成長する。
【００７０】
次に、フォトリソグラフィ法による加工により、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶が露出するように、基板表面にある酸化シリコンを０．１μｍの厚さだけ除去する。以上のようにして、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶、第３のＩＶＢ族半導体結晶３０２であるシリコン結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板を作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として得られる。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【実施例４】
【００７１】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。基板上に全面に渡って２μｍの厚さで、阻害体４０２として酸化シリコンを熱酸化法により形成する。フォトリソグラフィ法による加工により、阻害体４０２である酸化シリコンの一部にシリコン結晶に達する第１開口および第２開口を複数形成する。各開口を形成するための酸化シリコンのエッチング方法として、酸化シリコンを０．１μｍの厚さを残すようにドライエッチングした後、残余の０．１μｍ厚さの酸化シリコンをウェットエッチングにより除去する方法が挙げられる。このようにして、シリコン結晶が露出した開口を形成する。開口の大きさは、２０μｍ×２０μｍとする。
【００７２】
ベース基板１０２を反応炉の内部に配置し、第１の開口および第２の開口のそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１開口および第２開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、２μｍの厚さで形成する。次に、反応炉の中で、Ｇｅ結晶をアニール処理する。温度を８００℃、時間を１０分間としてアニールした後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００７３】
第１の開口に選択的に形成するＧｅ結晶は、第１のＩＶＢ族半導体結晶１０８とする。第２の開口に選択的に形成するＧｅ結晶は、フォトリソグラフィ法により１μｍの厚さに加工する。１μｍの厚さに加工したＧｅ結晶は、第２のＩＶＢ族半導体結晶１１０とする。
【００７４】
次に、ベース基板１０２の全面に渡って０．１μｍの厚さで、阻害体として酸化シリコンをＣＶＤ法により形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶を露出する開口を形成する。露出したＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、１μｍの厚さで形成する。ＧａＡｓ結晶は、開口の内部で、Ｇｅ結晶の表面上に成長する。
【００７５】
次に、阻害体として酸化シリコンをＣＶＤ法により形成し、フォトリソグラフィ法により加工することにより、ベース基板１０２全面が平坦な表面になるようにする。第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶とＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶上にある酸化シリコンは、厚さが０．１μｍになるようにし、シリコン結晶上にある酸化シリコンは２．１μｍの厚さになるようにする。
【００７６】
次に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を形成するため、阻害体の一部にシリコンウェハのシリコン結晶に達する第３の開口を形成する。開口を形成するための酸化シリコンのエッチング方法としては、酸化シリコンを０．１μｍの厚さを残すようにドライエッチングした後、残余の０．１μｍ厚さの酸化シリコンをウェットエッチングし、ベース基板１０２のシリコン結晶が露出された開口を形成する。
【００７７】
このシリコン結晶が露出された第３の開口の内部に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を、ＣＶＤ法により形成する。このシリコン結晶は、モノシランを原料ガスに用いて、反応炉内の圧力を１．３ｋＰａ、成長温度を７５０℃にして、２μｍの厚さで形成する。第３のＩＶＢ族半導体結晶３０２であるシリコン結晶は、阻害体４０２である酸化シリコンに形成した開口の内部で、シリコン結晶の表面上に成長する。
【００７８】
次に、フォトリソグラフィ法による加工により、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶が露出するように、基板表面にある酸化シリコンを０．１μｍの厚さだけ除去する。以上のようにして、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶、第３のＩＶＢ族半導体結晶３０２であるシリコン結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板が作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として得られる。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【００７９】
以上説明した半導体基板１００、半導体基板２００、半導体基板３００、半導体基板４００および半導体基板５００における、シリコン結晶、ＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２の何れかの半導体結晶、または当該半導体結晶上に形成された半導体層を用いて電子素子を形成できる。電子素子として、ＦＥＴまたはＨＢＴを含むアナログ増幅デバイス、ＦＥＴまたはＨＢＴを含むスイッチングデバイスおよびデジタルＩＣ、ｐｎ接合を有する発光デバイス、ｐｎ接合またはショットキー接合を含む受光デバイスが例示できる。そして、これら電子素子は、単一のシリコン基板に、モノリシックに集積化することができる。
【００８０】
請求の範囲、明細書、および図面中において示した基板、方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８１】
１００ 半導体基板、１０２ ベース基板、１０４ 第１窪み、１０６ 第２窪み、１０８ 第１のＩＶＢ族半導体結晶、１１０ 第２のＩＶＢ族半導体結晶、１１２ ＩＩＩ−Ｖ族化合物半導体結晶、１１４ 阻害体、１１６ 阻害体、１１８ 阻害体、２００ 半導体基板、３００ 半導体基板、３０２ 第３のＩＶＢ族半導体結晶、３０４ 阻害体、４００ 半導体基板、４０２ 阻害体、４０４ 第１開口、４０６ 第２開口、４０８ 第３開口、５００ 半導体基板、５０２ 犠牲成長窪み、５０４ ＩＶＢ族半導体、５０６ ＩＩＩ−Ｖ族半導体
【技術分野】
【０００１】
本発明は、半導体基板、半導体デバイスおよび半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、Ｓｉ基板に形成したＧａＡｓ層上で結晶成長したＧａＡｓ／Ｇｅを有するＣＭＯＳ集積回路が開示されている。当該ＣＭＯＳ集積回路において、ＧａＡｓウェルはＮチャネル装置に、ＧｅウェルはＰチャネル装置に利用される。ＧａＡｓウェルおよびＧｅウェルの間には酸化物が形成されて分離され、ＧａＡｓウェルおよびＧｅウェルとＳｉとの間にはＧａＡｓの半絶縁性（未ドープ）層が形成されてラッチアップの可能性が取り除かれている。
（特許文献１）特開２００１−９３９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
Ｓｉ基板にＧａＡｓ層が形成されると、Ｓｉの格子間距離とＧａＡｓの格子間距離との差に起因して、ＧａＡｓ層内に結晶欠陥が生じる。結晶欠陥を有するＧａＡｓ層上でＧａＡｓ結晶及びＧｅ結晶を成長させると、当該ＧａＡｓ結晶及びＧｅ結晶にも結晶欠陥が生じる。ＧａＡｓ結晶及びＧｅ結晶に結晶欠陥が生じると電子及び正孔の移動度が低下するので、当該ＧａＡｓ結晶及びＧｅ結晶を用いて高速にスイッチングするＣＭＯＳ回路を構成することが困難である。
【０００４】
選択エピタキシャル成長法を用いて微小な領域に半導体結晶層を形成すれば、結晶欠陥、汚染物およびパーティクルの発生を抑制できることが、本発明者らの検討により明らかになっている。しかしながら、選択エピタキシャル成長により半導体結晶層を形成する場合には、半導体結晶層が形成される領域と形成されない領域との間で表面に段差が生じる。大きな段差が存在すると、段差を跨いで形成される配線等を断線させる要因になり、半導体デバイスの信頼性を低下させる原因になり得るので、段差の大きさを軽減することが望ましい。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、第２窪みの内部の第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶とを備える半導体基板を提供する。当該半導体基板においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である。第１のＩＶＢ族半導体結晶及び第２のＩＶＢ族半導体結晶において、ａ１≦ａ２であってもよい。
【０００６】
当該半導体基板においては、例えば、シリコン結晶、第１のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面が実質的に同一の平面に形成されている。第１窪みの深さは、第２窪みの深さより浅くてもよい。第１窪みと第２窪みとが、実質的に同じ深さに形成されており、第２のＩＶＢ族半導体結晶の厚さが第１のＩＶＢ族半導体結晶の厚さより薄くてもよい。第２窪みのアスペクト比は、例えば（√３）／３以上である。
【０００７】
当該半導体基板は、第１窪みの側壁と第１のＩＶＢ族半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備えてもよい。当該半導体基板は、第２窪みの側壁と第２のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備えてもよい。当該半導体基板は、シリコン結晶における第１窪みおよび第２窪みが形成されている領域と異なる領域上に形成された第３のＩＶＢ族半導体結晶をさらに備えてもよい。第３のＩＶＢ族半導体結晶は、例えばＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である。ＩＩＩ−Ｖ族化合物半導体結晶は、例えばＡｌｘＩｎｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１、０≦ｚ≦１）である。
【０００８】
本発明の第２の態様においては、表面にシリコン結晶を有するベース基板と、ベース基板上に形成され、シリコン結晶に達する第１開口、シリコン結晶に達する第２開口およびシリコン結晶に達する第３開口を有し、かつ、半導体結晶の成長を阻害する阻害体と、第１開口に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２開口に形成された第２のＩＶＢ族半導体結晶と、第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶と、第３開口に形成された第３のＩＶＢ族半導体結晶とを備える半導体基板を提供する。当該半導体基板においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である。
【０００９】
当該半導体基板において、第３のＩＶＢ族半導体結晶、第１のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面は、例えば、実質的に同一の平面に形成されている。当該半導体基板において、第２のＩＶＢ族半導体結晶の厚さが第１のＩＶＢ族半導体結晶の厚さより薄くてもよい。
【００１０】
本発明の第３の態様においては、上記の半導体基板における、シリコン結晶、第１のＩＶＢ族半導体結晶、第２のＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶の何れかの半導体結晶と、半導体結晶または半導体結晶上に形成された半導体層に形成された電極とを有する電子素子を備える半導体デバイスを提供する。
【００１１】
本発明の第４の態様においては、表面にシリコン結晶を有するベース基板のシリコン結晶に第１窪みおよび第２窪みを形成する段階と、第１窪みの内部に第１のＩＶＢ族半導体結晶を形成する段階と、第２窪みの内部に第２のＩＶＢ族半導体結晶を形成する段階と、第２窪みの内部の第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階とを備え、前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶が露出されている半導体基板の製造方法を提供する。当該製造方法においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である半導体基板を製造する。
【００１２】
当該製造方法においては、第１窪みおよび第２窪みを形成した後、第１のＩＶＢ族半導体結晶および第２のＩＶＢ族半導体結晶を形成する前に、シリコン結晶の表面ならびに第１窪みおよび第２窪みの側壁に、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、第１のＩＶＢ族半導体結晶および第２のＩＶＢ族半導体結晶を形成する段階において、第１のＩＶＢ族半導体結晶および第２のＩＶＢ族半導体結晶を選択ＭＯＣＶＤ法により形成してもよい。当該製造方法においては、第１窪みに形成された第１のＩＶＢ族半導体結晶の表面を覆い、かつ、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、ＩＩＩ−Ｖ族化合物半導体結晶を形成する段階において、ＩＩＩ−Ｖ族化合物半導体結晶を選択ＭＯＣＶＤ法により形成してもよい。
【００１３】
本発明の第５の態様においては、表面にシリコン結晶を有するベース基板上に半導体結晶の成長を阻害する阻害体を形成する段階と、阻害体に、シリコン結晶に達する第１開口、シリコン結晶に達する第２開口およびシリコン結晶に達する第３開口をそれぞれ形成する段階と、第１開口の内部に第１のＩＶＢ族半導体結晶を形成する段階と、第２開口の内部に第２のＩＶＢ族半導体結晶を形成する段階と、第２開口の内部の第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階と、第３開口の内部に第３のＩＶＢ族半導体結晶を成長させる段階とを備え、前記第１のＩＶＢ族半導体結晶、前記ＩＩＩ−Ｖ族化合物半導体結晶および前記第３のＩＶＢ族半導体結晶が露出されている半導体基板の製造方法を提供する。
【００１４】
当該製造方法においては、例えば、第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である半導体基板を製造する。第３のＩＶＢ族半導体結晶は、例えばＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である。
【図面の簡単な説明】
【００１５】
【図１Ａ】半導体基板１００の断面例を示す。
【図１Ｂ】半導体基板１００の製造過程における断面例を示す。
【図１Ｃ】半導体基板１００の製造過程における断面例を示す。
【図１Ｄ】半導体基板１００の製造過程における断面例を示す。
【図１Ｅ】半導体基板１００の製造過程における断面例を示す。
【図１Ｆ】半導体基板５００の断面例を示す。
【図２】半導体基板２００の断面例を示す。
【図３】半導体基板３００の断面例を示す。
【図４Ａ】半導体基板４００の断面例を示す。
【図４Ｂ】半導体基板４００の製造過程における断面例を示す。
【図４Ｃ】半導体基板４００の製造過程における断面例を示す。
【図４Ｄ】半導体基板４００の製造過程における断面例を示す。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明する。図１Ａは、半導体基板１００の断面例を示す。図１Ｂから図１Ｅは、半導体基板１００の製造過程における断面例を示す。半導体基板１００は、ベース基板１０２と、第１のＩＶＢ族半導体結晶１０８と、第２のＩＶＢ族半導体結晶１１０と、ＩＩＩ−Ｖ族化合物半導体結晶１１２と、阻害体１１４とを有する。ベース基板１０２には、第１窪み１０４および第２窪み１０６が形成されている。
【００１７】
ベース基板１０２は、表面にシリコン結晶を有する。表面にシリコン結晶を有するベース基板１０２として、表面の近傍がシリコン結晶であるＳＯＩ（シリコンオンインシュレータ）基板、バルクの全体に渡ってシリコン結晶であるシリコンウェハを例示できる。図１Ａは、ベース基板１０２としてシリコンウェハを用いた例を示す。
【００１８】
第１窪み１０４の内部には第１のＩＶＢ族半導体結晶１０８が形成され、第２窪み１０６の内部には第２のＩＶＢ族半導体結晶１１０が形成されている。また、第２窪み１０６の内部の第２のＩＶＢ族半導体結晶１１０上にＩＩＩ−Ｖ族化合物半導体結晶１１２が形成されている。ＩＩＩ−Ｖ族化合物半導体結晶１１２として、ＡｌｘＩｎｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１、０≦ｚ≦１）が挙げられる。第１のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２は露出している。
【００１９】
第１のＩＶＢ族半導体結晶１０８は、例えばＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）である。第２のＩＶＢ族半導体結晶１１０は、例えばＳｉ１−ａ２Ｇｅａ２（０＜ａ２≦１）である。第１のＩＶＢ族半導体結晶１０８は、好ましくはＳｉ１−ａ１Ｇｅａ１（０．６≦ａ１≦１）である。第２のＩＶＢ族半導体結晶１１０は、好ましくはＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である。第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０は、Ｇｅ結晶であることがさらに好ましい。
【００２０】
第２のＩＶＢ族半導体結晶１１０におけるＧｅの比率は、第１のＩＶＢ族半導体結晶１０８におけるＧｅの比率よりも大きくてもよい。具体的には、上記の組成式においてａ１≦ａ２であってもよい。この場合には、第２のＩＶＢ族半導体結晶１１０をＩＩＩ−Ｖ族化合物半導体結晶１１２に格子整合させるとともに、第１のＩＶＢ族半導体結晶１０８におけるキャリアの移動度を最適化することができる。
【００２１】
半導体基板１００を用いることにより、高性能の電子素子を備える半導体デバイスを構成することができる。具体的には、当該電子素子は、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２の何れかの半導体結晶と、当該半導体結晶または当該半導体結晶上に形成された半導体層に形成された電極とを有する。当該電子素子は、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２の何れかの半導体結晶と当該電極との間に、金属配線を有してもよい。
【００２２】
第１のＩＶＢ族半導体結晶１０８としてＧｅ結晶を適用した場合には、Ｇｅ結晶を活性層に用いる半導体素子はホール移動度が高いので、高速動作するＰチャネル型ＭＯＳＦＥＴを形成することができる。第２のＩＶＢ族半導体結晶１１０としてＧｅ結晶を適用した場合には、ＧａＡｓを適用した場合のＩＩＩ−Ｖ族化合物半導体結晶１１２と格子整合させることができるので、結晶性のよいＩＩＩ−Ｖ族化合物半導体結晶１１２を成長させることができる。結晶性のよいＩＩＩ−Ｖ族化合物半導体結晶１１２においては、高い電子移動度を実現できるので、高速動作するＮチャネル型ＭＯＳＦＥＴを形成することができる。高速動作するＰチャネル型ＭＯＳＦＥＴと高速動作するＮチャネル型ＭＯＳＦＥＴとを形成することにより、半導体基板１００に高性能ＣＭＯＳＦＥＴを形成することができる。
【００２３】
半導体基板１００は、第２のＩＶＢ族半導体結晶１１０とＩＩＩ−Ｖ族化合物半導体結晶１１２との間に、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２と異なる組成の結晶をさらに備えてもよい。当該結晶は、例えばＩＩ−ＶＩ族化合物半導体結晶である。ＩＩ−ＶＩ族化合物半導体結晶は、例えば、ＭｇｔＺｎｕＣｄ１−ｔ−ｕＳｖＳｅｗＴｅ１−ｖ−ｗ（０≦ｔ≦１、０≦ｕ≦１、０≦ｔ＋ｕ≦１、０≦ｖ≦１、０≦ｗ≦１、０≦ｖ＋ｗ≦１）である。
【００２４】
本実施形態に係る半導体基板１００においては、単一のシリコン基板上に種類の異なる半導体結晶層をエピタキシャル成長させる場合に、表面の平坦性が向上するので、半導体デバイスの信頼性を高めることができる。具体的には、第１のＩＶＢ族半導体結晶１０８は第１窪み１０４の内部に形成され、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２は第２窪み１０６の内部に形成されているので、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２が半導体基板１００の表面から突出する量を低減することができる。その結果、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２の間の段差に起因する、配線の断線を防止できる。
【００２５】
ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面が、実質的に同一の平面に形成されている場合には、半導体結晶層が半導体基板１００の表面から突出しないので、さらに好ましい。ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面を実質的に同一の平面に形成するには、第１窪み１０４の深さが、第２窪み１０６の深さより浅いことが好ましい。
【００２６】
第１窪み１０４の側壁と第１のＩＶＢ族半導体結晶１０８との間には、阻害体１１４が形成されていることが好ましい。また、第２窪み１０６の側壁と第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２との間には、阻害体１１４が形成されていることが好ましい。阻害体１１４は、半導体結晶の成長を阻害する。
【００２７】
第２の窪み１０６に形成された第２のＩＶＢ族半導体結晶１１０を６００〜９００℃程度にまで加熱しない場合には、例えば、第２の窪み１０６は（√３）／３以上のアスペクト比を有することが好ましい。より具体的には、第２の窪み１０６の底面におけるシリコンの面方位が（１００）または（１１０）の場合には、第２の窪み１０６は１以上のアスペクト比を有してもよい。第２の窪み１０６の底面におけるシリコン結晶の面方位が（１１１）の場合には、第２の窪み１０６は√２（＝約１．４１４）以上のアスペクト比を有してもよい。
【００２８】
アスペクト比が（√３）／３以上の第２の窪み１０６の内部に第２のＩＶＢ族半導体結晶１１０が形成されると、第２のＩＶＢ族半導体結晶１１０に含まれる欠陥が第２の窪み１０６の壁面でターミネートされる。その結果、第２の窪み１０６の壁面で覆われずに露出する第２のＩＶＢ族半導体結晶１１０の表面における欠陥が低減する。即ち、第２の窪み１０６が（√３）／３以上のアスペクト比を有する場合には、第２の窪み１０６に形成された第２のＩＶＢ族半導体結晶１１０にアニールが施されない状態であっても、第２の窪み１０６において露出する第２のＩＶＢ族半導体結晶１１０の表面の欠陥密度を所定の許容範囲まで小さくすることができる。その結果、第２のＩＶＢ族半導体結晶１１０上で成長するＩＩＩ−Ｖ族化合物半導体結晶１１２の結晶性が向上する。
【００２９】
ここで、本明細書において、「窪みのアスペクト比」とは、「窪みの深さ」を「窪みの幅」で除した値をいう。例えば、電子情報通信学会編「電子情報通信ハンドブック 第１分冊」７５１ページ（１９８８年、オーム社発行）によると、アスペクト比の定義が「エッチング深さ／パターン幅」と記載されている。本明細書においても、同様の意味でアスペクト比の用語を用いる。なお、「窪みの深さ」は基板上に薄膜を積層した場合の、積層方向における窪みの深さである。「窪みの幅」は積層方向に垂直な方向における、窪みの幅である。窪みの幅が一定でない場合には、「窪みの幅」は、窪みの最小の幅を指す。たとえば、積層方向から見た窪みの形状が長方形である場合、「窪みの幅」は、長方形の短辺の長さを指す。
【００３０】
次に、半導体基板１００の製造方法を説明する。図１Ｂに示すように、ベース基板１０２のシリコン結晶に第１窪み１０４および第２窪み１０６を形成する。第１窪み１０４および第２窪み１０６は、ドライエッチングまたはウェットエッチングにより形成することができる。ドライエッチングの加工精度は、ウェットエッチングの加工精度よりも高い。これに対して、ウェットエッチングの加工がシリコン結晶に与える損傷は、ドライエッチングの加工がシリコン結晶に与える損傷よりも小さい。したがって、第１窪み１０４および第２窪み１０６をエッチングにより形成する場合には、まず加工精度が良いドライエッチングを行い、次にシリコン結晶に与える損傷が小さいウェットエッチングを行うことが好ましい。当該手順でエッチングすることにより、第１窪み１０４および第２窪み１０６の内部で成長する半導体結晶の品質が、さらに向上する。
【００３１】
次に、図１Ｃに示すように、第１窪み１０４および第２窪み１０６の側壁に、阻害体１１４を形成し、シリコン結晶の表面に阻害体１１６を形成する。阻害体１１４および阻害体１１６は、半導体結晶の成長を阻害する。阻害体１１４は、例えば窒化シリコンである。阻害体１１６は、例えば酸化シリコンである。
【００３２】
次に、図１Ｄに示すように、第１窪み１０４の内部に第１のＩＶＢ族半導体結晶１０８を形成し、第２窪み１０６の内部に第２のＩＶＢ族半導体結晶１１０を形成する。第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０は、選択ＭＯＣＶＤ法により形成される。第１のＩＶＢ族半導体結晶１０８の組成と第２のＩＶＢ族半導体結晶１１０の組成を異なる組成にする場合には、第１段階のＭＯＣＶＤ法により、第１窪み１０４の内部に第１のＩＶＢ族半導体結晶１０８を成長させた後に、第２段階のＭＯＣＶＤ法により、第２窪み１０６の内部に第２のＩＶＢ族半導体結晶１１０を成長させてよい。
【００３３】
次に、図１Ｅに示すように、第１窪み１０４に形成された第１のＩＶＢ族半導体結晶１０８の表面を覆う阻害体１１８を形成する。その後、第２窪み１０６の内部の第２のＩＶＢ族半導体結晶１１０上にＩＩＩ−Ｖ族化合物半導体結晶１１２を形成する。ＩＩＩ−Ｖ族化合物半導体結晶１１２は、選択ＭＯＣＶＤ法により形成される。阻害体１１６および阻害体１１８をエッチングにより除去して、半導体基板１００を製造することができる。ＩＩＩ−Ｖ族化合物半導体結晶１１２がベース基板１０２の表面から突出している場合には、ベース基板１０２の表面から突出しているＩＩＩ−Ｖ族化合物半導体結晶１１２をエッチングにより除去してもよい。
【００３４】
ＣＭＰ法により、阻害体１１６および阻害体１１８、ならびに、ベース基板１０２の表面から突出したＩＩＩ−Ｖ族化合物半導体結晶１１２を除去してもよい。阻害体１１６および阻害体１１８をエッチングにより除去した後に、ＣＭＰ法により、ベース基板１０２の表面から突出したＩＩＩ−Ｖ族化合物半導体結晶１１２を除去してもよい。ベース基板１０２の表面から突出したＩＩＩ−Ｖ族化合物半導体結晶１１２を除去することにより、ベース基板１０２が有するシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面を同一平面に形成することができる。
【００３５】
ＩＩＩ−Ｖ族化合物半導体結晶１１２の表面の位置が、ベース基板１０２の表面の位置よりも第２のＩＶＢ族半導体結晶１１０に近い位置にある場合には、ＣＭＰ法により、ベース基板１０２が有するシリコン結晶および第１のＩＶＢ族半導体結晶１０８の一部の領域を除去することにより、当該シリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面を同一平面に形成してもよい。
【００３６】
以上のとおり、半導体基板１００においては、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面が実質的に同一の平面に形成されており、段差の大きさを低減することができるので、配線等の断線を防止できる。
【００３７】
図１Ｆは、他の実施形態に係る半導体基板５００の断面例を示す。半導体基板５００は、犠牲成長窪み５０２を備える点で、図１Ａに示した半導体基板１００と異なる。半導体基板５００は、犠牲成長窪み５０２の内部に、第１のＩＶＢ族半導体結晶１０８または第２のＩＶＢ族半導体結晶１１０と同時に形成されるＩＶＢ族半導体５０４を有し、ＩＶＢ族半導体５０４上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２と同時に形成されるＩＩＩ−Ｖ族半導体５０６を有している。犠牲成長窪み５０２の側壁には阻害体１１４が形成されていてもよい。
【００３８】
第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０およびＩＩＩ−Ｖ族化合物半導体結晶１１２を選択エピタキシャル成長させる場合、犠牲成長窪み５０２の底面にも同時に当該半導体結晶の原料が吸着され、半導体膜が形成される。犠牲成長窪み５０２の内部に形成される半導体膜であるＩＶＢ族半導体５０４あるいはＩＩＩ−Ｖ族半導体５０６は、第１のＩＶＢ族半導体結晶１０８または第２のＩＶＢ族半導体結晶１１０、あるいはＩＩＩ−Ｖ族化合物半導体結晶１１２と同等の結晶品質を有する必要はなく、多結晶体あるいは非晶質体であってもよい。
【００３９】
ベース基板１０２に犠牲成長部である犠牲成長窪み５０２を設けることにより、安定した成長速度で第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０またはＩＩＩ−Ｖ族化合物半導体結晶１１２をエピタキシャル成長させることができる。また、犠牲成長部で成長する半導体膜の体積に応じて、エピタキシャル成長させる半導体結晶の厚さを容易に制御することができる。例えば、例えば、図１Ａに示した半導体基板１００に犠牲成長窪み５０２を追加することによって、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０またはＩＩＩ−Ｖ族化合物半導体結晶１１２の成長速度をより小さくすることができる。その結果、半導体基板５００の設計および半導体基板５００を用いた半導体デバイスの設計における自由度が高くなる。
【００４０】
さらに、半導体基板５００が犠牲成長窪み５０２を備えることにより、エピタキシャル成長速度の制御が容易になるので、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２の表面の高さをシリコン結晶の表面の高さと等しくさせることが容易になる。その結果、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２をエッチングまたはＣＭＰ法により除去することなく、半導体基板５００の表面平坦性を向上させることができる。犠牲成長窪み５０２は、電子素子を形成しない領域なので、エッチングにより表面平坦性を向上させてもよい。
【００４１】
なお、半導体基板５００は、犠牲成長窪み５０２の側壁に形成されている阻害体１１４を備えなくてもよい。阻害体１１４が犠牲成長窪み５０２の側壁にない場合、犠牲成長窪み５０２の側壁にも半導体結晶の原料が吸着され、半導体膜が形成される。
【００４２】
図２は、他の実施形態に係る半導体基板２００の構成を示す。図２に示すように、半導体基板２００は、実質的に同じ深さに形成されている第１窪み１０４および第２窪み１０６を備える点で、図１Ａに示した半導体基板１００と異なる。半導体基板２００においては、第２のＩＶＢ族半導体結晶１１０の厚さが第１のＩＶＢ族半導体結晶１０８の厚さより薄い。第１のＩＶＢ族半導体結晶１０８の厚さは、第２のＩＶＢ族半導体結晶１１０の厚さとＩＩＩ−Ｖ族化合物半導体結晶１１２の厚さとを合わせた厚さに等しい。
【００４３】
図３は、他の実施形態に係る半導体基板３００の構成を示す。図３に示すように、半導体基板３００は、ベース基板１０２の表面のシリコン結晶における、第１窪み１０４および第２窪み１０６が形成されている領域と異なる領域上に形成された第３のＩＶＢ族半導体結晶３０２を備える点で、図１Ａに示した半導体基板１００と異なる。
【００４４】
第３のＩＶＢ族半導体結晶３０２を形成する方法として、表面にシリコン結晶を有する基板上に半導体結晶の成長を阻害する阻害体３０４を形成し、阻害体３０４に、シリコン結晶に達する開口を形成し、当該開口の内部に第３のＩＶＢ族半導体結晶３０２を選択ＭＯＣＶＤ法により形成する方法が挙げられる。第３のＩＶＢ族半導体結晶３０２としてＳｉ１−ｂＧｅｂ（０≦ｂ≦１）が挙げられる。第３のＩＶＢ族半導体結晶３０２は、Ｓｉであってもよい。Ｓｉ結晶を活性層とするＳｉデバイスを形成し、Ｇｅ結晶を活性層とする素子およびＧａＡｓ系結晶を活性層とする素子と組み合わせることにより、高性能な半導体回路を形成できる。
【００４５】
図４Ａは、他の実施形態に係る半導体基板４００の断面例を示す。図４Ｂから図４Ｄは、半導体基板４００の製造過程における断面例を示す。半導体基板４００は、ベース基板１０２と、阻害体４０２と、第１のＩＶＢ族半導体結晶１０８と、第２のＩＶＢ族半導体結晶１１０と、ＩＩＩ−Ｖ族化合物半導体結晶１１２と、第３のＩＶＢ族半導体結晶３０２とを有する。半導体基板４００において、ベース基板１０２、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０、ＩＩＩ−Ｖ族化合物半導体結晶１１２および第３のＩＶＢ族半導体結晶３０２については、図１Ａに関連して説明したとおりであるから説明を省略する。
【００４６】
阻害体４０２は、ベース基板１０２上に形成されている。阻害体４０２は半導体結晶の成長を阻害する。阻害体４０２は、例えば酸化シリコン（ＳｉＯ２）である。阻害体４０２には、ベース基板１０２のシリコン結晶に達する第１開口４０４、ベース基板１０２のシリコン結晶に達する第２開口４０６および当該シリコン結晶に達する第３開口４０８がそれぞれ形成されている。第１のＩＶＢ族半導体結晶１０８が第１開口４０４の内部に形成され、第２のＩＶＢ族半導体結晶１１０が第２開口４０６の内部に形成され、ＩＩＩ−Ｖ族化合物半導体結晶１１２が第２開口４０６の内部の第２のＩＶＢ族半導体結晶１１０上に形成され、第３のＩＶＢ族半導体結晶３０２が第３開口４０８の内部に形成されている。
【００４７】
第３のＩＶＢ族半導体結晶３０２、第１のＩＶＢ族半導体結晶１０８およびＩＩＩ−Ｖ族化合物半導体結晶１１２のそれぞれの表面は、実質的に同一の平面に形成されていることが好ましい。この場合、第２のＩＶＢ族半導体結晶１１０の厚さは、第１のＩＶＢ族半導体結晶１０８の厚さより小さい。第１のＩＶＢ族半導体結晶１０８の厚さおよび第３のＩＶＢ族半導体結晶３０２の厚さは、第２のＩＶＢ族半導体結晶１１０の厚さとＩＩＩ−Ｖ族化合物半導体結晶１１２の厚さとを合わせた厚さに等しい。
【００４８】
図４Ｂから図４Ｄを参照しながら、半導体基板４００の製造方法を説明する。図４Ｂに示すように、ベース基板１０２上に阻害体４０２を形成する。阻害体４０２に、シリコン結晶に達する第１開口４０４、シリコン結晶に達する第２開口４０６およびシリコン結晶に達する第３開口４０８を形成する。阻害体４０２は、例えば酸化シリコン（ＳｉＯ２）である。阻害体４０２は、例えばＣＶＤ法を用いて形成される。第１開口４０４、第２開口４０６および第３開口４０８は、一例として、フォトリソグラフィ法により形成される。
【００４９】
次に、図４Ｃに示すように、第１開口４０４の内部に第１のＩＶＢ族半導体結晶１０８を形成し、第２開口４０６の内部に第２のＩＶＢ族半導体結晶１１０を形成する。例えばＭＯＣＶＤ法またはＭＢＥ法（分子ビームエピタキシー法）により、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０をエピタキシャル成長させることができる。第１のＩＶＢ族半導体結晶１０８の組成と第２のＩＶＢ族半導体結晶１１０の組成とを異なる組成にする場合には、第１段階のＭＯＣＶＤ法により、第１開口４０４の内部に第１のＩＶＢ族半導体結晶１０８を成長させた後に、第２段階のＭＯＣＶＤ法により、第２開口４０６の内部に第２のＩＶＢ族半導体結晶１１０を成長させてよい。
【００５０】
続いて、図４Ｄに示すように、第２開口４０６の内部の第２のＩＶＢ族半導体結晶１１０上にＩＩＩ−Ｖ族化合物半導体結晶１１２を形成する。その後、第３開口４０８の内部に第３のＩＶＢ族半導体結晶３０２を成長させることで、半導体基板４００を製造することができる。
【００５１】
なお、阻害体４０２は、図１Ｆに示した犠牲成長窪み５０２と同等の機能を有する犠牲成長開口を有してもよい。当該犠牲成長開口の内部には、第１のＩＶＢ族半導体結晶１０８、第２のＩＶＢ族半導体結晶１１０またはＩＩＩ−Ｖ族化合物半導体結晶１１２と同時に形成される半導体が形成されている。阻害体４０２が、犠牲成長開口を有することにより、エピタキシャル成長速度の制御が容易になるので、第１のＩＶＢ族半導体結晶１０８、第３のＩＶＢ族半導体結晶３０２およびＩＩＩ−Ｖ族化合物半導体結晶１１２の表面の高さをシリコン結晶の表面の高さと等しくさせることが容易になる。その結果、第１のＩＶＢ族半導体結晶１０８、第３のＩＶＢ族半導体結晶３０２およびＩＩＩ−Ｖ族化合物半導体結晶１１２をエッチングまたはＣＭＰ法により除去することなく、半導体基板５００の表面平坦性を向上させることができる。
【００５２】
以下、本発明を実施例に基づき詳細に説明するが、本発明は、これらの実施例に限定されるものではない。
【実施例１】
【００５３】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。フォトリソグラフィ法による加工により、ベース基板１０２のシリコン結晶に第１窪み（第１窪み１０４）および第２窪み（第２窪み１０６）を形成する。それぞれの窪みの大きさは、２０μｍ×２０μｍとする。第２窪みの深さは３μｍとする。第１窪みの深さは、第２窪みの深さより浅い１μｍとする。
【００５４】
第１窪みおよび第２窪みを形成した基板上に全面に渡って、阻害体１１４および阻害体１１６として酸化シリコンをＣＶＤ法により形成する。これにより、第１窪み、第２窪みの底面、側面に酸化シリコンが形成される。次に、フォトリソグラフィ法による加工により、第１窪みおよび第２窪みの底部にある酸化シリコンに、シリコン結晶を露出する開口を複数形成する。
【００５５】
ベース基板１０２を反応炉の内部に配置し、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０として、第１窪みおよび第２窪みのそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１窪みおよび第２窪みの開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、１μｍの厚さで形成する。次に、反応炉の中で、Ｇｅ結晶をアニールする。温度を８００℃、時間を１０分間としてアニールを実行した後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００５６】
次に、ＣＶＤ法により、ベース基板１０２の全面に阻害体１１６としての酸化シリコンを形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶を露出する開口を形成する。露出するＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、２μｍの厚さで形成する。ＧａＡｓ結晶は、第２窪みの開口の内部で、Ｇｅ結晶の表面上に成長する。
【００５７】
次に、基板表面にある酸化シリコンを除去する。以上のようにして、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板を作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として作製される。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【実施例２】
【００５８】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。フォトリソグラフィ法による加工により、ベース基板１０２のシリコン結晶に第１窪み（第１窪み１０４）および第２窪み（第２窪み１０６）を形成する。窪みの大きさは、２０μｍ×２０μｍとする。第１窪みおよび第２窪みの深さは、同じ３μｍとする。
【００５９】
第１窪みおよび第２窪みを形成したベース基板１０２上に全面に渡って、阻害体１１４および阻害体１１６として酸化シリコンをＣＶＤ法により形成する。これにより、第１窪み、第２窪みの底面、側面に酸化シリコンが形成される。次に、フォトリソグラフィ法による加工により、第１窪みおよび第２窪みの底部にある阻害体にシリコン結晶を露出する開口を複数形成する。
【００６０】
基板を反応炉の内部に配置し、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０として、第１窪みおよび第２窪みのそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１窪みおよび第２窪みの開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、３μｍの厚さで形成する。次に、反応炉の中で、Ｇｅ結晶をアニール処理する。温度を８００℃、時間を１０分間としてアニールを実行した後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００６１】
第１窪みに選択的に形成するＧｅ結晶は、第１のＩＶＢ族半導体結晶１０８とする。第２窪みに選択的に形成するＧｅ結晶は、フォトリソグラフィ法により、第１のＩＶＢ族半導体結晶１０８の厚さより薄い１μｍの厚さに加工する。１μｍの厚さのＧｅ結晶は、第２のＩＶＢ族半導体結晶１１０とする。
【００６２】
次に、阻害体１１６として、ＣＶＤ法により、基板全面に酸化シリコンを形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶を露出する開口を形成する。露出するＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶層をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、２μｍの厚さで形成する。ＧａＡｓ結晶は、開口の内部で、Ｇｅ結晶の表面上に成長する。
【００６３】
次に、基板表面にある酸化シリコンを除去する。以上のようにして、ベース基板１０２のシリコン結晶、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板が作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として作製される。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【実施例３】
【００６４】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。フォトリソグラフィ法による加工により、ベース基板１０２のシリコン結晶に第１窪み（第１窪み１０４）および第２窪み（第２窪み１０６）を形成する。窪みの大きさは、２０μｍ×２０μｍとする。第２窪みの深さは３μｍとする。第１窪みの深さは、第２窪みの深さより浅い１μｍとする。
【００６５】
第１窪みおよび第２窪みを形成したベース基板１０２上に全面に渡って０．１μｍの厚さで、阻害体１１４および阻害体１１６として酸化シリコンをＣＶＤ法により形成する。これにより、第１窪み、第２窪みの底面、側面に酸化シリコンが形成される。次に、フォトリソグラフィ法による加工により、第１窪みおよび第２窪みの底部にある阻害体にシリコン結晶を露出した開口を複数形成する。
【００６６】
ベース基板１０２を反応炉の内部に配置し、第１のＩＶＢ族半導体結晶１０８および第２のＩＶＢ族半導体結晶１１０として、第１窪みおよび第２窪みのそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１窪みおよび第２窪みの開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、１．１μｍの厚さで成膜する。次に、反応炉の中で、Ｇｅ結晶をアニール処理する。温度を８００℃、時間を１０分間としてアニールを実行後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００６７】
次に、阻害体１１６として、ＣＶＤ法により、ベース基板１０２の全面に酸化シリコンを０．１μｍの厚さで形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶層を露出する開口を形成する。露出する第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、２μｍの厚さで形成する。ＧａＡｓ結晶は、開口の内部で、Ｇｅ結晶の表面上に成長する。
【００６８】
次に、阻害体３０４として酸化シリコンをＣＶＤ法により形成し、フォトリソグラフィ法による加工により、基板全面が平坦な表面になるようにする。第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶とＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶上にある酸化シリコンは、厚さが０．１μｍになるようにし、シリコン結晶上にある酸化シリコンは０．２μｍの厚さになるようにする。
【００６９】
次に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を形成するため、阻害体３０４である酸化シリコンの一部にベース基板１０２のシリコン結晶に達する開口を形成する。ベース基板１０２のシリコン結晶が露出する開口の内部に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を、ＣＶＤ法により形成する。このシリコン結晶は、モノシランを原料ガスに用いて、反応炉内の圧力を１．３ｋＰａ、成長温度を７５０℃にして、０．１μｍの厚さで形成する。第３のＩＶＢ族半導体結晶３０２であるシリコン結晶は、阻害体３０４である酸化シリコンに形成した開口の内部で、ベース基板１０２のシリコン結晶の表面上に成長する。
【００７０】
次に、フォトリソグラフィ法による加工により、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶が露出するように、基板表面にある酸化シリコンを０．１μｍの厚さだけ除去する。以上のようにして、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶、第３のＩＶＢ族半導体結晶３０２であるシリコン結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板を作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として得られる。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【実施例４】
【００７１】
表面がシリコン結晶であるベース基板１０２として、シリコンウェハを準備する。基板上に全面に渡って２μｍの厚さで、阻害体４０２として酸化シリコンを熱酸化法により形成する。フォトリソグラフィ法による加工により、阻害体４０２である酸化シリコンの一部にシリコン結晶に達する第１開口および第２開口を複数形成する。各開口を形成するための酸化シリコンのエッチング方法として、酸化シリコンを０．１μｍの厚さを残すようにドライエッチングした後、残余の０．１μｍ厚さの酸化シリコンをウェットエッチングにより除去する方法が挙げられる。このようにして、シリコン結晶が露出した開口を形成する。開口の大きさは、２０μｍ×２０μｍとする。
【００７２】
ベース基板１０２を反応炉の内部に配置し、第１の開口および第２の開口のそれぞれに、Ｇｅ結晶を形成する。Ｇｅ結晶は、ＣＶＤ法により、第１開口および第２開口の内部に選択的に形成する。Ｇｅ結晶は、ゲルマンを原料ガスに用いて、反応炉内の圧力を２．６ｋＰａ、成長温度を６００℃にして、２μｍの厚さで形成する。次に、反応炉の中で、Ｇｅ結晶をアニール処理する。温度を８００℃、時間を１０分間としてアニールした後、温度を６８０℃、時間を１０分間とするアニールを１０回繰り返す。
【００７３】
第１の開口に選択的に形成するＧｅ結晶は、第１のＩＶＢ族半導体結晶１０８とする。第２の開口に選択的に形成するＧｅ結晶は、フォトリソグラフィ法により１μｍの厚さに加工する。１μｍの厚さに加工したＧｅ結晶は、第２のＩＶＢ族半導体結晶１１０とする。
【００７４】
次に、ベース基板１０２の全面に渡って０．１μｍの厚さで、阻害体として酸化シリコンをＣＶＤ法により形成する。フォトリソグラフィ法による加工により、第２のＩＶＢ族半導体結晶１１０であるＧｅ結晶を露出する開口を形成する。露出したＧｅ結晶上に、ＩＩＩ−Ｖ族化合物半導体結晶１１２としてＧａＡｓ結晶をＭＯＣＶＤ法により形成する。ＧａＡｓ結晶は、トリメチルガリウムおよびアルシンを原料ガスに用いて成長させる。ＧａＡｓ結晶は、まず５５０℃の成長温度でＧａＡｓ結晶を成長後、成長温度を６５０℃とし、反応炉内の圧力を８．０ｋＰａ、成長温度を６５０℃にして、１μｍの厚さで形成する。ＧａＡｓ結晶は、開口の内部で、Ｇｅ結晶の表面上に成長する。
【００７５】
次に、阻害体として酸化シリコンをＣＶＤ法により形成し、フォトリソグラフィ法により加工することにより、ベース基板１０２全面が平坦な表面になるようにする。第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶とＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶上にある酸化シリコンは、厚さが０．１μｍになるようにし、シリコン結晶上にある酸化シリコンは２．１μｍの厚さになるようにする。
【００７６】
次に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を形成するため、阻害体の一部にシリコンウェハのシリコン結晶に達する第３の開口を形成する。開口を形成するための酸化シリコンのエッチング方法としては、酸化シリコンを０．１μｍの厚さを残すようにドライエッチングした後、残余の０．１μｍ厚さの酸化シリコンをウェットエッチングし、ベース基板１０２のシリコン結晶が露出された開口を形成する。
【００７７】
このシリコン結晶が露出された第３の開口の内部に、第３のＩＶＢ族半導体結晶３０２としてのシリコン結晶を、ＣＶＤ法により形成する。このシリコン結晶は、モノシランを原料ガスに用いて、反応炉内の圧力を１．３ｋＰａ、成長温度を７５０℃にして、２μｍの厚さで形成する。第３のＩＶＢ族半導体結晶３０２であるシリコン結晶は、阻害体４０２である酸化シリコンに形成した開口の内部で、シリコン結晶の表面上に成長する。
【００７８】
次に、フォトリソグラフィ法による加工により、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶が露出するように、基板表面にある酸化シリコンを０．１μｍの厚さだけ除去する。以上のようにして、第１のＩＶＢ族半導体結晶１０８であるＧｅ結晶、第３のＩＶＢ族半導体結晶３０２であるシリコン結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２であるＧａＡｓ結晶のそれぞれの表面が同一の平面に形成される半導体基板が作製できる。このようにして、いずれの結晶も欠陥の少ない良好な結晶として得られる。透過型電子顕微鏡によりこれらの結晶の断面観察をすることにより、欠陥の少ない良好な結晶であることを確認できる。
【００７９】
以上説明した半導体基板１００、半導体基板２００、半導体基板３００、半導体基板４００および半導体基板５００における、シリコン結晶、ＩＶＢ族半導体結晶およびＩＩＩ−Ｖ族化合物半導体結晶１１２の何れかの半導体結晶、または当該半導体結晶上に形成された半導体層を用いて電子素子を形成できる。電子素子として、ＦＥＴまたはＨＢＴを含むアナログ増幅デバイス、ＦＥＴまたはＨＢＴを含むスイッチングデバイスおよびデジタルＩＣ、ｐｎ接合を有する発光デバイス、ｐｎ接合またはショットキー接合を含む受光デバイスが例示できる。そして、これら電子素子は、単一のシリコン基板に、モノリシックに集積化することができる。
【００８０】
請求の範囲、明細書、および図面中において示した基板、方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８１】
１００ 半導体基板、１０２ ベース基板、１０４ 第１窪み、１０６ 第２窪み、１０８ 第１のＩＶＢ族半導体結晶、１１０ 第２のＩＶＢ族半導体結晶、１１２ ＩＩＩ−Ｖ族化合物半導体結晶、１１４ 阻害体、１１６ 阻害体、１１８ 阻害体、２００ 半導体基板、３００ 半導体基板、３０２ 第３のＩＶＢ族半導体結晶、３０４ 阻害体、４００ 半導体基板、４０２ 阻害体、４０４ 第１開口、４０６ 第２開口、４０８ 第３開口、５００ 半導体基板、５０２ 犠牲成長窪み、５０４ ＩＶＢ族半導体、５０６ ＩＩＩ−Ｖ族半導体
【特許請求の範囲】
【請求項１】
第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、
前記第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、
前記第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、
前記第２窪みの内部の前記第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶と
を備える半導体基板。
【請求項２】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項１に記載の半導体基板。
【請求項３】
前記第１のＩＶＢ族半導体結晶及び前記第２のＩＶＢ族半導体結晶において、ａ１≦ａ２である
請求項２に記載の半導体基板。
【請求項４】
前記シリコン結晶、前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面が実質的に同一の平面に形成されている
請求項１から請求項３の何れか一項に記載の半導体基板。
【請求項５】
前記第１窪みの深さが前記第２窪みの深さより浅い
請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項６】
前記第１窪みと前記第２窪みとが、実質的に同じ深さに形成され、
前記第２のＩＶＢ族半導体結晶の厚さが前記第１のＩＶＢ族半導体結晶の厚さより薄い
請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項７】
前記第２窪みのアスペクト比が（√３）／３以上である
請求項１から請求項６の何れか一項に記載の半導体基板。
【請求項８】
前記第１窪みの側壁と前記第１のＩＶＢ族半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備える
請求項１から請求項７の何れか一項に記載の半導体基板。
【請求項９】
前記第２窪みの側壁と前記第２のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備える
請求項１から請求項８の何れか一項に記載の半導体基板。
【請求項１０】
前記シリコン結晶における前記第１窪みおよび前記第２窪みが形成されている領域と異なる領域上に形成された第３のＩＶＢ族半導体結晶をさらに備える
請求項１から請求項９の何れか一項に記載の半導体基板。
【請求項１１】
前記第３のＩＶＢ族半導体結晶がＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である
請求項１０に記載の半導体基板。
【請求項１２】
前記ＩＩＩ−Ｖ族化合物半導体結晶がＡｌｘＩｎｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１、０≦ｚ≦１）である
請求項１から請求項１１の何れか一項に記載の半導体基板。
【請求項１３】
表面にシリコン結晶を有するベース基板と、
前記ベース基板上に形成され、前記シリコン結晶に達する第１開口、前記シリコン結晶に達する第２開口および前記シリコン結晶に達する第３開口を有し、かつ、半導体結晶の成長を阻害する阻害体と、
前記第１開口に形成され、露出されている第１のＩＶＢ族半導体結晶と、
前記第２開口に形成された第２のＩＶＢ族半導体結晶と、
前記第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶と、
前記第３開口に形成された第３のＩＶＢ族半導体結晶と
を備える半導体基板。
【請求項１４】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項１３に記載の半導体基板。
【請求項１５】
前記第３のＩＶＢ族半導体結晶、前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面が実質的に同一の平面に形成されている
請求項１３または請求項１４に記載の半導体基板。
【請求項１６】
前記第２のＩＶＢ族半導体結晶の厚さが前記第１のＩＶＢ族半導体結晶の厚さより薄い
請求項１３から請求項１５の何れか一項に記載の半導体基板。
【請求項１７】
請求項１から請求項１６の何れか一項に記載の前記半導体基板における、前記シリコン結晶、前記第１のＩＶＢ族半導体結晶、前記第２のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶の何れかの半導体結晶と、
前記半導体結晶または前記半導体結晶上に形成された半導体層に形成された電極と
を有する電子素子を備える半導体デバイス。
【請求項１８】
表面にシリコン結晶を有するベース基板の前記シリコン結晶に第１窪みおよび第２窪みを形成する段階と、
前記第１窪みの内部に第１のＩＶＢ族半導体結晶を形成する段階と、
前記第２窪みの内部に第２のＩＶＢ族半導体結晶を形成する段階と、
前記第２窪みの内部の前記第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階と
を備え、
前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶は、露出されている半導体基板の製造方法。
【請求項１９】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項１８に記載の半導体基板の製造方法。
【請求項２０】
前記第１窪みおよび前記第２窪みを形成した後、前記第１のＩＶＢ族半導体結晶および前記第２のＩＶＢ族半導体結晶を形成する前に、前記シリコン結晶の表面ならびに前記第１窪みおよび前記第２窪みの側壁に、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、
前記第１のＩＶＢ族半導体結晶および前記第２のＩＶＢ族半導体結晶を形成する段階において、前記第１のＩＶＢ族半導体結晶および前記第２のＩＶＢ族半導体結晶を選択ＭＯＣＶＤ法により形成する
請求項１８または請求項１９に記載の半導体基板の製造方法。
【請求項２１】
前記第１窪みに形成された前記第１のＩＶＢ族半導体結晶の表面を覆い、かつ、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、
前記ＩＩＩ−Ｖ族化合物半導体結晶を形成する段階において、前記ＩＩＩ−Ｖ族化合物半導体結晶を選択ＭＯＣＶＤ法により形成する
請求項１８から請求項２０の何れか一項に記載の半導体基板の製造方法。
【請求項２２】
表面にシリコン結晶を有するベース基板上に半導体結晶の成長を阻害する阻害体を形成する段階と、
前記阻害体に、前記シリコン結晶に達する第１開口、前記シリコン結晶に達する第２開口および前記シリコン結晶に達する第３開口をそれぞれ形成する段階と、
前記第１開口の内部に第１のＩＶＢ族半導体結晶を形成する段階と、
前記第２開口の内部に第２のＩＶＢ族半導体結晶を形成する段階と、
前記第２開口の内部の前記第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階と、
前記第３開口の内部に第３のＩＶＢ族半導体結晶を成長させる段階と
を備え、
前記第１のＩＶＢ族半導体結晶、前記ＩＩＩ−Ｖ族化合物半導体結晶および前記第３のＩＶＢ族半導体結晶は、露出されている半導体基板の製造方法。
【請求項２３】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項２２に記載の半導体基板の製造方法。
【請求項２４】
前記第３のＩＶＢ族半導体結晶がＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である
請求項２２または請求項２３に記載の半導体基板の製造方法。
【請求項１】
第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、
前記第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、
前記第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、
前記第２窪みの内部の前記第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶と
を備える半導体基板。
【請求項２】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項１に記載の半導体基板。
【請求項３】
前記第１のＩＶＢ族半導体結晶及び前記第２のＩＶＢ族半導体結晶において、ａ１≦ａ２である
請求項２に記載の半導体基板。
【請求項４】
前記シリコン結晶、前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面が実質的に同一の平面に形成されている
請求項１から請求項３の何れか一項に記載の半導体基板。
【請求項５】
前記第１窪みの深さが前記第２窪みの深さより浅い
請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項６】
前記第１窪みと前記第２窪みとが、実質的に同じ深さに形成され、
前記第２のＩＶＢ族半導体結晶の厚さが前記第１のＩＶＢ族半導体結晶の厚さより薄い
請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項７】
前記第２窪みのアスペクト比が（√３）／３以上である
請求項１から請求項６の何れか一項に記載の半導体基板。
【請求項８】
前記第１窪みの側壁と前記第１のＩＶＢ族半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備える
請求項１から請求項７の何れか一項に記載の半導体基板。
【請求項９】
前記第２窪みの側壁と前記第２のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶との間に、半導体結晶の成長を阻害する阻害体をさらに備える
請求項１から請求項８の何れか一項に記載の半導体基板。
【請求項１０】
前記シリコン結晶における前記第１窪みおよび前記第２窪みが形成されている領域と異なる領域上に形成された第３のＩＶＢ族半導体結晶をさらに備える
請求項１から請求項９の何れか一項に記載の半導体基板。
【請求項１１】
前記第３のＩＶＢ族半導体結晶がＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である
請求項１０に記載の半導体基板。
【請求項１２】
前記ＩＩＩ−Ｖ族化合物半導体結晶がＡｌｘＩｎｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１、０≦ｚ≦１）である
請求項１から請求項１１の何れか一項に記載の半導体基板。
【請求項１３】
表面にシリコン結晶を有するベース基板と、
前記ベース基板上に形成され、前記シリコン結晶に達する第１開口、前記シリコン結晶に達する第２開口および前記シリコン結晶に達する第３開口を有し、かつ、半導体結晶の成長を阻害する阻害体と、
前記第１開口に形成され、露出されている第１のＩＶＢ族半導体結晶と、
前記第２開口に形成された第２のＩＶＢ族半導体結晶と、
前記第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶と、
前記第３開口に形成された第３のＩＶＢ族半導体結晶と
を備える半導体基板。
【請求項１４】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項１３に記載の半導体基板。
【請求項１５】
前記第３のＩＶＢ族半導体結晶、前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶のそれぞれの表面が実質的に同一の平面に形成されている
請求項１３または請求項１４に記載の半導体基板。
【請求項１６】
前記第２のＩＶＢ族半導体結晶の厚さが前記第１のＩＶＢ族半導体結晶の厚さより薄い
請求項１３から請求項１５の何れか一項に記載の半導体基板。
【請求項１７】
請求項１から請求項１６の何れか一項に記載の前記半導体基板における、前記シリコン結晶、前記第１のＩＶＢ族半導体結晶、前記第２のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶の何れかの半導体結晶と、
前記半導体結晶または前記半導体結晶上に形成された半導体層に形成された電極と
を有する電子素子を備える半導体デバイス。
【請求項１８】
表面にシリコン結晶を有するベース基板の前記シリコン結晶に第１窪みおよび第２窪みを形成する段階と、
前記第１窪みの内部に第１のＩＶＢ族半導体結晶を形成する段階と、
前記第２窪みの内部に第２のＩＶＢ族半導体結晶を形成する段階と、
前記第２窪みの内部の前記第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階と
を備え、
前記第１のＩＶＢ族半導体結晶および前記ＩＩＩ−Ｖ族化合物半導体結晶は、露出されている半導体基板の製造方法。
【請求項１９】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項１８に記載の半導体基板の製造方法。
【請求項２０】
前記第１窪みおよび前記第２窪みを形成した後、前記第１のＩＶＢ族半導体結晶および前記第２のＩＶＢ族半導体結晶を形成する前に、前記シリコン結晶の表面ならびに前記第１窪みおよび前記第２窪みの側壁に、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、
前記第１のＩＶＢ族半導体結晶および前記第２のＩＶＢ族半導体結晶を形成する段階において、前記第１のＩＶＢ族半導体結晶および前記第２のＩＶＢ族半導体結晶を選択ＭＯＣＶＤ法により形成する
請求項１８または請求項１９に記載の半導体基板の製造方法。
【請求項２１】
前記第１窪みに形成された前記第１のＩＶＢ族半導体結晶の表面を覆い、かつ、半導体結晶の成長を阻害する阻害体を形成する段階をさらに備え、
前記ＩＩＩ−Ｖ族化合物半導体結晶を形成する段階において、前記ＩＩＩ−Ｖ族化合物半導体結晶を選択ＭＯＣＶＤ法により形成する
請求項１８から請求項２０の何れか一項に記載の半導体基板の製造方法。
【請求項２２】
表面にシリコン結晶を有するベース基板上に半導体結晶の成長を阻害する阻害体を形成する段階と、
前記阻害体に、前記シリコン結晶に達する第１開口、前記シリコン結晶に達する第２開口および前記シリコン結晶に達する第３開口をそれぞれ形成する段階と、
前記第１開口の内部に第１のＩＶＢ族半導体結晶を形成する段階と、
前記第２開口の内部に第２のＩＶＢ族半導体結晶を形成する段階と、
前記第２開口の内部の前記第２のＩＶＢ族半導体結晶上にＩＩＩ−Ｖ族化合物半導体結晶を形成する段階と、
前記第３開口の内部に第３のＩＶＢ族半導体結晶を成長させる段階と
を備え、
前記第１のＩＶＢ族半導体結晶、前記ＩＩＩ−Ｖ族化合物半導体結晶および前記第３のＩＶＢ族半導体結晶は、露出されている半導体基板の製造方法。
【請求項２３】
前記第１のＩＶＢ族半導体結晶がＳｉ１−ａ１Ｇｅａ１（０≦ａ１≦１）であり、かつ、前記第２のＩＶＢ族半導体結晶がＳｉ１−ａ２Ｇｅａ２（０．６≦ａ２≦１）である
請求項２２に記載の半導体基板の製造方法。
【請求項２４】
前記第３のＩＶＢ族半導体結晶がＳｉ１−ｂＧｅｂ（０≦ｂ≦１）である
請求項２２または請求項２３に記載の半導体基板の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【公開番号】特開２０１１−１４６６９１（Ｐ２０１１−１４６６９１Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−２６７０９１（Ｐ２０１０−２６７０９１）
【出願日】平成２２年１１月３０日（２０１０．１１．３０）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１１月３０日（２０１０．１１．３０）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
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