【課題】メモリ等の内部回路の内部電源電圧Ｖｉｎｔの調整テスト時にリセット信号を発生させない。
【解決手段】内部基準電圧生成部３は内部基準電圧Ｖｒｅｆを生成する。内部電源電圧基準信号生成部２０は、各種基準電圧発生部１０から電圧レベルを選択し内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する。内部電源電圧生成部４０は、Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し内部回路４に出力する。ＰＯＮ用調整電圧生成部３０は、各種基準電圧発生部１０から電圧レベルを選択し、電源電圧ＶＤＤの立ち上がり時にＶｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後にＶｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。内部回路リセット信号発生部５０は、ＶｒｅｆとＰＯＮＶｒｅｆの電圧レベルを比較してリセット信号ＰＲＥＳＥＴを生成する。 （もっと読む）

【課題】電源投入による論理回路動作開始直後に、動作が開始されたシーケンスを停止させ、その後、電源が安定するまでシステムをリセットし、電源が安定するとシステムをスタートさせるパワーオンシステムリセット回路及びその方法を提供する。
【解決手段】電源投入時から電源電圧が所定の電圧に達するまでの間、メモリシステム内で発生している動作シーケンスを終了させる処理を繰り返し行うシーケンス終了手段１０、２０、３０、４１及び４２と、動作シーケンスが終了したとき、メモリシステム５０のシステムリセットを行うシステムリセット手段４３とを備え、システムリセット手段４３は、電源電圧が所定の電圧に達したときにシステムリセットを解除する。 （もっと読む）

【課題】指令電圧と出力端子電圧を別々の電圧電流変換器に入力し、双方の電圧電流変換器の出力端の接続点に一端を接続したコンデンサの端子電圧を増幅器で増幅し、出力電圧をＰＷＭ変調して負荷を駆動する駆動装置において、指令電圧や負荷の変動で生じるコンデンサの過剰な蓄電や放電状態を防止する。
【解決手段】駆動装置の第１，第２の電圧電流変換器１１，１２の出力端の接続点に一端を接続したコンデンサＣ１３に対して、調整器５０が増幅器１４の出力電圧ＶＯＦと参照電圧（ＶｅｒｆＢ，ＶｒｅｆＣ）との比較結果に基づき電流を吸引あるいは供給の制御を行う。この調整器５０の制御によって、増幅器１４の出力電圧が所定電圧範囲を逸脱したときに、コンデンサＣ１３の蓄電電圧を吸出しあるいは供給することによって、コンデンサＣ１３の蓄電電圧を所定の範囲に維持する。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】直流安定化電源の起動時などにおいて、負荷の動作に影響を与えることのない安定した電源電圧の負荷への印加を可能とする。
【解決手段】直流安定化電源１０２と負荷との間に、ＰチャンネルＭＯＳ ＦＥＴ１が直列接続され、このＦＥＴ１は、そのゲートに接続された第１のＮチャンネルＭＯＳ ＦＥＴ２と共に第１の制御信号ＳＷ１に応じてオン・オフ動作する一方、ＭＯＳ ＦＥＴ１のソースとグランドとの間には、副定電流源５と、外部からの第２の制御信号ＳＷ２に応じて動作する第２のＮチャンネルＭＯＳ ＦＥＴ２が直列接続されており、直流安定化電源１０２の出力電圧の負荷への印加に先立ち、第２の制御信号ＳＷ２によって副定電流源５を直流安定化電源１０２に接続し、出力電圧安定化後に第１の制御信号ＳＷ１によってＭＯＳ ＦＥＴ１をオンとして負荷への電圧印加を行うよう構成されたものである。 （もっと読む）

【課題】複数電源で動作する半導体装置のパワーオンリセットに際して、セット部品のコスト低減と誤動作防止を図る。
【解決手段】ＡＤコンバータ２は、ＡＤ変換制御信号Ｓｃのアサートにより第２の電源電圧ＶｂのＡＤ変換を行い、ＡＤ変換値が設定値に達したときに一致信号Ｓｅをアサートする一方、ＡＤ変換制御信号Ｓｃのネゲートにより通常動作モードで入力信号ＳinのＡＤ変換を行う。リセット制御回路４は、リセット入力端子電圧Ｖｒの上昇に伴うリセット入力信号Ｓｒのアサートに同期してＡＤ変換制御信号Ｓｃをアサートし、一致信号Ｓｅのアサートに同期してＡＤ変換制御信号Ｓｃをネゲートしかつ内部リセット信号Ｓｎをアサートして、第２の電源電圧Ｖｂより高電位の第１の電源電圧Ｖａで駆動される第１の内部回路１０ａと第２の電源電圧Ｖｂで駆動される第２の内部回路１０ｂをリセット解除する。 （もっと読む）

【課題】 負荷デバイスへの電源電圧レベルをトリガ信号に応じて可変制御する電源制御回路を、仕様変更が繁雑なソフトウェア構成ではなく、ハードウェア構成とし、かつ誤動作を防止する構成とすること。
【解決手段】 トリガ信号５を、初段インバータのＰＮＰトランジスタ１２に供給してレベル反転し、この出力レベルを次段インバータのＮＰＮトランジスタ１４に供給して更にレベル反転する。この出力をＰチヤネルＦＥＴ６のオンオフ制御信号とする。初段インバータの電源はトリガ信号５のハイレベルと同等の電圧とし、次段インバータの電源は電源１の電源電圧とする。これにより、トリガ信号５のレベルが、ＦＥＴ６のオンオフ制御をなすに十分なレベルに確実に変換される。 （もっと読む）

【課題】残留電荷によって、チャージポンプ回路を構成する素子（容量素子や電荷転送素子）が劣化する問題や残留電荷による誤動作の問題を解消することを目的とする。
【解決手段】入力端子ＩＮと出力端子ＯＵＴの間に、ゲートとドレインを短絡させたＮチャネル型電荷転送ＭＯＳトランジスタＴ_０〜Ｔ_Ｍが直列接続されている。各電荷転送ＭＯＳトランジスタの接続点（ノードＡ〜Ｘ）には、容量素子Ｃ_１〜Ｃ_Ｍの一方の端子が接続されている。また、ノードＡ〜Ｘは、ゲートとソースが短絡されたＮチャネル型ＭＯＳトランジスタＮ_１〜Ｎ_Ｍを介して降圧回路３０と接続されている。つまり、チャージポンプ回路の昇圧動作を終了させた際、ノードＡ〜Ｘから残留電荷を外部へ積極的に逃がすための経路が形成されている。 （もっと読む）

【課題】クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対してクロックを分配するクロックイネーブラを提供する。
【解決手段】排他的論理和ゲート２３０はクロックＣＫとラッチ２７０の不一致を生成する。ラッチ２４０は、イネーブル信号ＥＮが論理Ｌ（無効）にある間に排他的論理和ゲート２３０からの入力を通し、イネーブル信号が論理Ｈ（有効）に遷移するとその直前の入力を保持する。選択器２２０はラッチ２４０の出力を選択信号として、クロックの正転信号または反転信号の何れか一方を選択する。ラッチ２７０は、イネーブル信号が論理Ｈにある間に選択器２２０からの入力を通し、イネーブル信号が論理Ｌに遷移するとその直前の入力を保持する。イネーブル信号が論理Ｌから論理Ｈに遷移すると、その停止していたレベルを再起点として出力端子Ｘからクロックが出力される。 （もっと読む）

【課題】接地電位と電源ラインとの電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力スイッチング素子Ｍ１、Ｍ２と、出力スイッチング素子Ｍ１、Ｍ２を導通状態に制御する第１スイッチング回路Ｍ４、Ｍ５及び出力スイッチング素子を非導通状態に制御する第２スイッチング回路Ｍ３、Ｍ６を有し、第１スイッチング回路Ｍ４、Ｍ５と第２スイッチング回路Ｍ３、Ｍ６との接続点が出力スイッチング素子Ｍ１、Ｍ２に接続され、入力信号及び出力制御信号に応じ、出力スイッチング素子Ｍ１、Ｍ２を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部２０Ａ、２０Ｂと、第２スイッチング回路Ｍ３、Ｍ６に直列接続され、出力制御信号が入力信号の通過を禁止する出力禁止状態のときに出力スイッチング素子Ｍ１、Ｍ２の駆動能力を制限する駆動能力変更部３０Ａ、３０Ｂと、を備える。 （もっと読む）

【課題】複数のデータを連続して受信して整列し、内部への格納時の動作マージンを向上させることのできる半導体メモリ装置を提供すること。
【解決方法】本発明の半導体メモリ装置は、データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、前記データ整列信号の遷移タイミングに同期したデータ伝達信号を生成するデータ伝達制御部と、前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部とを備える。 （もっと読む）

【課題】 半導体装置のリセット直後における不所望の動作を防止するとともに、半導体装置のリセット後における外部装置の制御に関する設定情報の変更を可能にする。
【解決手段】 半導体装置は、外部端子、制御パラメータ決定回路、レジスタ更新回路を備えて構成される。制御パラメータ決定回路は、レジスタおよび出力セレクタを備えて構成される。レジスタは、半導体装置のリセットに伴って初期化される。出力セレクタは、外部端子を介して供給される外部入力信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新する。 （もっと読む）

【課題】発振信号を安定して生成することが可能な半導体集積回路およびそれを備えた電子機器を提供する。
【解決手段】半導体集積回路１０１は、発振信号を出力する発振回路１と、発振回路１から受けた発振信号を外部へ出力するか否かを切り替える切り替え回路２とを備える。 （もっと読む）

【課題】高周波信号の歪みの発生が少ない半導体スイッチ回路を提供する。
【解決手段】高周波信号の導通及び遮断の制御を行う半導体スイッチ回路１０１において、直列に接続された複数段の電界効果型トランジスタ１〜４のうちの少なくとも一つの電界効果型トランジスタの閾値電圧を、他の電界効果型トランジスタの閾値電圧よりも高く設定した。
このように半導体スイッチ回路１０１を構成することによって、複数段の電界効果型トランジスタ１〜４の寄生容量の容量変化量を減少させることが可能となり、高調波歪みの発生を減少させ、ＩＭＤの発生を減少させることが可能となる。 （もっと読む）

【課題】同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる駆動回路を得る。
【解決手段】パワー半導体素子をそれぞれオン状態・オフ状態に制御するためのレベルシフトされたオン信号とオフ信号を出力するレベルシフト回路と、オン信号をセット入力から入力し、オフ信号をリセット入力から入力して、パワー半導体素子に駆動信号を出力する第１のＲＳ型フリップフロップと、レベルシフト回路と第１のＲＳ型フリップフロップの間に設けられ、オン信号とオフ信号の両方が第１の論理になってから両方とも第２の論理になるまでオン信号とオフ信号の伝達を阻止するロジックフィルタ回路とを有する。 （もっと読む）

【課題】電源投入時若しくは電源遮断時、又は電源電圧が急速に変動する過渡状態においても、出力が不定状態となるのを確実に防止することができる半導体集積回路装置を提供する。
【解決手段】本発明の半導体集積回路装置において、保護回路が第１電源端子からの電源電圧を基準電圧と比較し、電源投入と電源遮断と電源電圧の急速な変動を検出して、電源投入時と電源遮断時と電源電圧の急速な変動時に出力端子の出力が高インピーダンスとなるリセット指令信号を出力するよう構成されている。 （もっと読む）

【課題】 半導体装置において、パワーオン時にパワーオンリセット信号によるリセット状態への初期設定がうまくいかず、ラッチ信号が期待値と異なり別のモードに設定され誤動作するという問題がある。
【解決手段】 本発明のパワーオンリセット回路は、セット用フリップフロップの他にダミーフリップフロップを備えている。パワーオン時にパワーオンリセット信号によるリセットが行われない場合にも、ダミーフリップフロップからの出力によりリセットし、初期設定する。ダミーフリップフロップを設けることで、より確実なパワーオン時の初期設定が可能となるパワーオンリセット回路、及び半導体装置が得られる。 （もっと読む）

【課題】電源電圧が緩やかに上昇する場合にも、リセット信号を確実に出力できるようにする。
【解決手段】電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧をＭＯＳトランジスタのゲートに印加する。ＭＯＳトランジスタＭ１のゲートに印加される電圧が閾値電圧Ｖｔｈ１未満のときには、インバータＩＮＶ１の出力は接地電位となる。電源電圧ＶＤＤを分圧した電圧がＭＯＳトランジスタＭ１の閾値電圧以上となると、インバータＩＮＶ１の出力がハイレベルに変化する。従って、電源電圧ＶＤＤが所定値未満のときにはローレベルのリセット信号を出力することができる。 （もっと読む）

【課題】本発明は、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させた、スイッチングデバイスの駆動回路の提供を目的とする。
【解決手段】トランジスタ３０をターンオンさせるためのパルス状のセット電圧を出力するセット側レベルシフト回路と、トランジスタ３０をターンオフさせるためのパルス状のリセット電圧を出力するリセット側レベルシフト回路と、セット電圧の入力時にセット状態となってトランジスタ３０をターンオンし、リセット電圧の入力時にリセット状態となってトランジスタ３０をターンオフするラッチ回路と、ラッチ回路に入力されるセット電圧とラッチ回路に入力されるリセット電圧との同論理部分を除去する同相除去フィルタ１２，１３とを備え、リセット側レベルシフト回路の出力特性である時定数がセット側レベルシフト回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路。 （もっと読む）

【課題】グランド端子が正規に接地されていないことによる誤動作を防止することが可能な電力供給制御装置を提供する。
【解決手段】強制遮断回路５０は、パワーＭＯＳＦＥＴ１４のゲート−ソース間に接続された短絡用ＦＥＴ５１を備え、このゲートには、抵抗５２及び上記抵抗２４を介してグランド端子Ｐ５に接続されており、このグランド端子Ｐ５の電位Ｖgndに応じた電圧がゲートに与えられる。短絡用ＦＥＴ５１は、パワーＭＯＳＦＥＴ１４のソース電位Ｖsに対するグランド端子Ｐ５の電位Ｖgndの電位差が、上記第４レベル以上になっているときにオンしてパワーＭＯＳＦＥＴ１４のゲート−ソース間を短絡させることで、当該パワーＭＯＳＦＥＴ１４を第２強制遮断状態とする。 （もっと読む）