スイッチングデバイスの駆動回路
【課題】本発明は、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させた、スイッチングデバイスの駆動回路の提供を目的とする。
【解決手段】トランジスタ30をターンオンさせるためのパルス状のセット電圧を出力するセット側レベルシフト回路と、トランジスタ30をターンオフさせるためのパルス状のリセット電圧を出力するリセット側レベルシフト回路と、セット電圧の入力時にセット状態となってトランジスタ30をターンオンし、リセット電圧の入力時にリセット状態となってトランジスタ30をターンオフするラッチ回路と、ラッチ回路に入力されるセット電圧とラッチ回路に入力されるリセット電圧との同論理部分を除去する同相除去フィルタ12,13とを備え、リセット側レベルシフト回路の出力特性である時定数がセット側レベルシフト回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路。
【解決手段】トランジスタ30をターンオンさせるためのパルス状のセット電圧を出力するセット側レベルシフト回路と、トランジスタ30をターンオフさせるためのパルス状のリセット電圧を出力するリセット側レベルシフト回路と、セット電圧の入力時にセット状態となってトランジスタ30をターンオンし、リセット電圧の入力時にリセット状態となってトランジスタ30をターンオフするラッチ回路と、ラッチ回路に入力されるセット電圧とラッチ回路に入力されるリセット電圧との同論理部分を除去する同相除去フィルタ12,13とを備え、リセット側レベルシフト回路の出力特性である時定数がセット側レベルシフト回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トランジスタ等のスイッチングデバイスの駆動回路に関し、より詳細には、その回路の誤動作防止に関する。
【背景技術】
【0002】
従来から、トランジスタ等のスイッチングデバイスを駆動する駆動回路において、或る電圧を異なる電圧に電圧レベルをシフトするレベルシフト回路が知られている。そのような駆動回路には、電力消費の抑制等のために、スイッチングデバイスをターンオンさせるための短いセットパルスを出力するレベルシフト回路とスイッチングデバイスをターンオフさせるための短いリセットパルスを出力するレベルシフト回路とを備えることがある。そして、このようなレベルシフト回路が、誤パルスを出力することによってスイッチングデバイスをターンオンさせる誤動作を防止するために、誤パルスが出力されてもスイッチングデバイスをターンオフさせるリセット優先機能を備えたものが存在する(例えば、特許文献1参照)。
【0003】
特許文献1に開示されているリセット優先機能は、リセット側のレベルシフト回路(リセットレベル回路)内の抵抗の抵抗値をセット側のレベルシフト回路(セットレベル回路)内の抵抗の抵抗値よりも大きくしている。これによって、例えばスイッチングデバイスがスイッチングする過程において高圧側浮遊供給オフセット電圧VSが負電圧になることによって大きな電圧変動(dv/dt)が発生したとしても、レベルシフト回路とRSラッチ回路の間にあるパルスフィルタがセットパルスに比べリセットパルスを広い動作範囲で読み込みできるようになり、誤ってスイッチングデバイスがターンオンしないようにしている。
【特許文献1】特開平8−65143号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで、特許文献1ではレベルシフト回路とRSラッチ回路の間にあるパルスフィルタの種類については特に言及されていないが、高速の応答や消費電力の抑制やラッチ回路への禁止入力の防止などを実現するために、レベルシフト回路で使用されるパルスフィルタとして、組み合わせ論理回路で同相信号を除去するパルスフィルタ(同相除去フィルタ)を採用する場合がある。この同相除去フィルタによって、リセットパルスとセットパルスが電圧変動(dv/dt)などによって同相で誤発生したとしても、誤ってスイッチングデバイスをターンオンさせないようにすることができる。
【0005】
しかしながら、セットパルスとリセットパルスが電圧変動(dv/dt)によって本来なら同相で誤発生するような状況であっても、レベルシフト回路内のトランジスタ等の寄生容量や配線インピーダンス等のばらつきによって、セットパルスとリセットパルスの位相差が大きくなって同相除去フィルタで除去しきれない誤パルスが出力されてしまい、誤ってスイッチングデバイスをターンオンさせてしまうことが考えられる。
【0006】
このような除去しきれない誤パルスをローパスフィルタ等のアナログフィルタの追加によって除去することも対策として考えられるが、電圧変動(dv/dt)自体の速度が遅くなるほどアナログフィルタでは除去できない時間幅の長い誤パルスが出力されるため、アナログフィルタを単に追加しただけではその対策効果にも限界がある。
【0007】
そこで、本発明は、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させた、スイッチングデバイスの駆動回路の提供を目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するため、第1の発明として、
スイッチングデバイスをターンオンさせるための第1のパルス状の電圧を出力するセットレベル回路と、
スイッチングデバイスをターンオフさせるための第2のパルス状の電圧を出力するリセットレベル回路と、
前記第1のパルス状の電圧の入力時にセット状態となってスイッチングデバイスをターンオンし、前記第2のパルス状の電圧の入力時にリセット状態となってスイッチングデバイスをターンオフするラッチ回路と、
前記ラッチ回路に入力される前記第1のパルス状の電圧と前記ラッチ回路に入力される前記第2のパルス状の電圧との同論理部分を除去する同論理除去手段とを備える、スイッチングデバイスの駆動回路において、
前記リセットレベル回路の出力特性である時定数が前記セットレベル回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路を提供する。
【0009】
また、第2の発明は、第1の発明に係るスイッチングデバイスの駆動回路であって、前記セット及びリセットレベル回路は、抵抗とトランジスタの直列接続により構成されたレベルシフト回路であることを特徴とする。
【0010】
また、第3の発明は、第2の発明に係るスイッチングデバイスの駆動回路であって、前記時定数は、前記抵抗の抵抗値と前記トランジスタの寄生容量との積であることを特徴とする。
【0011】
また、第4の発明は、第2または第3の発明に係るスイッチングデバイスの駆動回路であって、前記リセットレベル回路中の前記抵抗の抵抗値は、前記セットレベル回路中の前記抵抗の抵抗値より大きいことを特徴とする。
【発明の効果】
【0012】
本発明によれば、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させることができる。
【発明を実施するための最良の形態】
【0013】
以下、図面を参照しながら、本発明を実施するための最良の形態の説明を行う。図1は、本発明に係るスイッチングデバイス30,31の駆動回路40の一実施形態を示した図である。図1に示されるように、スイッチングデバイス30,31によってハーフブリッジ回路が形成され、駆動回路40が外部からの制御指令に従ってスイッチングデバイス30,31を駆動することによって図示しない負荷に電流が流れる。スイッチングデバイス30,31、ならびに、後述するスイッチングデバイス5,6,18,19,22,23は、電流の導通・遮断が可能な半導体素子であって、その具体例として、IGBT,MOSFET,バイポーラトランジスタなどのトランジスタが挙げられる。以下、スイッチングデバイス30を上アーム30といい、スイッチングデバイス31を下アーム31という。
【0014】
図1,2を参照しながら、上アーム30と下アーム31を駆動する駆動回路40の正常時の動作について簡単に説明する。図2は、駆動回路40の正常時の動作シーケンスの一例である。
【0015】
下アーム31を駆動するためのPWM指令(下アーム制御指令)は、駆動回路40のLIN端子に入力され、バッファ1を介して下アーム用プリドライブ回路20に入力される。下アーム用プリドライブ回路20の出力は、スイッチングデバイス22のゲートに接続されるとともに、インバータ21を介してスイッチングデバイス23のゲートに接続される。スイッチングデバイス22,23は、低圧側固定供給電圧VCCと共通接地COMの間に直列に接続され、その接続点が低圧側出力端子LOに接続される。低圧側出力端子LOは、下アーム31のゲートに接続される。したがって、下アーム31は下アーム用プリドライブ回路20の出力電圧VG2に応じて駆動し、VG2がHレベルの電圧のとき下アーム31はオン状態であり、VG2がLレベルの電圧のとき下アーム31はオフ状態である(図2のVG2)。
【0016】
上アーム30を駆動するためのPWM指令(上アーム制御指令)は、駆動回路40のHIN端子に入力され、バッファ1を介してパルス発生器2に入力される(図2のHIN)。パルス発生器2は、上アーム制御指令の立ち下がりエッジをトリガにしてデッドタイムの後に所定のパルス幅を有するセットパルスVSETPを出力し(図2のVSETP)、上アーム制御指令の立ち上がりエッジをトリガにして所定のパルス幅を有するリセットパルスVRSTPを出力する(図2のVRSTP)。セットパルスVSETPは、高電圧レベルシフト用のスイッチングデバイス4のゲートに入力され、リセットパルスVRSTPは、高電圧レベルシフト用のスイッチングデバイス3のゲートに入力される。
【0017】
電圧レベルをシフトするために、スイッチングデバイス3のドレインには抵抗9が高圧側浮遊供給絶対電圧VBにプルアップされ、スイッチングデバイス4のドレインには抵抗10が高圧側浮遊供給絶対電圧VBにプルアップされる。抵抗9,10のそれぞれの両端には、電圧クランプのために、ツェナーダイオード8,11が接続される。また、スイッチングデバイス3,4のソースは、GND7で接地される。GND7は、下アーム31のエミッタに接続される共通接地COMと同電位である。なお、5はスイッチングデバイス3のドレイン−ソース間の寄生容量CRESETを示し、6はスイッチングデバイス4のドレイン−ソース間の寄生容量CSETを示す。
【0018】
つまり、スイッチングデバイス4と抵抗10の直列接続により構成されたセット側レベルシフト回路は、セットパルスVSETPを反転して電圧レベルをシフトしたセット抵抗電圧VSETRを出力する。また、スイッチングデバイス3と抵抗9の直列接続により構成されたリセット側レベルシフト回路は、リセットパルスVRSTPを反転して電圧レベルをシフトしたリセット抵抗電圧VRSTRを出力する。
【0019】
同相除去フィルタ12,13は、組み合わせ論理回路で同相信号を除去するロジックフィルタである。セット側ロジックフィルタ13とリセット側ロジックフィルタ12のそれぞれに、パルス状のセット抵抗電圧VSETRとパルス状のリセット抵抗電圧VRSTRが入力される。セット側ロジックフィルタ13は、セット抵抗電圧VSETRのパルス状の電圧部分のうちリセット抵抗電圧VRSTRと同論理の部分については反転して(除去して)出力し、その部分以外のセット抵抗電圧VSETRについてはそのまま出力する。一方、リセット側ロジックフィルタ12は、リセット抵抗電圧VRSTRのパルス状の電圧部分のうちセット抵抗電圧VSETRと同論理の部分については反転して(除去して)出力し、その部分以外のリセット抵抗電圧VRSTRについてはそのまま出力する。セット側ロジックフィルタ13の出力電圧VSETOはアナログフィルタ15に入力され、リセット側ロジックフィルタ12の出力電圧VRSTOはアナログフィルタ14に入力される。
【0020】
アナログフィルタ14,15は、例えばローパスフィルタである。アナログフィルタ15の出力電圧VSETは、RSフリップフロップ16のセット端子Sに入力され、アナログフィルタ14の出力電圧VRSTはRSフリップフロップ16のリセット端子Rに入力される。
【0021】
図12は、図1に示されるRSフリップフロップ16の遷移表である。図12において、「0」はLレベルの電圧、「1」はHレベルの電圧、「−」は禁止入力を表す。RSフリップフロップ16は、図12に示されるように、セット端子Sとリセット端子Rと現在の状態の出力端子Qの電圧レベルに応じて次の状態の出力端子Qの電圧レベルが定まる。
【0022】
RSフリップフロップ16の出力端子Qは、スイッチングデバイス18のゲートに接続されるとともに、インバータ17を介してスイッチングデバイス19のゲートに接続される。スイッチングデバイス18,19は、高圧側浮遊供給絶対電圧VBと高圧側浮遊供給オフセット電圧VSの間に直列に接続され、その接続点が高圧側出力端子HOに接続される。高圧側出力端子HOは、上アーム30のゲートに接続される。したがって、図2に示されるように、セットパルスVSETPとリセットパルスVRSTPに基づいてRSフリップフロップ16の出力端子Qには図2に示されるような電圧VG1が出力される。上アーム30はRSフリップフロップ16の出力端子Qの電圧VG1に応じて駆動し、VG1がHレベルの電圧のとき上アーム30はオン状態であり、VG1がLレベルの電圧のとき上アーム30はオフ状態である。
【0023】
上アーム30には、エミッタからコレクタにかけてダイオード32があり、下アーム31には、エミッタからコレクタにかけてダイオード33がある。ダイオード32,33は、アーム30,31の寄生ダイオードでもよい。また、高圧側浮遊供給絶対電圧VBと高圧側浮遊供給オフセット電圧VSの間にコンデンサ34が接続され、低圧側固定供給電圧VCCと共通接地COMの間にコンデンサ35が接続される。
【0024】
また、上アーム30のコレクタは高電圧HV1に接続され、上アーム30のエミッタは高圧側浮遊供給オフセット電圧VSに接続される。また、下アーム31のコレクタは高圧側浮遊供給オフセット電圧VSに接続され、下アーム31のエミッタは共通接地COM及びGNDに接地される。
【0025】
ところで、ターンオンしていた下アーム31がターンオフし、フリーホイールダイオード32によって電流が還流するまでの過程において、下アーム31のコレクタ−エミッタ間電圧VCE(言い換えれば、上下アーム30,31のエミッタ間電圧)は急激に変動する。すなわち、電圧変動(dv/dt)が発生する。高圧側浮遊供給オフセット電圧VSと高圧側浮遊供給絶対電圧VBはコンデンサ34でカップリングされているので、下アーム31のコレクタ−エミッタ間電圧VCEの電圧変動とともに、スイッチングデバイス5,6の寄生容量5,6によってセット抵抗10及びリセット抵抗9に電流が流れ、セット抵抗10及びリセット抵抗9による電圧降下が生じる。この場合、セットパルスVSETPまたはリセットパルスVRSTPが入力されていないにもかかわらず、セット抵抗電圧VSETRがロジックフィルタ13の入力閾値を横切ると、ロジックフィルタ13はセットパルスVSETPが入力された場合と誤認識し、また、リセット抵抗電圧VRSTRがロジックフィルタ12の入力閾値を横切ると、ロジックフィルタ12はリセットパルスVRSTPが入力された場合と誤認識し、上アーム30を予期せずにターンオンするなどの駆動回路40の誤動作を引き起こすおそれがあるため、そのような誤動作を防止する対策が駆動回路40には盛り込まれている必要がある。
【0026】
そのような誤動作防止機能について図3を参照しながら説明する。図3は、下アーム31のコレクタ−エミッタ間電圧VCEが変動するときの駆動回路40の基本的な動作シーケンスである。なお、図3(及び、後述する図6,8,10)におけるリセット抵抗電圧VRSTRとセット抵抗電圧VSETRのそれぞれは、抵抗9,10の両端電圧を表すものとする。したがって、図3におけるリセット抵抗電圧VRSTRがHレベルの場合はリセットパルスVRSTPが出力されている場合に相当し、図3におけるセット抵抗電圧VSETRがHレベルの場合はセットパルスVSETPが出力されている場合に相当する。
【0027】
図3に示されるように、下アーム31のコレクタ−エミッタ間電圧VCEが上昇すると、スイッチングデバイス5,6の寄生容量5,6によってセット抵抗10及びリセット抵抗9に電流が流れ、セット抵抗10及びリセット抵抗9による電圧の変化が生じる。この場合、セット抵抗電圧VSETRがロジックフィルタ13の入力閾値以上の場合、ロジックフィルタ13は入力レベルVSETIをHレベルに設定し、リセット抵抗電圧VRSTRがロジックフィルタ12の入力閾値以上の場合、ロジックフィルタ12は入力レベルVRSTIをHレベルに設定する。
【0028】
ここで、リセット抵抗9の抵抗値をセット抵抗10の抵抗値より大きくなるように設定していれば、通常、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が長く、リセット側ロジックフィルタ12の出力VRSTOのみに短いパルスが発生し、セット側ロジックフィルタ13の出力VSETOには何も発生しないことになる。しかし、リセット側ロジックフィルタ12から図3に示されるように短いパルスが出力されたとしても、十分小さい時間であればローパスフィルタ等のアナログフィルタ14で十分に除去することが可能であり、結果的に駆動回路40が誤動作することはない。
【0029】
図4は、駆動回路40の動作シーケンスのシミュレーションを実行するための回路のブロック図を示す。図5は、図4に基づく駆動回路40の基本的な動作シーケンス(図3)のシミュレーション結果を示した図である。図5は、下アーム31のVCEの電圧変動(dv/dt)を1kV/μsの変動速度で図4の位置に与えた場合、リセット側ロジックフィルタ12から短いパルスが出力されることを示している。
【0030】
ところで、スイッチングデバイス3,4の寄生容量CRESET,CSETは、製造上ばらつくものである。したがって、寄生容量CSETが寄生容量CRESETより大きく、更に、セットレベル回路側の時定数(CSETRSET)がリセットレベル回路側の時定数(CRESETRRESET)より大きくなっている場合、図6に示されるように、図3の場合と異なり、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が短く、リセット側ロジックフィルタ12の出力VRSTOには何も発生しないが、セット側ロジックフィルタ13の出力VSETOのみに短いパルスが発生することになる。図6は、下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。しかし、セット側ロジックフィルタ13から図6に示されるように短いパルスが出力されたとしても、十分小さい時間であればローパスフィルタ等のアナログフィルタ15で十分に除去することが可能であり、結果的に駆動回路40が誤動作することはない。
【0031】
図7は、図4に基づく駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図6)のシミュレーション結果を示した図である。図7は、下アーム31のVCEの電圧変動(dv/dt)を約1kV/μsの変動速度で図4の位置に与えた場合、セット側ロジックフィルタ13から短いパルスが出力されることを示している。
【0032】
しかしながら、図1において負荷に流れる出力電流がほぼ零(電流が正方向から負方向にゼロクロス)でフライホイールダイオード32,33の還流もほとんど無い状態で上下アーム30,31がともにターンオフする場合には、下アーム31のコレクタ−エミッタ電圧VCEは高電圧HV1の1/2の電圧にむかって緩やかに変動する。この場合の下アーム31のVCEの電圧変動(dv/dt)の変動速度は通常のスイッチングデバイス31のスイッチングによるVCEの電圧変動(dv/dt)の変動速度に比べ遅くなる。
【0033】
図8は、下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。電流がゼロクロス、且つ、セットレベル回路側の時定数(CSETRSET)がリセットレベル回路側の時定数(CRESETRRESET)より大きくなっている場合、図8に示されるように、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が短く、リセット側ロジックフィルタ12の出力VRSTOには何も発生せずにセット側ロジックフィルタ13の出力VSETOのみにパルスが発生している点は図6と同様ではあるが、セット側ロジックフィルタ13の出力VSETOには図6よりも長いパルスが出力されている点が異なる。したがって、ローパスフィルタ等のアナログフィルタ15では除去できないパルスがアナログフィルタ15の出力電圧VSETとして現れる。その結果、RSフリップフロップ16は、その除去できなかったパルスVSETによってセット状態となり、スイッチングデバイス18をオンすることで、スイッチングデバイス30がターンオンすることが考えられる。
【0034】
図9は、図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図8)のシミュレーション結果を示した図である。図9は、下アーム31のVCEの電圧変動(dv/dt)を約0.2kV/μsの変動速度で図4の位置に与えた場合、セット側ロジックフィルタ13からアナログフィルタ15で除去できない程の長いパルスが出力されることを示している。
【0035】
そこで、本実施形態に係るスイッチングデバイス30,31の駆動回路40は、寄生容量CSETが寄生容量CRESETより大きく、更に、リセットレベル回路側の時定数(CRESETRRESET)がセットレベル回路側の時定数(CSETRSET)より大きくなるように設定する。
【0036】
図10は、下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンスである。電流がゼロクロス、且つ、リセットレベル回路側の時定数(CRESETRRESET)がセットレベル回路側の時定数(CSETRSET)より大きくなっている場合、図10に示されるように、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が長く、図7と異なり、セット側ロジックフィルタ13の出力VSETOには何も発生せずにリセット側ロジックフィルタ12の出力VRSTOのみに長いパルスが発生している。したがって、ローパスフィルタ等のアナログフィルタ14では除去できないパルスがアナログフィルタ14の出力電圧VRSTとして現れる。しかしながら、リセット側での発生であるため、RSフリップフロップ16は、その除去できなかったパルスVRSTによってリセット状態となり、スイッチングデバイス18をオフすることで、スイッチングデバイス30がターンオンすることはないと考えられ、誤動作の懸念がなくなる。
【0037】
図11は、図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンス(図10)のシミュレーション結果を示した図である。図11は、下アーム31のVCEの電圧変動(dv/dt)を約0.2kV/μsの変動速度で図4の位置に与えた場合、リセット側ロジックフィルタ12からアナログフィルタ14で除去できない程の長いパルスが出力されることを示している。
【0038】
したがって、本実施形態に係るスイッチングデバイス30,31の駆動回路40によれば、電圧変動(dv/dt)の変動速度が速い場合はもちろんのこと、変動速度が遅い電圧変動によって、セットパルスとリセットパルスが誤発生したとしても、リセット側が優先されるため、上アーム30が誤ってターンオンすることを防止することができる。
【0039】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【0040】
例えば、上述の駆動回路40は、集積回路で構成してもよいし、ディスクリート部品で構成してもよい。
【0041】
また、セット抵抗10とリセット抵抗9の抵抗値を同一として、寄生容量5,6のばらつき分だけロジックフィルタ12のリセット側閾値を低く設定して、必ずリセット優先となるようにしてもよい。
【図面の簡単な説明】
【0042】
【図1】本発明に係るスイッチングデバイス30,31の駆動回路40の一実施形態を示した図である。
【図2】駆動回路40の正常時の動作シーケンスの一例である。
【図3】下アーム31のコレクタ−エミッタ間電圧VCEが変動するときの駆動回路40の基本的な動作シーケンスである。
【図4】駆動回路40の動作シーケンスのシミュレーションを実行するための回路のブロック図を示す。
【図5】図4に基づく駆動回路40の基本的な動作シーケンス(図3)のシミュレーション結果を示した図である。
【図6】下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。
【図7】図4に基づく駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図6)のシミュレーション結果を示した図である。
【図8】下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。
【図9】図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図8)のシミュレーション結果を示した図である。
【図10】下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンスである。
【図11】図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンス(図10)のシミュレーション結果を示した図である。
【図12】図1に示されるRSフリップフロップ16の遷移表である。
【符号の説明】
【0043】
2 パルス発生器
3,4,18,19,22,23,30,31 スイッチングデバイス
5,6 寄生容量
9 リセット抵抗
10 セット抵抗
12,13 ロジックフィルタ
14,15 アナログフィルタ
16 RSフリップフロップ
32,33 ダイオード
【技術分野】
【0001】
本発明は、トランジスタ等のスイッチングデバイスの駆動回路に関し、より詳細には、その回路の誤動作防止に関する。
【背景技術】
【0002】
従来から、トランジスタ等のスイッチングデバイスを駆動する駆動回路において、或る電圧を異なる電圧に電圧レベルをシフトするレベルシフト回路が知られている。そのような駆動回路には、電力消費の抑制等のために、スイッチングデバイスをターンオンさせるための短いセットパルスを出力するレベルシフト回路とスイッチングデバイスをターンオフさせるための短いリセットパルスを出力するレベルシフト回路とを備えることがある。そして、このようなレベルシフト回路が、誤パルスを出力することによってスイッチングデバイスをターンオンさせる誤動作を防止するために、誤パルスが出力されてもスイッチングデバイスをターンオフさせるリセット優先機能を備えたものが存在する(例えば、特許文献1参照)。
【0003】
特許文献1に開示されているリセット優先機能は、リセット側のレベルシフト回路(リセットレベル回路)内の抵抗の抵抗値をセット側のレベルシフト回路(セットレベル回路)内の抵抗の抵抗値よりも大きくしている。これによって、例えばスイッチングデバイスがスイッチングする過程において高圧側浮遊供給オフセット電圧VSが負電圧になることによって大きな電圧変動(dv/dt)が発生したとしても、レベルシフト回路とRSラッチ回路の間にあるパルスフィルタがセットパルスに比べリセットパルスを広い動作範囲で読み込みできるようになり、誤ってスイッチングデバイスがターンオンしないようにしている。
【特許文献1】特開平8−65143号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで、特許文献1ではレベルシフト回路とRSラッチ回路の間にあるパルスフィルタの種類については特に言及されていないが、高速の応答や消費電力の抑制やラッチ回路への禁止入力の防止などを実現するために、レベルシフト回路で使用されるパルスフィルタとして、組み合わせ論理回路で同相信号を除去するパルスフィルタ(同相除去フィルタ)を採用する場合がある。この同相除去フィルタによって、リセットパルスとセットパルスが電圧変動(dv/dt)などによって同相で誤発生したとしても、誤ってスイッチングデバイスをターンオンさせないようにすることができる。
【0005】
しかしながら、セットパルスとリセットパルスが電圧変動(dv/dt)によって本来なら同相で誤発生するような状況であっても、レベルシフト回路内のトランジスタ等の寄生容量や配線インピーダンス等のばらつきによって、セットパルスとリセットパルスの位相差が大きくなって同相除去フィルタで除去しきれない誤パルスが出力されてしまい、誤ってスイッチングデバイスをターンオンさせてしまうことが考えられる。
【0006】
このような除去しきれない誤パルスをローパスフィルタ等のアナログフィルタの追加によって除去することも対策として考えられるが、電圧変動(dv/dt)自体の速度が遅くなるほどアナログフィルタでは除去できない時間幅の長い誤パルスが出力されるため、アナログフィルタを単に追加しただけではその対策効果にも限界がある。
【0007】
そこで、本発明は、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させた、スイッチングデバイスの駆動回路の提供を目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するため、第1の発明として、
スイッチングデバイスをターンオンさせるための第1のパルス状の電圧を出力するセットレベル回路と、
スイッチングデバイスをターンオフさせるための第2のパルス状の電圧を出力するリセットレベル回路と、
前記第1のパルス状の電圧の入力時にセット状態となってスイッチングデバイスをターンオンし、前記第2のパルス状の電圧の入力時にリセット状態となってスイッチングデバイスをターンオフするラッチ回路と、
前記ラッチ回路に入力される前記第1のパルス状の電圧と前記ラッチ回路に入力される前記第2のパルス状の電圧との同論理部分を除去する同論理除去手段とを備える、スイッチングデバイスの駆動回路において、
前記リセットレベル回路の出力特性である時定数が前記セットレベル回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路を提供する。
【0009】
また、第2の発明は、第1の発明に係るスイッチングデバイスの駆動回路であって、前記セット及びリセットレベル回路は、抵抗とトランジスタの直列接続により構成されたレベルシフト回路であることを特徴とする。
【0010】
また、第3の発明は、第2の発明に係るスイッチングデバイスの駆動回路であって、前記時定数は、前記抵抗の抵抗値と前記トランジスタの寄生容量との積であることを特徴とする。
【0011】
また、第4の発明は、第2または第3の発明に係るスイッチングデバイスの駆動回路であって、前記リセットレベル回路中の前記抵抗の抵抗値は、前記セットレベル回路中の前記抵抗の抵抗値より大きいことを特徴とする。
【発明の効果】
【0012】
本発明によれば、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させることができる。
【発明を実施するための最良の形態】
【0013】
以下、図面を参照しながら、本発明を実施するための最良の形態の説明を行う。図1は、本発明に係るスイッチングデバイス30,31の駆動回路40の一実施形態を示した図である。図1に示されるように、スイッチングデバイス30,31によってハーフブリッジ回路が形成され、駆動回路40が外部からの制御指令に従ってスイッチングデバイス30,31を駆動することによって図示しない負荷に電流が流れる。スイッチングデバイス30,31、ならびに、後述するスイッチングデバイス5,6,18,19,22,23は、電流の導通・遮断が可能な半導体素子であって、その具体例として、IGBT,MOSFET,バイポーラトランジスタなどのトランジスタが挙げられる。以下、スイッチングデバイス30を上アーム30といい、スイッチングデバイス31を下アーム31という。
【0014】
図1,2を参照しながら、上アーム30と下アーム31を駆動する駆動回路40の正常時の動作について簡単に説明する。図2は、駆動回路40の正常時の動作シーケンスの一例である。
【0015】
下アーム31を駆動するためのPWM指令(下アーム制御指令)は、駆動回路40のLIN端子に入力され、バッファ1を介して下アーム用プリドライブ回路20に入力される。下アーム用プリドライブ回路20の出力は、スイッチングデバイス22のゲートに接続されるとともに、インバータ21を介してスイッチングデバイス23のゲートに接続される。スイッチングデバイス22,23は、低圧側固定供給電圧VCCと共通接地COMの間に直列に接続され、その接続点が低圧側出力端子LOに接続される。低圧側出力端子LOは、下アーム31のゲートに接続される。したがって、下アーム31は下アーム用プリドライブ回路20の出力電圧VG2に応じて駆動し、VG2がHレベルの電圧のとき下アーム31はオン状態であり、VG2がLレベルの電圧のとき下アーム31はオフ状態である(図2のVG2)。
【0016】
上アーム30を駆動するためのPWM指令(上アーム制御指令)は、駆動回路40のHIN端子に入力され、バッファ1を介してパルス発生器2に入力される(図2のHIN)。パルス発生器2は、上アーム制御指令の立ち下がりエッジをトリガにしてデッドタイムの後に所定のパルス幅を有するセットパルスVSETPを出力し(図2のVSETP)、上アーム制御指令の立ち上がりエッジをトリガにして所定のパルス幅を有するリセットパルスVRSTPを出力する(図2のVRSTP)。セットパルスVSETPは、高電圧レベルシフト用のスイッチングデバイス4のゲートに入力され、リセットパルスVRSTPは、高電圧レベルシフト用のスイッチングデバイス3のゲートに入力される。
【0017】
電圧レベルをシフトするために、スイッチングデバイス3のドレインには抵抗9が高圧側浮遊供給絶対電圧VBにプルアップされ、スイッチングデバイス4のドレインには抵抗10が高圧側浮遊供給絶対電圧VBにプルアップされる。抵抗9,10のそれぞれの両端には、電圧クランプのために、ツェナーダイオード8,11が接続される。また、スイッチングデバイス3,4のソースは、GND7で接地される。GND7は、下アーム31のエミッタに接続される共通接地COMと同電位である。なお、5はスイッチングデバイス3のドレイン−ソース間の寄生容量CRESETを示し、6はスイッチングデバイス4のドレイン−ソース間の寄生容量CSETを示す。
【0018】
つまり、スイッチングデバイス4と抵抗10の直列接続により構成されたセット側レベルシフト回路は、セットパルスVSETPを反転して電圧レベルをシフトしたセット抵抗電圧VSETRを出力する。また、スイッチングデバイス3と抵抗9の直列接続により構成されたリセット側レベルシフト回路は、リセットパルスVRSTPを反転して電圧レベルをシフトしたリセット抵抗電圧VRSTRを出力する。
【0019】
同相除去フィルタ12,13は、組み合わせ論理回路で同相信号を除去するロジックフィルタである。セット側ロジックフィルタ13とリセット側ロジックフィルタ12のそれぞれに、パルス状のセット抵抗電圧VSETRとパルス状のリセット抵抗電圧VRSTRが入力される。セット側ロジックフィルタ13は、セット抵抗電圧VSETRのパルス状の電圧部分のうちリセット抵抗電圧VRSTRと同論理の部分については反転して(除去して)出力し、その部分以外のセット抵抗電圧VSETRについてはそのまま出力する。一方、リセット側ロジックフィルタ12は、リセット抵抗電圧VRSTRのパルス状の電圧部分のうちセット抵抗電圧VSETRと同論理の部分については反転して(除去して)出力し、その部分以外のリセット抵抗電圧VRSTRについてはそのまま出力する。セット側ロジックフィルタ13の出力電圧VSETOはアナログフィルタ15に入力され、リセット側ロジックフィルタ12の出力電圧VRSTOはアナログフィルタ14に入力される。
【0020】
アナログフィルタ14,15は、例えばローパスフィルタである。アナログフィルタ15の出力電圧VSETは、RSフリップフロップ16のセット端子Sに入力され、アナログフィルタ14の出力電圧VRSTはRSフリップフロップ16のリセット端子Rに入力される。
【0021】
図12は、図1に示されるRSフリップフロップ16の遷移表である。図12において、「0」はLレベルの電圧、「1」はHレベルの電圧、「−」は禁止入力を表す。RSフリップフロップ16は、図12に示されるように、セット端子Sとリセット端子Rと現在の状態の出力端子Qの電圧レベルに応じて次の状態の出力端子Qの電圧レベルが定まる。
【0022】
RSフリップフロップ16の出力端子Qは、スイッチングデバイス18のゲートに接続されるとともに、インバータ17を介してスイッチングデバイス19のゲートに接続される。スイッチングデバイス18,19は、高圧側浮遊供給絶対電圧VBと高圧側浮遊供給オフセット電圧VSの間に直列に接続され、その接続点が高圧側出力端子HOに接続される。高圧側出力端子HOは、上アーム30のゲートに接続される。したがって、図2に示されるように、セットパルスVSETPとリセットパルスVRSTPに基づいてRSフリップフロップ16の出力端子Qには図2に示されるような電圧VG1が出力される。上アーム30はRSフリップフロップ16の出力端子Qの電圧VG1に応じて駆動し、VG1がHレベルの電圧のとき上アーム30はオン状態であり、VG1がLレベルの電圧のとき上アーム30はオフ状態である。
【0023】
上アーム30には、エミッタからコレクタにかけてダイオード32があり、下アーム31には、エミッタからコレクタにかけてダイオード33がある。ダイオード32,33は、アーム30,31の寄生ダイオードでもよい。また、高圧側浮遊供給絶対電圧VBと高圧側浮遊供給オフセット電圧VSの間にコンデンサ34が接続され、低圧側固定供給電圧VCCと共通接地COMの間にコンデンサ35が接続される。
【0024】
また、上アーム30のコレクタは高電圧HV1に接続され、上アーム30のエミッタは高圧側浮遊供給オフセット電圧VSに接続される。また、下アーム31のコレクタは高圧側浮遊供給オフセット電圧VSに接続され、下アーム31のエミッタは共通接地COM及びGNDに接地される。
【0025】
ところで、ターンオンしていた下アーム31がターンオフし、フリーホイールダイオード32によって電流が還流するまでの過程において、下アーム31のコレクタ−エミッタ間電圧VCE(言い換えれば、上下アーム30,31のエミッタ間電圧)は急激に変動する。すなわち、電圧変動(dv/dt)が発生する。高圧側浮遊供給オフセット電圧VSと高圧側浮遊供給絶対電圧VBはコンデンサ34でカップリングされているので、下アーム31のコレクタ−エミッタ間電圧VCEの電圧変動とともに、スイッチングデバイス5,6の寄生容量5,6によってセット抵抗10及びリセット抵抗9に電流が流れ、セット抵抗10及びリセット抵抗9による電圧降下が生じる。この場合、セットパルスVSETPまたはリセットパルスVRSTPが入力されていないにもかかわらず、セット抵抗電圧VSETRがロジックフィルタ13の入力閾値を横切ると、ロジックフィルタ13はセットパルスVSETPが入力された場合と誤認識し、また、リセット抵抗電圧VRSTRがロジックフィルタ12の入力閾値を横切ると、ロジックフィルタ12はリセットパルスVRSTPが入力された場合と誤認識し、上アーム30を予期せずにターンオンするなどの駆動回路40の誤動作を引き起こすおそれがあるため、そのような誤動作を防止する対策が駆動回路40には盛り込まれている必要がある。
【0026】
そのような誤動作防止機能について図3を参照しながら説明する。図3は、下アーム31のコレクタ−エミッタ間電圧VCEが変動するときの駆動回路40の基本的な動作シーケンスである。なお、図3(及び、後述する図6,8,10)におけるリセット抵抗電圧VRSTRとセット抵抗電圧VSETRのそれぞれは、抵抗9,10の両端電圧を表すものとする。したがって、図3におけるリセット抵抗電圧VRSTRがHレベルの場合はリセットパルスVRSTPが出力されている場合に相当し、図3におけるセット抵抗電圧VSETRがHレベルの場合はセットパルスVSETPが出力されている場合に相当する。
【0027】
図3に示されるように、下アーム31のコレクタ−エミッタ間電圧VCEが上昇すると、スイッチングデバイス5,6の寄生容量5,6によってセット抵抗10及びリセット抵抗9に電流が流れ、セット抵抗10及びリセット抵抗9による電圧の変化が生じる。この場合、セット抵抗電圧VSETRがロジックフィルタ13の入力閾値以上の場合、ロジックフィルタ13は入力レベルVSETIをHレベルに設定し、リセット抵抗電圧VRSTRがロジックフィルタ12の入力閾値以上の場合、ロジックフィルタ12は入力レベルVRSTIをHレベルに設定する。
【0028】
ここで、リセット抵抗9の抵抗値をセット抵抗10の抵抗値より大きくなるように設定していれば、通常、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が長く、リセット側ロジックフィルタ12の出力VRSTOのみに短いパルスが発生し、セット側ロジックフィルタ13の出力VSETOには何も発生しないことになる。しかし、リセット側ロジックフィルタ12から図3に示されるように短いパルスが出力されたとしても、十分小さい時間であればローパスフィルタ等のアナログフィルタ14で十分に除去することが可能であり、結果的に駆動回路40が誤動作することはない。
【0029】
図4は、駆動回路40の動作シーケンスのシミュレーションを実行するための回路のブロック図を示す。図5は、図4に基づく駆動回路40の基本的な動作シーケンス(図3)のシミュレーション結果を示した図である。図5は、下アーム31のVCEの電圧変動(dv/dt)を1kV/μsの変動速度で図4の位置に与えた場合、リセット側ロジックフィルタ12から短いパルスが出力されることを示している。
【0030】
ところで、スイッチングデバイス3,4の寄生容量CRESET,CSETは、製造上ばらつくものである。したがって、寄生容量CSETが寄生容量CRESETより大きく、更に、セットレベル回路側の時定数(CSETRSET)がリセットレベル回路側の時定数(CRESETRRESET)より大きくなっている場合、図6に示されるように、図3の場合と異なり、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が短く、リセット側ロジックフィルタ12の出力VRSTOには何も発生しないが、セット側ロジックフィルタ13の出力VSETOのみに短いパルスが発生することになる。図6は、下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。しかし、セット側ロジックフィルタ13から図6に示されるように短いパルスが出力されたとしても、十分小さい時間であればローパスフィルタ等のアナログフィルタ15で十分に除去することが可能であり、結果的に駆動回路40が誤動作することはない。
【0031】
図7は、図4に基づく駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図6)のシミュレーション結果を示した図である。図7は、下アーム31のVCEの電圧変動(dv/dt)を約1kV/μsの変動速度で図4の位置に与えた場合、セット側ロジックフィルタ13から短いパルスが出力されることを示している。
【0032】
しかしながら、図1において負荷に流れる出力電流がほぼ零(電流が正方向から負方向にゼロクロス)でフライホイールダイオード32,33の還流もほとんど無い状態で上下アーム30,31がともにターンオフする場合には、下アーム31のコレクタ−エミッタ電圧VCEは高電圧HV1の1/2の電圧にむかって緩やかに変動する。この場合の下アーム31のVCEの電圧変動(dv/dt)の変動速度は通常のスイッチングデバイス31のスイッチングによるVCEの電圧変動(dv/dt)の変動速度に比べ遅くなる。
【0033】
図8は、下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。電流がゼロクロス、且つ、セットレベル回路側の時定数(CSETRSET)がリセットレベル回路側の時定数(CRESETRRESET)より大きくなっている場合、図8に示されるように、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が短く、リセット側ロジックフィルタ12の出力VRSTOには何も発生せずにセット側ロジックフィルタ13の出力VSETOのみにパルスが発生している点は図6と同様ではあるが、セット側ロジックフィルタ13の出力VSETOには図6よりも長いパルスが出力されている点が異なる。したがって、ローパスフィルタ等のアナログフィルタ15では除去できないパルスがアナログフィルタ15の出力電圧VSETとして現れる。その結果、RSフリップフロップ16は、その除去できなかったパルスVSETによってセット状態となり、スイッチングデバイス18をオンすることで、スイッチングデバイス30がターンオンすることが考えられる。
【0034】
図9は、図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図8)のシミュレーション結果を示した図である。図9は、下アーム31のVCEの電圧変動(dv/dt)を約0.2kV/μsの変動速度で図4の位置に与えた場合、セット側ロジックフィルタ13からアナログフィルタ15で除去できない程の長いパルスが出力されることを示している。
【0035】
そこで、本実施形態に係るスイッチングデバイス30,31の駆動回路40は、寄生容量CSETが寄生容量CRESETより大きく、更に、リセットレベル回路側の時定数(CRESETRRESET)がセットレベル回路側の時定数(CSETRSET)より大きくなるように設定する。
【0036】
図10は、下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンスである。電流がゼロクロス、且つ、リセットレベル回路側の時定数(CRESETRRESET)がセットレベル回路側の時定数(CSETRSET)より大きくなっている場合、図10に示されるように、ロジックフィルタ12,13の入力レベルがHレベルに設定されている時間はセット側よりもリセット側の方が長く、図7と異なり、セット側ロジックフィルタ13の出力VSETOには何も発生せずにリセット側ロジックフィルタ12の出力VRSTOのみに長いパルスが発生している。したがって、ローパスフィルタ等のアナログフィルタ14では除去できないパルスがアナログフィルタ14の出力電圧VRSTとして現れる。しかしながら、リセット側での発生であるため、RSフリップフロップ16は、その除去できなかったパルスVRSTによってリセット状態となり、スイッチングデバイス18をオフすることで、スイッチングデバイス30がターンオンすることはないと考えられ、誤動作の懸念がなくなる。
【0037】
図11は、図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンス(図10)のシミュレーション結果を示した図である。図11は、下アーム31のVCEの電圧変動(dv/dt)を約0.2kV/μsの変動速度で図4の位置に与えた場合、リセット側ロジックフィルタ12からアナログフィルタ14で除去できない程の長いパルスが出力されることを示している。
【0038】
したがって、本実施形態に係るスイッチングデバイス30,31の駆動回路40によれば、電圧変動(dv/dt)の変動速度が速い場合はもちろんのこと、変動速度が遅い電圧変動によって、セットパルスとリセットパルスが誤発生したとしても、リセット側が優先されるため、上アーム30が誤ってターンオンすることを防止することができる。
【0039】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【0040】
例えば、上述の駆動回路40は、集積回路で構成してもよいし、ディスクリート部品で構成してもよい。
【0041】
また、セット抵抗10とリセット抵抗9の抵抗値を同一として、寄生容量5,6のばらつき分だけロジックフィルタ12のリセット側閾値を低く設定して、必ずリセット優先となるようにしてもよい。
【図面の簡単な説明】
【0042】
【図1】本発明に係るスイッチングデバイス30,31の駆動回路40の一実施形態を示した図である。
【図2】駆動回路40の正常時の動作シーケンスの一例である。
【図3】下アーム31のコレクタ−エミッタ間電圧VCEが変動するときの駆動回路40の基本的な動作シーケンスである。
【図4】駆動回路40の動作シーケンスのシミュレーションを実行するための回路のブロック図を示す。
【図5】図4に基づく駆動回路40の基本的な動作シーケンス(図3)のシミュレーション結果を示した図である。
【図6】下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。
【図7】図4に基づく駆動回路40の「時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図6)のシミュレーション結果を示した図である。
【図8】下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンスである。
【図9】図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CSETRSET>時定数CRESETRRESET」の場合の動作シーケンス(図8)のシミュレーション結果を示した図である。
【図10】下アーム31のコレクタ−エミッタ電圧VCEが変動するときの駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンスである。
【図11】図4に基づく駆動回路40の「電流がゼロクロス、且つ、時定数CRESETRRESET>時定数CSETRSET」の場合の動作シーケンス(図10)のシミュレーション結果を示した図である。
【図12】図1に示されるRSフリップフロップ16の遷移表である。
【符号の説明】
【0043】
2 パルス発生器
3,4,18,19,22,23,30,31 スイッチングデバイス
5,6 寄生容量
9 リセット抵抗
10 セット抵抗
12,13 ロジックフィルタ
14,15 アナログフィルタ
16 RSフリップフロップ
32,33 ダイオード
【特許請求の範囲】
【請求項1】
スイッチングデバイスをターンオンさせるための第1のパルス状の電圧を出力するセットレベル回路と、
スイッチングデバイスをターンオフさせるための第2のパルス状の電圧を出力するリセットレベル回路と、
前記第1のパルス状の電圧の入力時にセット状態となってスイッチングデバイスをターンオンし、前記第2のパルス状の電圧の入力時にリセット状態となってスイッチングデバイスをターンオフするラッチ回路と、
前記ラッチ回路に入力される前記第1のパルス状の電圧と前記ラッチ回路に入力される前記第2のパルス状の電圧との同論理部分を除去する同論理除去手段とを備える、スイッチングデバイスの駆動回路において、
前記リセットレベル回路の出力特性である時定数が前記セットレベル回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路。
【請求項2】
前記セット及びリセットレベル回路は、抵抗とトランジスタの直列接続により構成されたレベルシフト回路である、請求項1記載のスイッチングデバイスの駆動回路。
【請求項3】
前記時定数は、前記抵抗の抵抗値と前記トランジスタの寄生容量との積である、請求項2記載のスイッチングデバイスの駆動回路。
【請求項4】
前記リセットレベル回路中の前記抵抗の抵抗値は、前記セットレベル回路中の前記抵抗の抵抗値より大きい、請求項2または3記載のスイッチングデバイスの駆動回路。
【請求項1】
スイッチングデバイスをターンオンさせるための第1のパルス状の電圧を出力するセットレベル回路と、
スイッチングデバイスをターンオフさせるための第2のパルス状の電圧を出力するリセットレベル回路と、
前記第1のパルス状の電圧の入力時にセット状態となってスイッチングデバイスをターンオンし、前記第2のパルス状の電圧の入力時にリセット状態となってスイッチングデバイスをターンオフするラッチ回路と、
前記ラッチ回路に入力される前記第1のパルス状の電圧と前記ラッチ回路に入力される前記第2のパルス状の電圧との同論理部分を除去する同論理除去手段とを備える、スイッチングデバイスの駆動回路において、
前記リセットレベル回路の出力特性である時定数が前記セットレベル回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路。
【請求項2】
前記セット及びリセットレベル回路は、抵抗とトランジスタの直列接続により構成されたレベルシフト回路である、請求項1記載のスイッチングデバイスの駆動回路。
【請求項3】
前記時定数は、前記抵抗の抵抗値と前記トランジスタの寄生容量との積である、請求項2記載のスイッチングデバイスの駆動回路。
【請求項4】
前記リセットレベル回路中の前記抵抗の抵抗値は、前記セットレベル回路中の前記抵抗の抵抗値より大きい、請求項2または3記載のスイッチングデバイスの駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−235245(P2007−235245A)
【公開日】平成19年9月13日(2007.9.13)
【国際特許分類】
【出願番号】特願2006−51196(P2006−51196)
【出願日】平成18年2月27日(2006.2.27)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【Fターム(参考)】
【公開日】平成19年9月13日(2007.9.13)
【国際特許分類】
【出願日】平成18年2月27日(2006.2.27)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【Fターム(参考)】
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