【課題】レベルシフト回路を高速動作する。
【解決手段】一つの実施形態によれば、レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。 （もっと読む）

【課題】絶縁ゲート電界効果トランジスタ構造を有するトランジスタのスクリーニングを可能として、出力端子にサージ電圧が印加された場合のサージ電圧のエネルギー吸収能力を改善する。
【解決手段】集積回路ＩＣは、トランジスタ２を含む出力バッファ回路１００とプリドライバ３００とを具備する出力回路１０を内蔵する。出力バッファ回路１００の出力ＯＵＴは、ＩＣ外部と接続可能である。プリドライバ３００の出力はトランジスタ２の絶縁ゲート電界効果トランジスタ構造の制御ゲートに接続され、ソース領域と基板領域は第１接地線Ｄ＿ＧＮＤに接続され、プリドライバ３００は第２接地線Ｌ＿ＧＮＤに接続される。第１と第２の接地線Ｄ＿ＧＮＤ、Ｌ＿ＧＮＤは第１と第２の接地端子ＰＡＤ＿Ｇ１、Ｇ２を介してＩＣ外部と接続可能とされる。出力回路１０は、第１と第２の接地線Ｄ＿ＧＮＤ、Ｌ＿ＧＮＤの間に接続された出力保護ダイオード１１を更に具備する。 （もっと読む）

【課題】ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を耐圧電圧未満に制限する際に消費電流の増加を抑制する。
【解決手段】ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしたとき、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間の電圧を一定電圧に制限する。ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間に耐圧電圧よりも高い電圧が加わることを避けることが可能になる。このとき、定電流電源２０ｂが電源からツェナーダイオードＺＤ２を通してグランドに流れる電流を制限する。電源からトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流をｎＭＯＳトランジスタＭ６ｂが制限する。 （もっと読む）

【課題】Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとが同時にオン状態になる期間内で発生する短絡電流に起因する消費電力の増大を抑制するともに、パワー素子を高速スイッチングさせることが可能なゲート駆動回路を提供する。
【解決手段】このゲート駆動回路１１は、ＰｃｈＦＥＴ１２と、ＮｃｈＦＥＴ１３と、駆動信号が入力される入力側とＰｃｈＦＥＴ１２のゲート（Ｇ）およびＮｃｈＦＥＴ１３との間に設けられ、電源電位ＶＣＣに接続されているツェナーダイオード１４およびツェナーダイオード１５とを備え、ツェナーダイオード１４および１５は、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧を、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧側にシフトさせるように構成されている。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】ＮＰＮバイポーラトランジスタＴ１１のエミッタは抵抗Ｒ１１の一端に接続されるとともに接地レベルに接続され、コレクタは抵抗Ｒ１２の一端及びコンデンサＣ１２の一方電極に接続され、ベースは抵抗Ｒ１１の他端及びコンデンサＣ１１の一方電極に接続される。コンデンサＣ１１の他方電極はＬライン通信線１０Ｌに接続される。ＰＮＰバイポーラトランジスタＴ１２のエミッタは電源電圧Ｖ１１を受け、コレクタはＮＭＯＳトランジスタＱ１１のゲートに接続される。ＮＭＯＳトランジスタＱ１１のドレインはＨライン通信線１０Ｈに接続され、ソースがＬライン通信線１０Ｌに接続され、ゲートは抵抗Ｒ１４を介して接地される。 （もっと読む）

【課題】本発明は、出力駆動回路及びトランジスタ出力回路を提供する。
【解決手段】第１のスイッチ１１３のオン動作によって駆動され、出力トランジスタのゲートに高電圧電源を供給する第１のトランジスタ１１１を含む第１の駆動回路部１１０と、第１のスイッチ１１３と相補的に動作する第２のスイッチ１３３のオン動作によって生成されたワンショットパルスによって駆動され、出力トランジスタのゲート−ソースのキャパシタンスを放電させる第２のトランジスタ１３１を含む第２の駆動回路部１３０と、第１の駆動回路部１１０と並列されるように高電圧電源端と出力トランジスタのゲートとの間に配置され、第２のスイッチ１３３のオン動作によって放電した出力トランジスタのゲート電位を保持させる出力駆動電圧クランピング部１５０とを含む。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】トランシーバ回路３０等の通信回路に接続される通信線１０を構成するＨライン通信線１０Ｈ，Ｌライン通信線１０Ｌ間にリンギング抑制回路１が設けられる。リンギング抑制回路１において、バイポーラトランジスタＴ１のエミッタはＨライン通信線１０Ｈに接続され、コレクタはＬライン通信線１０Ｌに接続され、ベースはコンデンサＣ１の一方電極及び抵抗Ｒ１の一端に接続され、コンデンサＣ１の他方電極はＬライン通信線１０Ｌに接続され、抵抗Ｒ１の他端はＨライン通信線１０Ｈに接続される。 （もっと読む）

【課題】後段のイネーブル回路を確実に制御し、また電源電圧が高くなっても消費電流が増大しないようにする。
【解決手段】制御入力端子１にゲートが接続されソースがトランジスタＭＮ２を介して接地に接続されたトランジスタＭＮ１と、トランジスタＭＮ１のドレインと電源ＶＤＤとの間に接続された抵抗Ｒ２と、抵抗Ｒ２の両端にソースとドレインが接続されたトランジスタＭＰ１と、トランジスタのＭＰ１ゲートとソース間に接続された抵抗Ｒ３と、ソースがトランジスタＭＰ１のゲートに接続されゲートがトランジスタＭＰ１のドレインに接続されドレインが負荷回路３に接続されたトランジスタＭＰ２とを備え、トランジスタＭＰ２のゲートを制御出力端子２に接続した。 （もっと読む）

【課題】高耐圧回路の素子破壊を防止する際、半導体チップ面積の増大を軽減する。
【解決手段】半導体集積回路ＩＣは、高電源電圧で動作する高耐圧回路１００、２００と低電源電圧で動作する低耐圧回路３００、４００を内蔵する。入力信号Ａに応答して、高耐圧回路の第１素子５と第２素子３はオン状態とオフ状態に、低耐圧回路の第３素子７と第４素子８はオフ状態とオン状態に制御される。この状態において、高電源電圧供給端子に所定レベルのサージ電圧が供給される。この状態で、初期サージ電流が第１素子５と第２素子３の容量を介して低耐圧回路の出力端子Ｙに流入する。出力端子Ｙの電圧降下は、高耐圧回路の第２素子３のターンオン電圧に設定される。第２素子３はオフ状態からオン状態に制御されて、サージ電圧のエネルギーを吸収するサージ吸収電流が第１素子５と第２素子３に流入する。 （もっと読む）

【課題】高音の音声信号が所定のレベル以上で所定時間以上入力されたときに、利得を低減させて高音過電流が発生することを防止する。
【解決手段】出力ドライバのパワートランジスタに流れる電流が所定時間以上にわたって所定値を超えた場合に高音過電流検出信号を発生する高音過電流検出手段と、前記高音過電流検出信号が発生されると前記プリアンプの通過周波数帯域を低くさせる通過周波数帯域切替手段とを設けた。 （もっと読む）

【課題】出力する駆動信号の遅延を小さくし且つ小型化した安価な駆動回路、駆動信号出力回路及びインクジェットヘッドを実現することである。
【解決手段】駆動回路３０は、負荷を駆動するプッシュ側のＭＯＳＦＥＴ３２及びプル側のＭＯＳＦＥＴ３３と、アノード、カソードがＭＯＳＦＥＴ３２のゲート、ソースに接続されたツェナーダイオード３８と、アノード、カソードがＭＯＳＦＥＴ３３のソース、ゲートに接続されたツェナーダイオード３９と、昇圧回路３１の出力端とＭＯＳＦＥＴ３２のゲートとに接続された抵抗３６と、昇圧回路３１の出力端とＭＯＳＦＥＴ３３のゲートとに接続された抵抗３７と、抵抗３６、抵抗３７に並列に接続されたスピードアップコンデンサ４２，４３と、を備える。ＭＯＳＦＥＴ３２，３３のソースが高圧側、グランドに接続され、ＭＯＳＦＥＴ３２，３３のドレインが互いに接続される。 （もっと読む）

【課題】充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供する。
【解決手段】充電対象素子Ｃに充電電流を供給する半導体装置１は、第１導電型の半導体層１と、充電対象素子Ｃの第１電極に結合される第１ノードＮ１を有し、半導体層１の主表面上に形成される第２導電型の第１の半導体領域２と、電源電圧が供給される電源電位ノードＮＬ１に結合される第２ノードＮ３および第３ノードＮ４を有し、第１の半導体領域２の表面において半導体層１と間隔をあけて形成される第１導電型の第２の半導体領域３と、第２ノードＮ３および第３ノードＮ４から半導体層１への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。 （もっと読む）

【課題】 耐圧の低いMOSFETを保護するためにゲート接地として動作する、MOSFETのゲート電圧を生成するための外部電源を不要にする。
【解決手段】 第１電源電圧から一定の大きさの第１電流を生成する定電流生成部と、第１薄膜NMOSFETと第２薄膜NMOSFETから構成され、第１電流に比例した大きさの第２電流を出力する第１カレントミラー回路部と、第２薄膜NMOSFETを保護するためにゲート接地として用いる第３薄膜NMOSFET及び第１厚膜PMOSFETと、第１電源への電流の逆流を防ぐための第１ダイオードと、第３薄膜NMOSFETのゲート−ソース間電圧がマイナスになることを防ぐための第２ダイオードとからなる保護回路部と、第２電流に比例した大きさの第３電流を出力する第２カレントミラー回路部と、第３電流により第１定電圧を生成する第１ツェナーダイオード部とを備える。 （もっと読む）

【課題】外乱ノイズが侵入した場合でも、通信線の信号レベルの変動をより確実に防止できる通信ドライバ回路を提供する。
【解決手段】通信ドライバ部１１は、信号バス１７にノイズが印加されると、信号レベル変化阻止回路１４が、出力段がオープンコレクタタイプで構成される反転増幅回路１３の出力信号がローレベル側に変化することを阻止するように動作する。 （もっと読む）

【課題】電源電圧を高くしてもトランジスタのゲート耐圧を上げる必要がなく、低電源電圧から高電源電圧まで広範囲に使用できるレベルシフト回路を提供する。
【解決手段】レベルシフトトランジスタ１０５は、入力トランジスタ１０１と負荷トランジスタ１０３との間に、レベルシフトトランジスタ１０６は、入力トランジスタ１０２と負荷トランジスタ１０４との間にそれぞれ接続される。レベルシフトトランジスタ１０５，１０６の各ゲートＧは共通接続され、その共通接続点にはレベルシフト電圧生成回路１２０で生成されたレベルシフト電圧Ｖｓｃが電圧源Ｖ１の大きさに応動して印加される。負荷トランジスタ１０３，１０４のソース−ゲート間に印加される電圧Ｖ_ＳＧは、レベルシフト電圧Ｖｓｃによって、電圧源Ｖ1が増減してもほぼ一定になるように設定される。これにより、負荷トランジスタ１０３，１０４を低耐圧のトランジスタで構成することができる。 （もっと読む）

【課題】 簡単な回路構成にて、３．３Ｖのハイレベルと０Ｖローレベルとを有する第１制御信号を、５Ｖのハイレベルと０Ｖのローレベルとを有する第２制御信号に変換して出力する。
【解決手段】 レベルシフト回路１は、抵抗Ｒ１と、ダイオードＤ１と、コンデンサＣ１、Ｃ２と、トランジスタＱ１〜Ｑ４とを備える。レベルシフト回路１は、マイコンからの第１制御信号がローレベルのときにコンデンサＣ１、Ｃ２を、＋３．３Ｖ電源電圧によって別個に充電させ、かつ、ローレベルの第２制御信号を出力する。レベルシフト回路１は、第１制御信号がハイレベルのときにコンデンサＣ１、Ｃ２の充電電圧を加算した値のハイレベルの第２制御信号を出力する。 （もっと読む）

【課題】電源電圧の変動の際に、半導体装置の製造ばらつきがあったとしても、容易に誤動作しない低電圧側回路から高電圧側回路に制御信号を伝達するレベルシフト回路を提供する。
【解決手段】レベルシフト回路において、高電圧側の電源電圧変動ｄＶ／ｄｔが回路のロジックレベルに影響を与える程度に発生した時において、この変動はセット側にもリセット側にも起こることを利用し、時定数生成回路、もしくは電源電圧変動が先に起こる個所からの信号によって、第１、第２の論理回路において、誤動作の信号が通過するのをマスクして防止する。このマスクするタイミングに充分、余裕をとることにより、半導体プロセスにおける製造ばらつきが個々の素子にあったとしても、高電圧側の電源電圧変動ｄＶ／ｄｔが発生時の誤信号がフリップフロップに伝わるのを防止でき、誤動作しない低電圧側回路から高電圧側回路に制御信号を伝達する。 （もっと読む）

【課題】低電圧の制御信号を高電圧の制御信号に変換して出力する高圧用のドライブ回路において、待機時の消費電力を削減することができるようにする。
【解決手段】低圧部１からの制御信号ａ１〜ｄ１及びａ２〜ｄ２により高圧部２のトランジスタＭＮ１〜ＭＮ８を駆動し、操作対象３に駆動信号を出力する。その際、低圧部１からの制御信号ａ１〜ｄ１をそれぞれ論理積ゲートＱ１〜Ｑ４の一方の入力端子を介して高圧部２のトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力し、論理積ゲートＱ１〜Ｑ４の他方の入力端子には高圧部２のオン／オフ信号を入力する。 （もっと読む）

【課題】差動信号の伝送路として、幹線と、該幹線からそれぞれ分岐する複数の支線とを有し、その各支線にノードが接続された通信システムにおいて、通信に必要な信号振幅を確保しつつ反射を抑制する。
【解決手段】ノード内のトランシーバ１５は、回路５５と抵抗５６とからなる回路５０を備える。回路５５は、直列接続されたダイオード５１，５３と、同じく直列接続されたダイオード５２，５４とが並列に接続されたものである。バス１０の電位が回路５５の順方向電圧降下分以下であれば回路５５に電流は流れず、バス１０から見たインピーダンスは高く維持され、受信バッファ４２に安定した信号を入れることができる。一方、バス１０の電位が回路５５の順方向電圧降下分を超えたことで回路５５に電流が流れると、バス１０から見たインピーダンスは抵抗５６のインピーダンスとなり、インピーダンスマッチングで反射を抑制できる。 （もっと読む）

【課題】出力電圧信号の振幅を十分にとれない場合があった。
【解決手段】本発明は、参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、検出すべき電圧を入力する第４の端子と、参照電圧の電位差に応じた電流をそれぞれ流す第１、第２のトランジスタ（以下、Ｔｒ）と、第１のＴｒと直列接続される第３のＴｒと、第２のＴｒと直列接続される第４のＴｒと、第３のＴｒの流す電流に応じたミラー電流を流す第５のＴｒと、第４のＴｒの流す電流に応じたミラー電流を流す第６のＴｒと、第６のＴｒと第４の端子との間に接続される第７のＴｒと、第５のＴｒと第３の端子との間に接続され、第７のＴｒの流す電流に応じたミラー電流を流す第８のＴｒと、を有し、第５、第８のＴｒの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。 （もっと読む）