レベルシフト回路
【課題】レベルシフト回路を高速動作する。
【解決手段】一つの実施形態によれば、レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。
【解決手段】一つの実施形態によれば、レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
複数の電源を有する半導体装置には、異なる高電位側電源間で、信号レベルをレベルシフトするレベルシフト回路が設けられる。レベルシフト回路には、信号レベルを昇圧するタイプと信号レベルを降圧するタイプがある。民生用機器及び産業用機器の高機能化、低消費電力化、高速化、多電源化の進展に伴い、レベルシフト回路をＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）で構成する場合が増加している。
【０００３】
信号レベルを昇圧するレベルシフト回路をＭＯＳＦＥＴで構成しているが、動作速度が遅いという問題点がある。動作速度を速くするために動作電流を増加させるとレベルシフト回路のチップ面積が増加し、発熱が増大するという問題点が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３４７９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高速動作することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レベルシフト回路は、第一の高電位側電源及び前記第一の高電位側電源よりも電圧の高い第二の高電位側電源が供給され、入力電圧が入力され、前記入力電圧を昇圧してレベルシフトされた電圧を生成する。レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図２】第一の実施形態に係る比較例のレベルシフト回路の構成を示す回路図である。
【図３】第一の実施形態に係るレベルシフト回路の動作を示すタイミングチャートである。
【図４】第一の実施形態に係るコンデンサ容量と電流の関係を示す図である。
【図５】第一の実施形態に係るコンデンサ容量とＴｒ、Ｔｆの関係を示す図である。
【図６】第一の実施形態に係るレベルシフト回路のチップ面積の増加を説明する図である。
【図７】第二の実施形態に係るドライバの概略構成を示す回路図である。
【図８】第三の実施形態に係るレベルシフト回路の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図１はレベルシフト回路の構成を示す回路図である。図２は比較例のレベルシフト回路の構成を示す回路図である。本実施形態では、出力電圧の立ち上り及び立ち下りを早くするために信号の変化時に電流を供給するコンデンサをレベルシフト回路の内部に設けている。
【００１０】
図１に示すように、レベルシフト回路９０は、制御部１、カレントミラー回路２、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。レベルシフト回路９０は、民生用機器及び産業用機器に設けられる半導体装置などに適用される。なお、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）とも呼称される。
【００１１】
レベルシフト回路９０は、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃａよりも電圧の高い高電位側電源Ｖｃｃｂが供給され、端子Ｐｉｎ（入力端子）を介して入力電圧Ｖｉｎが入力され、入力電圧Ｖｉｎを昇圧してレベルシフトされた出力電圧Ｖｏｕｔを端子Ｐｏｕｔ（出力端子）から出力する。レベルシフト回路９０には、コンデンサＣ１とコンデンサＣ２が設けられる。コンデンサＣ１は入力電圧Ｖｉｎの立ち上りのときに電荷を蓄積することにより電流Ｉａを発生し、コンデンサＣ２は入力電圧Ｖｉｎの立ち下りのときに電荷を蓄積することにより電流Ｉｂを発生し、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化する。なお、高速化の詳細は後述する。
【００１２】
制御部１は、インバータＩＮＶ１とインバータＩＮＶ２が設けられる。インバータＩＮＶ１は、端子ＰｉｎとノードＮ１の間に設けられ、高電位側電源Ｖｃｃａと低電位側電源（接地電位）Ｖｓｓが供給される。インバータＩＮＶ１は、入力電圧Ｖｉｎを入力して入力電圧Ｖｉｎの反転信号を出力側のノードＮ１から出力する。インバータＩＮＶ２は、ノードＮ１とノードＮ２の間に設けられ、高電位側電源Ｖｃｃａと低電位側電源（接地電位）Ｖｓｓが供給される。インバータＩＮＶ２は、ノードＮ１の信号を入力して入力電圧Ｖｉｎと同位相の信号を出力側のノードＮ２から出力する。
【００１３】
カレントミラー回路２は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１とＰｃｈ ＭＯＳトランジスタＰＭＴ２が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がドレイン（第二の端子）及びノードＮ３に接続されたダイオード接続のトランジスタである。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ１のゲート（制御端子）に接続され、ドレイン（第二の端子）がノードＮ５に接続される。
【００１４】
カレントミラー回路２は、高電位側電源Ｖｃｃｂが供給されてＰｃｈ ＭＯＳトランジスタＰＭＴ１側に電流が流れるとミラー比に対応した電流がＰｃｈ ＭＯＳトランジスタＰＭＴ２側に流れる。例えば、ミラー比は１：１に設定される。
【００１５】
ソースフォロア回路３は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３とＮｃｈ ＭＯＳトランジスタＮＭＴ４が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ドレイン（第一の端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ１のドレイン（第二の端子）及びノードＮ３に接続され、ゲート（制御端子）が高電位側電源Ｖｃｃａに接続され、ソース（第二の端子）がノードＮ４に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ノードN４及びソース（第二の端子）側へ電流Ｉ１を流す。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレイン（第一の端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ２のドレイン（第二の端子）及びノードＮ５に接続され、ゲート（制御端子）が高電位側電源Ｖｃｃａに接続され、ソース（第二の端子）がノードＮ６に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ノードＮ６及びソース（第二の端子）側へ電流Ｉ２を流す。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレイン（第一の端子）側から、入力電圧Ｖｉｎを昇圧してレベルシフトされた電圧をノードＮ５から出力する。
【００１６】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレイン（第一の端子）がＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）及びノードＮ４に接続され、ゲート（制御端子）にノードＮ２の信号が入力される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレイン（第一の端子）がＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）及びノードＮ６に接続され、ゲート（制御端子）にノードＮ１の信号が入力される。
【００１７】
コンデンサＣ１は、一端がノードＮ４に接続され、他端にノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ６に接続され、他端にノードＮ２の信号が入力される。
【００１８】
定電流源１１は、一端がＮｃｈ ＭＯＳトランジスタＮＭＴ１のソース（第二の端子）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一定な電流Ｉ１１を低電位側電源（接地電位）Ｖｓｓ側に流す。定電流源１２は、一端がＮｃｈ ＭＯＳトランジスタＮＭＴ２のソース（第二の端子）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一定な電流Ｉ１２を低電位側電源（接地電位）Ｖｓｓ側に流す。
【００１９】
ダイオードＤ１は、カソードが高電位側電源Ｖｃｃｂに接続され、アノードがノードＮ７に接続される。定電流源１３は、一端がノードＮ７に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一定な電流を低電位側電源（接地電位）Ｖｓｓ側に流す。
【００２０】
バッファＢＵＦＦ１は、高電位側電源ＶｃｃｂとノードＮ７の間に設けられ、ノードＮ５の信号をドライブして出力電圧Ｖｏｕｔを端子Ｐｏｕｔに出力する。
【００２１】
図２に示すように、比較例のレベルシフト回路１００は、制御部１、カレントミラー回路２、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、端子Ｐｉｎ、及び端子Ｐｏｕｔが設けられる。比較例のレベルシフト回路１００には、本実施形態のレベルシフト回路９０のコンデンサＣ１及びコンデンサＣ２が設けられていない。それ以外の構成は本実施形態のレベルシフト回路９０と同様である。
【００２２】
ここで、本実施形態のレベルシフト回路９０及び比較例のレベルシフト回路１００では、チップ面積の増大を抑制し、発熱を抑制するために電流Ｉ１及び電流Ｉ２の電流レベルを抑制している。
【００２３】
次に、レベルシフト回路の動作について、図３乃至５を参照して説明する。図３はレベルシフト回路の動作を示すタイミングチャートである。図４はコンデンサ容量と電流の関係を示す図である。図５はコンデンサ容量とＴｒ、Ｔｆの関係を示す図である。
【００２４】
図３に示すように、レベルシフト回路９０は、高電位側電源Ｖｃｃａと高電位側電源Ｖｃｃｂが供給され、定電流源１１乃至１３に電流が流れ、入力電圧Ｖｉｎが入力されると動作を開始する。
【００２５】
まず、入力電圧Ｖｉｎがローレベル（低電位側電源（接地電位）Ｖｓｓレベル）のとき、ノードＮ１がハイレベル（高電位側電源Ｖｃｃａ電圧レベル）となり、ノードＮ２がローレベル（低電位側電源（接地電位）Ｖｓｓレベル）となる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオフしている。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオンして電流Ｉ２が流れている。
【００２６】
このため、コンデンサＣ１の一端がハイレベル（高電位側電源Ｖｃｃａ電圧レベル）、他端もハイレベル（高電位側電源Ｖｃｃａ電圧レベル）となり両端間に電位差が発生しないので充電されない。このとき、コンデンサＣ２には両端間に電位差が発生し、充電される。コンデンサＣ２に充電される電荷量は、コンデンサＣ２の容量とコンデンサＣ２の両端間の電位差の積で表わされる。
【００２７】
次に、入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオンする。ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３に電流Ｉ１が流れる。このとき、ノードＮ１がローレベルとなるのでコンデンサＣ１に電荷が充電されてＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）側及びノードＮ４側からコンデンサＣ１に電流Ｉａが流れる。このとき、ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３（ノードＮ４）には電流Ｉ１＝Ｉ１１＋電流Ｉａが供給される。電流Ｉａは、入力信号Ｖｉｎの立ち上り時のみ瞬間的に流れる。電流Ｉ１１と電流Ｉａは、
I11＜＜Ia・・・・・・・・・・・・・・・・・・・式（１）
に設定される。例えば、電流Ｉａは電流Ｉ１１よりも１桁以上高く設定される。
【００２８】
カレントミラー回路２の動作により、出力電圧Ｖｏｕｔがハイレベル（高電位側電源Ｖｃｃｂ電圧レベル）に上昇する。本実施形態のレベルシフト回９０では、電流Ｉａの効果により出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）を高速化することができる。
【００２９】
図示していないが、比較例のレベルシフト回路１００では、定電流源１１、定電流源１２、出力容量による時定数で出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が決定され、電流レベルの小さい電流Ｉ１１のみ供給されるので、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）を高速化することが困難である。
【００３０】
続いて、入力電圧Ｖｉｎがハイレベルのとき、ノードＮ１がローレベルとなり、ノードＮ２がハイレベルとなる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオンして電流Ｉ１が流れている。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオフしている。
【００３１】
このため、コンデンサＣ２の一端がハイレベル（高電位側電源Ｖｃｃａ電圧レベル）他端もハイレベル（高電位側電源Ｖｃｃａ電圧レベル）となり両端間に電位差が発生しないので充電されない。このとき、コンデンサＣ１には両端間に電位差が発生し、充電される。コンデンサＣ１に充電される電荷量は、コンデンサＣ１の容量とコンデンサＣ１の両端間の電位差の積で表わされる。
【００３２】
次に、入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオンする。ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ４に電流Ｉ２が流れる。このとき、ノードＮ２がローレベルとなるのでコンデンサＣ２に電荷が充電されてＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）側及びノードＮ６側からコンデンサＣ２に電流Ｉｂが流れる。このとき、ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ４（ノードＮ６）には電流Ｉ２＝Ｉ１２＋電流Ｉｂが供給される。電流Ｉｂは、入力信号Ｖｉｎの立ち下り時のみ瞬間的に流れる。電流Ｉ１２と電流Ｉｂは、
I12＜＜Ib・・・・・・・・・・・・・・・・・・・式（２）
に設定される。例えば、電流Ｉｂは電流Ｉ１２よりも１桁以上高く設定される。
【００３３】
カレントミラー回路２の動作により、出力電圧Ｖｏｕｔがローレベル（高電位側電源Ｖｃｃｂ−ＶＤ１（ダイオードＤ１の電圧））に降下する。本実施形態のレベルシフト回路９０では、電流Ｉｂの効果により出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）を高速化することができる。
【００３４】
図示していないが、比較例のレベルシフト回路１００では、定電流源１１、定電流源１２、出力容量による時定数で出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）が決定され、電流レベルの小さい電流Ｉ１２のみ供給されるので、出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）を高速化することが困難である。
【００３５】
このように、比較例のレベルシフト回路１００では、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）に遅延が発生し、入出力応答遅延やデューティ比が変動するという問題点がある。
【００３６】
これに対して本実施形態のレベルシフト回路９０では、定電流源１１、定電流源１２、出力容量による時定数、コンデンサＣ１により供給される電流Ｉａ、及びコンデンサＣ２により供給される電流Ｉｂで出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が決定されるので、電流Ｉ１１及び電流Ｉ１２の値を増加させずに出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化することができる。
【００３７】
図４に示すように、コンデンサＣ１及びコンデンサＣ２の容量を増加させるとソースフォロア回路のＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース側及びＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース側に流れる電流が増加する。
【００３８】
具体的には、コンデンサＣ１及びコンデンサＣ２が設けられていない比較例のレベルシフト回路１００では、電流Ｉ１及び電流Ｉ２が２０μＡ流れる。ここで、電流Ｉ１＝Ｉ１１、電流Ｉ２＝Ｉ１２である。
【００３９】
これに対して本実施形態のレベルシフト回路９０では、コンデンサＣ１及びコンデンサＣ２の容量が０．５（ｐＦ）のとき電流Ｉ１＝Ｉ１１＋電流Ｉａの値が２．１５ｍＡと比較例に対して約１０８倍増加し、電流Ｉ２＝Ｉ１２＋電流Ｉｂの値が２．６３ｍＡと比較例に対して約１３１倍増加する。コンデンサＣ１及びコンデンサＣ２の容量が増加するにつれて電流Ｉ１＝Ｉ１１＋電流Ｉａの値、電流Ｉ２＝Ｉ１２＋電流Ｉｂの値が増加し、コンデンサＣ１及びコンデンサＣ２の容量が６（ｐＦ）のとき電流Ｉ１＝Ｉ１１＋電流Ｉａの値が６ｍＡと比較例に対して約３００倍増加し、電流Ｉ２＝Ｉ１２＋電流Ｉｂの値が５．６７ｍＡと比較例に対して約２８３倍増加する。
【００４０】
図５に示すように、コンデンサＣ１及びコンデンサＣ２の容量を増加させると出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が大幅に高速化される。
【００４１】
具体的には、コンデンサＣ１及びコンデンサＣ２が設けられていない比較例のレベルシフト回路１００では、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が８２４ｎｓ、立ち下り（Ｔｆ）が５７０ｎｓである。これに対して本実施形態のレベルシフト回路９０では、コンデンサＣ１及びコンデンサＣ２の容量が０．５（ｐＦ）のとき出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が７４０ｎｓと比較例よりも高速化され、立ち下り（Ｔｆ）が４９３ｎｓと比較例よりも高速化される。コンデンサＣ１及びコンデンサＣ２の容量が増加するにつれて出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が高速化される。コンデンサＣ１及びコンデンサＣ２の容量が４（ｐＦ）のとき出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が１２５ｎｓと比較例よりも（１／６．６）に高速化され、立ち下り（Ｔｆ）が５．５ｎｓと比較例よりも（１／１０３）に高速化される。これ以降、コンデンサＣ１及びコンデンサＣ２の容量を増加させても出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性があまり高速化されない。
【００４２】
ここでは、コンデンサＣ１とコンデンサＣ２の容量を同一な値に設定しているが必ずしも同じ値に設定する必要はない。例えば、立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）の特性を一致させるためにコンデンサＣ１及びコンデンサＣ２の容量を変えて電流Ｉａと電流Ｉｂの値を異なる値に設定してもよい。このような設定をすることによりデューティ比を高精度に制御することができる。
【００４３】
次に、本実施形態のレベルシフト回路と比較例のレベルシフト回路のチップ面積の比較を図６を参照して説明する。図６はレベルシフト回路のチップ面積の増加を示す図である。
【００４４】
図６に示すように、本実施形態のレベルシフト回路９０では、立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）以外のときは電流レベルの小さな電流Ｉ１及び電流Ｉ２しか流れないので、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１乃至４、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、定電流源１１、及び定電流源１２などの占有面性を大きくする必要がない。コンデンサＣ１及びコンデンサＣ２は、例えばフィールド上或いはトランジスタ上に形成されたＭＩＭ（metal insulator metal）キャパシタから構成しているのでコンデンサＣ１及びコンデンサＣ２によるチップ面積の増加を大幅に抑制することができる。しかもレベルシフト回路９０の発熱を抑制することができる。
【００４５】
これに対して、比較例のレベルシフト回路１００では、立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性を改善するために、電流Ｉ１及び電流Ｉ２の電流レベルを大幅に増加させるとＮｃｈ ＭＯＳトランジスタＮＭＴ１乃至４、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、定電流源１１、及び定電流源１２などの占有面性が大幅に増大し、チップ面積が大幅に増大する。しかもレベルシフト回路１００の発熱が大幅に増大して信頼性の劣化が発生する可能性がある。
【００４６】
上述したように、本実施形態のレベルシフト回路では、制御部１、カレントミラー回路２、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。コンデンサＣ１は、一端がノードＮ４に接続され、他端にノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ６に接続され、他端にノードＮ２の信号が入力される。入力電圧Ｖｉｎがローレベルからハイレベルに変化するとき、コンデンサＣ１に電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）側及びノードＮ４側から電流Ｉａを流す。入力電圧Ｖｉｎがハイレベルからローレベルに変化するとき、コンデンサＣ２に電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）側及びノードＮ６側から電流Ｉｂを流す。
【００４７】
このため、入力電圧Ｖｉｎがローレベルからハイレベルに変化するときに電流Ｉ１＝Ｉ１１＋電流Ｉａが流れて出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）を高速化することができる。入力電圧Ｖｉｎがハイレベルからローレベルに変化するときに電流Ｉ２＝Ｉ１２＋電流Ｉｂが流れて出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）を高速化することができる。更に、入力電圧Ｖｉｎの信号レベルが変化するとき以外に流れる電流Ｉ１１及び電流Ｉ１２の電流レベルを低く設定しているのでレベルシフト回路９０の発熱を抑制することができる。
【００４８】
（第二の実施形態）
次に、本発明の第二の実施形態に係るレベルシフト回路について、図面を参照して説明する。図７はドライバの概略構成を示す回路図である。本実施形態では、ハイサイドトランジスタの入力側にレベルシフト回路を設けている。
【００４９】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図７に示すように、ドライバ２００は、レベルシフト回路９０、バッファＢＵＦＦ２、ハイサイドトランジスタＨＳＴ１、ローサイドトランジスタＬＳＴ１、端子Ｐｉｎ、及び端子Ｐｏｕｔが設けられる。ドライバ２００は、ハーフブリッジ型インバータに適用されるドライバであり、入力電圧をレベルシフトして昇圧された出力電圧Ｖｏｕｔを端子Ｐｏｕｔから出力する。端子Ｐｏｕｔから出力された出力電圧Ｖｏｕｔは、インダクタＬ１及びコンデンサＣ３を介して負荷４に供給される。
【００５１】
ハイサイドトランジスタＨＳＴ１は、Ｐｃｈ パワーＭＯＳトランジスタである。ハイサイドトランジスタＨＳＴ１は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）にレベルシフト回路９０でレベルシフトされ昇圧された入力電圧Ｖｉｎが入力され、ドレイン（第二の端子）がノードＮ８に接続される。
【００５２】
ローサイドトランジスタＬＳＴ１は、Ｎｃｈ パワーＭＯＳトランジスタである。ローサイドトランジスタＬＳＴ１は、ドレイン（第一の端子）がノードＮ８に接続され、ゲート（制御端子）にバッファＢＵＦＦ２でドライブされた入力電圧Ｖｉｎが入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。
【００５３】
ハイサイドトランジスタＨＳＴ１及びローサイドトランジスタＬＳＴ１のゲート（制御端子）にローレベルの信号が入力されると、ハイサイドトランジスタＨＳＴ１がオンし、ローサイドトランジスタＬＳＴ１がオフしてノードＮ８からハイレベル（高電位側電源Ｖｃｃｂ電圧レベル）の出力電圧Ｖｏｕｔが出力される。
【００５４】
ハイサイドトランジスタＨＳＴ１及びローサイドトランジスタＬＳＴ１のゲート（制御端子）にハイレベルの信号が入力されると、ハイサイドトランジスタＨＳＴ１がオフし、ローサイドトランジスタＬＳＴ１がオンしてノードＮ８からローレベル（低電位側電源（接地電位）Ｖｓｓレベル）の出力電圧Ｖｏｕｔが出力される。
【００５５】
ここで、レベルシフト回路９０は、低電圧な入力電圧Ｖｉｎを入力電圧Ｖｉｎよりも電圧の高い、例えば数十Ｖ以上の電圧に昇圧する。昇圧された電圧信号は、コンデンサＣ１により供給される電流Ｉａ及びコンデンサＣ２により供給される電流Ｉｂにより立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が高速化される。このため、バッファＢＵＦＦ１から出力される信号の立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）と、バッファＢＵＦＦ２から出力される信号の立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）との位相ズレを大幅に抑制することができる。
【００５６】
上述したように、本実施形態のレベルシフト回路は、ハーフブリッジ型インバータに適用されるドライバ２００に適用される。ハイサイドトランジスタＨＳＴ１のゲート（制御端子）の入力側にレベルシフト回路９０が設けられる。
【００５７】
このため、第一の実施形態の効果の他に、バッファＢＵＦＦ１から出力される信号とバッファＢＵＦＦ２から出力される信号の位相ズレを大幅に抑制でき、ドライバ２００の誤動作の発生を大幅に抑制することができる。
【００５８】
（第三の実施形態）
次に、本発明の第三の実施形態に係るレベルシフト回路について、図面を参照して説明する。図８はレベルシフト回路の構成を示す回路図である。本実施形態では、カレントミラー回路の代わりにクロスカップル構成のトランジスタを使用している。
【００５９】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６０】
図８に示すように、レベルシフト回路９１は、制御部１、クロスカップル回路５、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。レベルシフト回路９１は、民生用機器及び産業用機器に設けられる半導体装置などに適用される。
【００６１】
レベルシフト回路９１には、コンデンサＣ１とコンデンサＣ２が第一の実施形態のレベルシフト回路９０と同様に設けられる。コンデンサＣ１は入力電圧Ｖｉｎの立ち上りのときに電荷を蓄積することにより電流Ｉａを発生し、コンデンサＣ２は入力電圧Ｖｉｎの立ち下りのときに電荷を蓄積することにより電流Ｉｂを発生し、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化する。
【００６２】
クロスカップル回路５は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１２が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がノードＮ５に接続され、ドレイン（第二の端子）がノードＮ３に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がノードＮ３に接続され、ドレイン（第二の端子）がノードＮ５に接続される。ノードＮ５及びＮｃｈ ＭＯＳトランジスタＮＭＴ４のドレイン（第一の端子）は、バッファＢＵＦＦ１の入力側に接続される。
【００６３】
レベルシフト回路９１は、入力信号Ｖｉｎがローレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオンしてノードＮ５がローレベルとなる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１がオンしてノードＮ３がハイレベルとなり、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２がオフする。
【００６４】
レベルシフト回路９１は、入力信号Ｖｉｎがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオンしてノードＮ３がローレベルとなる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２がオンしてノードＮ５がハイレベルとなり、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１がオフする。
【００６５】
上述したように、本実施形態のレベルシフト回路では、制御部１、クロスカップル回路５、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。コンデンサＣ１は、一端がノードＮ４に接続され、他端にノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ６に接続され、他端にノードＮ２の信号が入力される。入力電圧Ｖｉｎがローレベルからハイレベルに変化するとき、コンデンサＣ１は電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）側及びノードＮ４側に電流Ｉａを流す。入力電圧Ｖｉｎがハイレベルからローレベルに変化するとき、コンデンサＣ２は電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）側及びノードＮ６側に電流Ｉｂを流す。
【００６６】
このため、第一の実施形態と同様に出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化することができる。更に、レベルシフト回路９１の発熱を抑制することができる。
【００６７】
なお、実施形態のレベルシフト回路では、昇圧された正の出力電圧を生成しているが必ずしもこれに限定されるものではない。負の出力電圧を生成するレベルシフト回路にも適用することができる。レベルシフト回路を１段構成にしているが必ずしもこれに限定されるものではない。複数段構成にしてもよい。
【００６８】
また、本実施形態のレベルシフト回路をＣＭＯＳにて構成しているが必ずしもこれに限定されるものではない。ＣＭＯＳ構成の代わりにバイポーラトランジスタ、ＢｉＣＭＯＳ、ＭＥＳＦＥＴ、或いはＪ−ＦＥＴなどで構成してもよい。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
1 制御部
２ カレントミラー回路
３ ソースフォロア回路
４ 負荷
５ クロスカップル回路
１１〜１３ 定電流源
９０、９１、１００ レベルシフト回路
２００ ドライバ
ＢＵＦＦ１、ＢＵＦＦ２ バッファ
Ｃ１〜Ｃ３ コンデンサ
Ｄ１ ダイオード
ＨＳＴ１ ハイサイドトランジスタ
Ｉ１、Ｉ２、Ｉ１１、Ｉ１２、Ｉａ、Ｉｂ 電流
ＩＮＶ１、ＩＮＶ２ インバータ
Ｌ１ インダクタ
ＬＳＴ１ ローサイドトランジスタ
Ｎ１〜Ｎ８ ノード
ＮＭＴ１〜ＮＭＴ４ Ｎｃｈ ＭＯＳトランジスタ
Ｐｉｎ、Ｐｏｕｔ 端子
ＰＭＴ１、ＰＭＴ２ Ｐｃｈ ＭＯＳトランジスタ
Ｖｃｃａ、Ｖｃｃｂ 高電位側電源
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｓｓ 低電位側電源（接地電位）
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
複数の電源を有する半導体装置には、異なる高電位側電源間で、信号レベルをレベルシフトするレベルシフト回路が設けられる。レベルシフト回路には、信号レベルを昇圧するタイプと信号レベルを降圧するタイプがある。民生用機器及び産業用機器の高機能化、低消費電力化、高速化、多電源化の進展に伴い、レベルシフト回路をＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）で構成する場合が増加している。
【０００３】
信号レベルを昇圧するレベルシフト回路をＭＯＳＦＥＴで構成しているが、動作速度が遅いという問題点がある。動作速度を速くするために動作電流を増加させるとレベルシフト回路のチップ面積が増加し、発熱が増大するという問題点が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３４７９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高速動作することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レベルシフト回路は、第一の高電位側電源及び前記第一の高電位側電源よりも電圧の高い第二の高電位側電源が供給され、入力電圧が入力され、前記入力電圧を昇圧してレベルシフトされた電圧を生成する。レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図２】第一の実施形態に係る比較例のレベルシフト回路の構成を示す回路図である。
【図３】第一の実施形態に係るレベルシフト回路の動作を示すタイミングチャートである。
【図４】第一の実施形態に係るコンデンサ容量と電流の関係を示す図である。
【図５】第一の実施形態に係るコンデンサ容量とＴｒ、Ｔｆの関係を示す図である。
【図６】第一の実施形態に係るレベルシフト回路のチップ面積の増加を説明する図である。
【図７】第二の実施形態に係るドライバの概略構成を示す回路図である。
【図８】第三の実施形態に係るレベルシフト回路の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図１はレベルシフト回路の構成を示す回路図である。図２は比較例のレベルシフト回路の構成を示す回路図である。本実施形態では、出力電圧の立ち上り及び立ち下りを早くするために信号の変化時に電流を供給するコンデンサをレベルシフト回路の内部に設けている。
【００１０】
図１に示すように、レベルシフト回路９０は、制御部１、カレントミラー回路２、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。レベルシフト回路９０は、民生用機器及び産業用機器に設けられる半導体装置などに適用される。なお、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）とも呼称される。
【００１１】
レベルシフト回路９０は、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃａよりも電圧の高い高電位側電源Ｖｃｃｂが供給され、端子Ｐｉｎ（入力端子）を介して入力電圧Ｖｉｎが入力され、入力電圧Ｖｉｎを昇圧してレベルシフトされた出力電圧Ｖｏｕｔを端子Ｐｏｕｔ（出力端子）から出力する。レベルシフト回路９０には、コンデンサＣ１とコンデンサＣ２が設けられる。コンデンサＣ１は入力電圧Ｖｉｎの立ち上りのときに電荷を蓄積することにより電流Ｉａを発生し、コンデンサＣ２は入力電圧Ｖｉｎの立ち下りのときに電荷を蓄積することにより電流Ｉｂを発生し、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化する。なお、高速化の詳細は後述する。
【００１２】
制御部１は、インバータＩＮＶ１とインバータＩＮＶ２が設けられる。インバータＩＮＶ１は、端子ＰｉｎとノードＮ１の間に設けられ、高電位側電源Ｖｃｃａと低電位側電源（接地電位）Ｖｓｓが供給される。インバータＩＮＶ１は、入力電圧Ｖｉｎを入力して入力電圧Ｖｉｎの反転信号を出力側のノードＮ１から出力する。インバータＩＮＶ２は、ノードＮ１とノードＮ２の間に設けられ、高電位側電源Ｖｃｃａと低電位側電源（接地電位）Ｖｓｓが供給される。インバータＩＮＶ２は、ノードＮ１の信号を入力して入力電圧Ｖｉｎと同位相の信号を出力側のノードＮ２から出力する。
【００１３】
カレントミラー回路２は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１とＰｃｈ ＭＯＳトランジスタＰＭＴ２が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がドレイン（第二の端子）及びノードＮ３に接続されたダイオード接続のトランジスタである。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ１のゲート（制御端子）に接続され、ドレイン（第二の端子）がノードＮ５に接続される。
【００１４】
カレントミラー回路２は、高電位側電源Ｖｃｃｂが供給されてＰｃｈ ＭＯＳトランジスタＰＭＴ１側に電流が流れるとミラー比に対応した電流がＰｃｈ ＭＯＳトランジスタＰＭＴ２側に流れる。例えば、ミラー比は１：１に設定される。
【００１５】
ソースフォロア回路３は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３とＮｃｈ ＭＯＳトランジスタＮＭＴ４が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ドレイン（第一の端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ１のドレイン（第二の端子）及びノードＮ３に接続され、ゲート（制御端子）が高電位側電源Ｖｃｃａに接続され、ソース（第二の端子）がノードＮ４に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ノードN４及びソース（第二の端子）側へ電流Ｉ１を流す。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレイン（第一の端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ２のドレイン（第二の端子）及びノードＮ５に接続され、ゲート（制御端子）が高電位側電源Ｖｃｃａに接続され、ソース（第二の端子）がノードＮ６に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ノードＮ６及びソース（第二の端子）側へ電流Ｉ２を流す。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレイン（第一の端子）側から、入力電圧Ｖｉｎを昇圧してレベルシフトされた電圧をノードＮ５から出力する。
【００１６】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレイン（第一の端子）がＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）及びノードＮ４に接続され、ゲート（制御端子）にノードＮ２の信号が入力される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレイン（第一の端子）がＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）及びノードＮ６に接続され、ゲート（制御端子）にノードＮ１の信号が入力される。
【００１７】
コンデンサＣ１は、一端がノードＮ４に接続され、他端にノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ６に接続され、他端にノードＮ２の信号が入力される。
【００１８】
定電流源１１は、一端がＮｃｈ ＭＯＳトランジスタＮＭＴ１のソース（第二の端子）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一定な電流Ｉ１１を低電位側電源（接地電位）Ｖｓｓ側に流す。定電流源１２は、一端がＮｃｈ ＭＯＳトランジスタＮＭＴ２のソース（第二の端子）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一定な電流Ｉ１２を低電位側電源（接地電位）Ｖｓｓ側に流す。
【００１９】
ダイオードＤ１は、カソードが高電位側電源Ｖｃｃｂに接続され、アノードがノードＮ７に接続される。定電流源１３は、一端がノードＮ７に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一定な電流を低電位側電源（接地電位）Ｖｓｓ側に流す。
【００２０】
バッファＢＵＦＦ１は、高電位側電源ＶｃｃｂとノードＮ７の間に設けられ、ノードＮ５の信号をドライブして出力電圧Ｖｏｕｔを端子Ｐｏｕｔに出力する。
【００２１】
図２に示すように、比較例のレベルシフト回路１００は、制御部１、カレントミラー回路２、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、端子Ｐｉｎ、及び端子Ｐｏｕｔが設けられる。比較例のレベルシフト回路１００には、本実施形態のレベルシフト回路９０のコンデンサＣ１及びコンデンサＣ２が設けられていない。それ以外の構成は本実施形態のレベルシフト回路９０と同様である。
【００２２】
ここで、本実施形態のレベルシフト回路９０及び比較例のレベルシフト回路１００では、チップ面積の増大を抑制し、発熱を抑制するために電流Ｉ１及び電流Ｉ２の電流レベルを抑制している。
【００２３】
次に、レベルシフト回路の動作について、図３乃至５を参照して説明する。図３はレベルシフト回路の動作を示すタイミングチャートである。図４はコンデンサ容量と電流の関係を示す図である。図５はコンデンサ容量とＴｒ、Ｔｆの関係を示す図である。
【００２４】
図３に示すように、レベルシフト回路９０は、高電位側電源Ｖｃｃａと高電位側電源Ｖｃｃｂが供給され、定電流源１１乃至１３に電流が流れ、入力電圧Ｖｉｎが入力されると動作を開始する。
【００２５】
まず、入力電圧Ｖｉｎがローレベル（低電位側電源（接地電位）Ｖｓｓレベル）のとき、ノードＮ１がハイレベル（高電位側電源Ｖｃｃａ電圧レベル）となり、ノードＮ２がローレベル（低電位側電源（接地電位）Ｖｓｓレベル）となる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオフしている。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオンして電流Ｉ２が流れている。
【００２６】
このため、コンデンサＣ１の一端がハイレベル（高電位側電源Ｖｃｃａ電圧レベル）、他端もハイレベル（高電位側電源Ｖｃｃａ電圧レベル）となり両端間に電位差が発生しないので充電されない。このとき、コンデンサＣ２には両端間に電位差が発生し、充電される。コンデンサＣ２に充電される電荷量は、コンデンサＣ２の容量とコンデンサＣ２の両端間の電位差の積で表わされる。
【００２７】
次に、入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオンする。ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３に電流Ｉ１が流れる。このとき、ノードＮ１がローレベルとなるのでコンデンサＣ１に電荷が充電されてＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）側及びノードＮ４側からコンデンサＣ１に電流Ｉａが流れる。このとき、ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３（ノードＮ４）には電流Ｉ１＝Ｉ１１＋電流Ｉａが供給される。電流Ｉａは、入力信号Ｖｉｎの立ち上り時のみ瞬間的に流れる。電流Ｉ１１と電流Ｉａは、
I11＜＜Ia・・・・・・・・・・・・・・・・・・・式（１）
に設定される。例えば、電流Ｉａは電流Ｉ１１よりも１桁以上高く設定される。
【００２８】
カレントミラー回路２の動作により、出力電圧Ｖｏｕｔがハイレベル（高電位側電源Ｖｃｃｂ電圧レベル）に上昇する。本実施形態のレベルシフト回９０では、電流Ｉａの効果により出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）を高速化することができる。
【００２９】
図示していないが、比較例のレベルシフト回路１００では、定電流源１１、定電流源１２、出力容量による時定数で出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が決定され、電流レベルの小さい電流Ｉ１１のみ供給されるので、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）を高速化することが困難である。
【００３０】
続いて、入力電圧Ｖｉｎがハイレベルのとき、ノードＮ１がローレベルとなり、ノードＮ２がハイレベルとなる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオンして電流Ｉ１が流れている。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオフしている。
【００３１】
このため、コンデンサＣ２の一端がハイレベル（高電位側電源Ｖｃｃａ電圧レベル）他端もハイレベル（高電位側電源Ｖｃｃａ電圧レベル）となり両端間に電位差が発生しないので充電されない。このとき、コンデンサＣ１には両端間に電位差が発生し、充電される。コンデンサＣ１に充電される電荷量は、コンデンサＣ１の容量とコンデンサＣ１の両端間の電位差の積で表わされる。
【００３２】
次に、入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオンする。ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ４に電流Ｉ２が流れる。このとき、ノードＮ２がローレベルとなるのでコンデンサＣ２に電荷が充電されてＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）側及びノードＮ６側からコンデンサＣ２に電流Ｉｂが流れる。このとき、ソースフォロア回路３を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ４（ノードＮ６）には電流Ｉ２＝Ｉ１２＋電流Ｉｂが供給される。電流Ｉｂは、入力信号Ｖｉｎの立ち下り時のみ瞬間的に流れる。電流Ｉ１２と電流Ｉｂは、
I12＜＜Ib・・・・・・・・・・・・・・・・・・・式（２）
に設定される。例えば、電流Ｉｂは電流Ｉ１２よりも１桁以上高く設定される。
【００３３】
カレントミラー回路２の動作により、出力電圧Ｖｏｕｔがローレベル（高電位側電源Ｖｃｃｂ−ＶＤ１（ダイオードＤ１の電圧））に降下する。本実施形態のレベルシフト回路９０では、電流Ｉｂの効果により出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）を高速化することができる。
【００３４】
図示していないが、比較例のレベルシフト回路１００では、定電流源１１、定電流源１２、出力容量による時定数で出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）が決定され、電流レベルの小さい電流Ｉ１２のみ供給されるので、出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）を高速化することが困難である。
【００３５】
このように、比較例のレベルシフト回路１００では、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）に遅延が発生し、入出力応答遅延やデューティ比が変動するという問題点がある。
【００３６】
これに対して本実施形態のレベルシフト回路９０では、定電流源１１、定電流源１２、出力容量による時定数、コンデンサＣ１により供給される電流Ｉａ、及びコンデンサＣ２により供給される電流Ｉｂで出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が決定されるので、電流Ｉ１１及び電流Ｉ１２の値を増加させずに出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化することができる。
【００３７】
図４に示すように、コンデンサＣ１及びコンデンサＣ２の容量を増加させるとソースフォロア回路のＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース側及びＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース側に流れる電流が増加する。
【００３８】
具体的には、コンデンサＣ１及びコンデンサＣ２が設けられていない比較例のレベルシフト回路１００では、電流Ｉ１及び電流Ｉ２が２０μＡ流れる。ここで、電流Ｉ１＝Ｉ１１、電流Ｉ２＝Ｉ１２である。
【００３９】
これに対して本実施形態のレベルシフト回路９０では、コンデンサＣ１及びコンデンサＣ２の容量が０．５（ｐＦ）のとき電流Ｉ１＝Ｉ１１＋電流Ｉａの値が２．１５ｍＡと比較例に対して約１０８倍増加し、電流Ｉ２＝Ｉ１２＋電流Ｉｂの値が２．６３ｍＡと比較例に対して約１３１倍増加する。コンデンサＣ１及びコンデンサＣ２の容量が増加するにつれて電流Ｉ１＝Ｉ１１＋電流Ｉａの値、電流Ｉ２＝Ｉ１２＋電流Ｉｂの値が増加し、コンデンサＣ１及びコンデンサＣ２の容量が６（ｐＦ）のとき電流Ｉ１＝Ｉ１１＋電流Ｉａの値が６ｍＡと比較例に対して約３００倍増加し、電流Ｉ２＝Ｉ１２＋電流Ｉｂの値が５．６７ｍＡと比較例に対して約２８３倍増加する。
【００４０】
図５に示すように、コンデンサＣ１及びコンデンサＣ２の容量を増加させると出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が大幅に高速化される。
【００４１】
具体的には、コンデンサＣ１及びコンデンサＣ２が設けられていない比較例のレベルシフト回路１００では、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が８２４ｎｓ、立ち下り（Ｔｆ）が５７０ｎｓである。これに対して本実施形態のレベルシフト回路９０では、コンデンサＣ１及びコンデンサＣ２の容量が０．５（ｐＦ）のとき出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が７４０ｎｓと比較例よりも高速化され、立ち下り（Ｔｆ）が４９３ｎｓと比較例よりも高速化される。コンデンサＣ１及びコンデンサＣ２の容量が増加するにつれて出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が高速化される。コンデンサＣ１及びコンデンサＣ２の容量が４（ｐＦ）のとき出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）が１２５ｎｓと比較例よりも（１／６．６）に高速化され、立ち下り（Ｔｆ）が５．５ｎｓと比較例よりも（１／１０３）に高速化される。これ以降、コンデンサＣ１及びコンデンサＣ２の容量を増加させても出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性があまり高速化されない。
【００４２】
ここでは、コンデンサＣ１とコンデンサＣ２の容量を同一な値に設定しているが必ずしも同じ値に設定する必要はない。例えば、立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）の特性を一致させるためにコンデンサＣ１及びコンデンサＣ２の容量を変えて電流Ｉａと電流Ｉｂの値を異なる値に設定してもよい。このような設定をすることによりデューティ比を高精度に制御することができる。
【００４３】
次に、本実施形態のレベルシフト回路と比較例のレベルシフト回路のチップ面積の比較を図６を参照して説明する。図６はレベルシフト回路のチップ面積の増加を示す図である。
【００４４】
図６に示すように、本実施形態のレベルシフト回路９０では、立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）以外のときは電流レベルの小さな電流Ｉ１及び電流Ｉ２しか流れないので、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１乃至４、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、定電流源１１、及び定電流源１２などの占有面性を大きくする必要がない。コンデンサＣ１及びコンデンサＣ２は、例えばフィールド上或いはトランジスタ上に形成されたＭＩＭ（metal insulator metal）キャパシタから構成しているのでコンデンサＣ１及びコンデンサＣ２によるチップ面積の増加を大幅に抑制することができる。しかもレベルシフト回路９０の発熱を抑制することができる。
【００４５】
これに対して、比較例のレベルシフト回路１００では、立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性を改善するために、電流Ｉ１及び電流Ｉ２の電流レベルを大幅に増加させるとＮｃｈ ＭＯＳトランジスタＮＭＴ１乃至４、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、定電流源１１、及び定電流源１２などの占有面性が大幅に増大し、チップ面積が大幅に増大する。しかもレベルシフト回路１００の発熱が大幅に増大して信頼性の劣化が発生する可能性がある。
【００４６】
上述したように、本実施形態のレベルシフト回路では、制御部１、カレントミラー回路２、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。コンデンサＣ１は、一端がノードＮ４に接続され、他端にノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ６に接続され、他端にノードＮ２の信号が入力される。入力電圧Ｖｉｎがローレベルからハイレベルに変化するとき、コンデンサＣ１に電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）側及びノードＮ４側から電流Ｉａを流す。入力電圧Ｖｉｎがハイレベルからローレベルに変化するとき、コンデンサＣ２に電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）側及びノードＮ６側から電流Ｉｂを流す。
【００４７】
このため、入力電圧Ｖｉｎがローレベルからハイレベルに変化するときに電流Ｉ１＝Ｉ１１＋電流Ｉａが流れて出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）を高速化することができる。入力電圧Ｖｉｎがハイレベルからローレベルに変化するときに電流Ｉ２＝Ｉ１２＋電流Ｉｂが流れて出力電圧Ｖｏｕｔの立ち下り（Ｔｆ）を高速化することができる。更に、入力電圧Ｖｉｎの信号レベルが変化するとき以外に流れる電流Ｉ１１及び電流Ｉ１２の電流レベルを低く設定しているのでレベルシフト回路９０の発熱を抑制することができる。
【００４８】
（第二の実施形態）
次に、本発明の第二の実施形態に係るレベルシフト回路について、図面を参照して説明する。図７はドライバの概略構成を示す回路図である。本実施形態では、ハイサイドトランジスタの入力側にレベルシフト回路を設けている。
【００４９】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図７に示すように、ドライバ２００は、レベルシフト回路９０、バッファＢＵＦＦ２、ハイサイドトランジスタＨＳＴ１、ローサイドトランジスタＬＳＴ１、端子Ｐｉｎ、及び端子Ｐｏｕｔが設けられる。ドライバ２００は、ハーフブリッジ型インバータに適用されるドライバであり、入力電圧をレベルシフトして昇圧された出力電圧Ｖｏｕｔを端子Ｐｏｕｔから出力する。端子Ｐｏｕｔから出力された出力電圧Ｖｏｕｔは、インダクタＬ１及びコンデンサＣ３を介して負荷４に供給される。
【００５１】
ハイサイドトランジスタＨＳＴ１は、Ｐｃｈ パワーＭＯＳトランジスタである。ハイサイドトランジスタＨＳＴ１は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）にレベルシフト回路９０でレベルシフトされ昇圧された入力電圧Ｖｉｎが入力され、ドレイン（第二の端子）がノードＮ８に接続される。
【００５２】
ローサイドトランジスタＬＳＴ１は、Ｎｃｈ パワーＭＯＳトランジスタである。ローサイドトランジスタＬＳＴ１は、ドレイン（第一の端子）がノードＮ８に接続され、ゲート（制御端子）にバッファＢＵＦＦ２でドライブされた入力電圧Ｖｉｎが入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。
【００５３】
ハイサイドトランジスタＨＳＴ１及びローサイドトランジスタＬＳＴ１のゲート（制御端子）にローレベルの信号が入力されると、ハイサイドトランジスタＨＳＴ１がオンし、ローサイドトランジスタＬＳＴ１がオフしてノードＮ８からハイレベル（高電位側電源Ｖｃｃｂ電圧レベル）の出力電圧Ｖｏｕｔが出力される。
【００５４】
ハイサイドトランジスタＨＳＴ１及びローサイドトランジスタＬＳＴ１のゲート（制御端子）にハイレベルの信号が入力されると、ハイサイドトランジスタＨＳＴ１がオフし、ローサイドトランジスタＬＳＴ１がオンしてノードＮ８からローレベル（低電位側電源（接地電位）Ｖｓｓレベル）の出力電圧Ｖｏｕｔが出力される。
【００５５】
ここで、レベルシフト回路９０は、低電圧な入力電圧Ｖｉｎを入力電圧Ｖｉｎよりも電圧の高い、例えば数十Ｖ以上の電圧に昇圧する。昇圧された電圧信号は、コンデンサＣ１により供給される電流Ｉａ及びコンデンサＣ２により供給される電流Ｉｂにより立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）特性が高速化される。このため、バッファＢＵＦＦ１から出力される信号の立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）と、バッファＢＵＦＦ２から出力される信号の立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）との位相ズレを大幅に抑制することができる。
【００５６】
上述したように、本実施形態のレベルシフト回路は、ハーフブリッジ型インバータに適用されるドライバ２００に適用される。ハイサイドトランジスタＨＳＴ１のゲート（制御端子）の入力側にレベルシフト回路９０が設けられる。
【００５７】
このため、第一の実施形態の効果の他に、バッファＢＵＦＦ１から出力される信号とバッファＢＵＦＦ２から出力される信号の位相ズレを大幅に抑制でき、ドライバ２００の誤動作の発生を大幅に抑制することができる。
【００５８】
（第三の実施形態）
次に、本発明の第三の実施形態に係るレベルシフト回路について、図面を参照して説明する。図８はレベルシフト回路の構成を示す回路図である。本実施形態では、カレントミラー回路の代わりにクロスカップル構成のトランジスタを使用している。
【００５９】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６０】
図８に示すように、レベルシフト回路９１は、制御部１、クロスカップル回路５、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。レベルシフト回路９１は、民生用機器及び産業用機器に設けられる半導体装置などに適用される。
【００６１】
レベルシフト回路９１には、コンデンサＣ１とコンデンサＣ２が第一の実施形態のレベルシフト回路９０と同様に設けられる。コンデンサＣ１は入力電圧Ｖｉｎの立ち上りのときに電荷を蓄積することにより電流Ｉａを発生し、コンデンサＣ２は入力電圧Ｖｉｎの立ち下りのときに電荷を蓄積することにより電流Ｉｂを発生し、出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化する。
【００６２】
クロスカップル回路５は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１２が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がノードＮ５に接続され、ドレイン（第二の端子）がノードＮ３に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２は、ソース（第一の端子）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がノードＮ３に接続され、ドレイン（第二の端子）がノードＮ５に接続される。ノードＮ５及びＮｃｈ ＭＯＳトランジスタＮＭＴ４のドレイン（第一の端子）は、バッファＢＵＦＦ１の入力側に接続される。
【００６３】
レベルシフト回路９１は、入力信号Ｖｉｎがローレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオンしてノードＮ５がローレベルとなる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１がオンしてノードＮ３がハイレベルとなり、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２がオフする。
【００６４】
レベルシフト回路９１は、入力信号Ｖｉｎがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオンしてノードＮ３がローレベルとなる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２がオンしてノードＮ５がハイレベルとなり、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１がオフする。
【００６５】
上述したように、本実施形態のレベルシフト回路では、制御部１、クロスカップル回路５、ソースフォロア回路３、定電流源１１、定電流源１２、定電流源１３、バッファＢＵＦＦ１、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。コンデンサＣ１は、一端がノードＮ４に接続され、他端にノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ６に接続され、他端にノードＮ２の信号が入力される。入力電圧Ｖｉｎがローレベルからハイレベルに変化するとき、コンデンサＣ１は電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ３のソース（第二の端子）側及びノードＮ４側に電流Ｉａを流す。入力電圧Ｖｉｎがハイレベルからローレベルに変化するとき、コンデンサＣ２は電荷を充電してＮｃｈ ＭＯＳトランジスタＮＭＴ４のソース（第二の端子）側及びノードＮ６側に電流Ｉｂを流す。
【００６６】
このため、第一の実施形態と同様に出力電圧Ｖｏｕｔの立ち上り（Ｔｒ）及び立ち下り（Ｔｆ）を高速化することができる。更に、レベルシフト回路９１の発熱を抑制することができる。
【００６７】
なお、実施形態のレベルシフト回路では、昇圧された正の出力電圧を生成しているが必ずしもこれに限定されるものではない。負の出力電圧を生成するレベルシフト回路にも適用することができる。レベルシフト回路を１段構成にしているが必ずしもこれに限定されるものではない。複数段構成にしてもよい。
【００６８】
また、本実施形態のレベルシフト回路をＣＭＯＳにて構成しているが必ずしもこれに限定されるものではない。ＣＭＯＳ構成の代わりにバイポーラトランジスタ、ＢｉＣＭＯＳ、ＭＥＳＦＥＴ、或いはＪ−ＦＥＴなどで構成してもよい。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
1 制御部
２ カレントミラー回路
３ ソースフォロア回路
４ 負荷
５ クロスカップル回路
１１〜１３ 定電流源
９０、９１、１００ レベルシフト回路
２００ ドライバ
ＢＵＦＦ１、ＢＵＦＦ２ バッファ
Ｃ１〜Ｃ３ コンデンサ
Ｄ１ ダイオード
ＨＳＴ１ ハイサイドトランジスタ
Ｉ１、Ｉ２、Ｉ１１、Ｉ１２、Ｉａ、Ｉｂ 電流
ＩＮＶ１、ＩＮＶ２ インバータ
Ｌ１ インダクタ
ＬＳＴ１ ローサイドトランジスタ
Ｎ１〜Ｎ８ ノード
ＮＭＴ１〜ＮＭＴ４ Ｎｃｈ ＭＯＳトランジスタ
Ｐｉｎ、Ｐｏｕｔ 端子
ＰＭＴ１、ＰＭＴ２ Ｐｃｈ ＭＯＳトランジスタ
Ｖｃｃａ、Ｖｃｃｂ 高電位側電源
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｓｓ 低電位側電源（接地電位）
【特許請求の範囲】
【請求項１】
第一の高電位側電源及び前記第一の高電位側電源よりも電圧の高い第二の高電位側電源が供給され、入力電圧が入力され、前記入力電圧を昇圧してレベルシフトされた電圧を生成するレベルシフト回路であって、
制御端子に前記入力電圧が入力される第一のトランジスタと、
制御端子に前記入力電圧の反転信号が入力される第二のトランジスタと、
一端が前記第一のトランジスタの第一の端子に接続され、他端に前記入力電圧の反転信号が入力され、前記入力電圧の立ち上りのときに電荷を蓄積して前記第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する第一のコンデンサと、
一端が前記第二のトランジスタの第一の端子に接続され、他端に前記入力電圧が入力され、前記入力電圧の立ち下りのときに電荷を蓄積して前記第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する第二のコンデンサと、
を具備することを特徴とするレベルシフト回路。
【請求項２】
制御端子が第一の高電位側電源に接続され、第一の端子から第二の端子側へ第一の電流を流す第一のトランジスタと、制御端子が前記第一の高電位側電源に接続され、第一の端子から第二の端子側へ第二の電流を流し、第一の端子側から入力電圧を昇圧してレベルシフトされた電圧を出力する第二のトランジスタとが設けられるソースフォロア回路と、
第一の端子が前記第一のトランジスタの第二の端子に接続され、制御端子に前記入力電圧が入力される第三のトランジスタと、
第一の端子が前記第二のトランジスタの第二の端子に接続され、制御端子に前記入力電圧の反転信号が入力される第四のトランジスタと、
一端が前記第三のトランジスタの第一の端子に接続され、他端に前記入力電圧の反転信号が入力され、前記入力電圧の立ち上りのときに電荷を蓄積して前記第三のトランジスタの第一の端子側から一端側へ第三の電流を発生する第一のコンデンサと、
一端が前記第四のトランジスタの第一の端子に接続され、他端に前記入力電圧が入力され、前記入力電圧の立ち下りのときに電荷を蓄積して前記第四のトランジスタの第一の端子側から一端側へ第四の電流を発生する第二のコンデンサと、
を具備することを特徴とするレベルシフト回路。
【請求項３】
第五及び第六のトランジスタから構成されるカレントミラー回路を更に具備し、
前記第五のトランジスタは、第一の端子が前記第一の高電位側電源よりも電圧の高い第二の高電位側電源に接続され、制御端子が第二の端子に接続され、第二の端子が前記第一のトランジスタの第一の端子に接続され、
前記第六のトランジスタは、第一の端子が前記第二の高電位側電源に接続され、制御端子が前記第五のトランジスタの制御端子に接続され、第二の端子が前記第二のトランジスタの第一の端子に接続される
ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
第五及び第六のトランジスタから構成されるクロスカップル回路を更に具備し、
前記第五のトランジスタは、第一の端子が前記第一の高電位側電源よりも電圧の高い第二の高電位側電源に接続され、第二の端子が前記第一のトランジスタの第一の端子に接続され、
前記第六のトランジスタは、第一の端子が前記第二の高電位側電源に接続され、制御端子が前記第五のトランジスタの第二の端子に接続され、第二の端子が前記第五のトランジスタの制御端子及び前記第二のトランジスタの第一の端子に接続される
ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項５】
前記第三の電流は前記第一の電流よりも高く、前記第四の電流は前記第二の電流よりも高いことを特徴とする請求項２乃至４のいずれか１項に記載のレベルシフト回路。
【請求項６】
前記第一のコンデンサは前記入力電圧がローレベルのときに電荷を放電し、前記第二のコンデンサは前記入力電圧がハイレベルのときに電荷を放電することを特徴とする請求項１乃至５のいずれか１項に記載のレベルシフト回路。
【請求項７】
前記第一及び第二のコンデンサは、フィールド上或いはトランジスタ上に形成されたＭＩＭキャパシタであることを特徴とする請求項１乃至６のいずれか１項に記載のレベルシフト回路。
【請求項１】
第一の高電位側電源及び前記第一の高電位側電源よりも電圧の高い第二の高電位側電源が供給され、入力電圧が入力され、前記入力電圧を昇圧してレベルシフトされた電圧を生成するレベルシフト回路であって、
制御端子に前記入力電圧が入力される第一のトランジスタと、
制御端子に前記入力電圧の反転信号が入力される第二のトランジスタと、
一端が前記第一のトランジスタの第一の端子に接続され、他端に前記入力電圧の反転信号が入力され、前記入力電圧の立ち上りのときに電荷を蓄積して前記第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する第一のコンデンサと、
一端が前記第二のトランジスタの第一の端子に接続され、他端に前記入力電圧が入力され、前記入力電圧の立ち下りのときに電荷を蓄積して前記第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する第二のコンデンサと、
を具備することを特徴とするレベルシフト回路。
【請求項２】
制御端子が第一の高電位側電源に接続され、第一の端子から第二の端子側へ第一の電流を流す第一のトランジスタと、制御端子が前記第一の高電位側電源に接続され、第一の端子から第二の端子側へ第二の電流を流し、第一の端子側から入力電圧を昇圧してレベルシフトされた電圧を出力する第二のトランジスタとが設けられるソースフォロア回路と、
第一の端子が前記第一のトランジスタの第二の端子に接続され、制御端子に前記入力電圧が入力される第三のトランジスタと、
第一の端子が前記第二のトランジスタの第二の端子に接続され、制御端子に前記入力電圧の反転信号が入力される第四のトランジスタと、
一端が前記第三のトランジスタの第一の端子に接続され、他端に前記入力電圧の反転信号が入力され、前記入力電圧の立ち上りのときに電荷を蓄積して前記第三のトランジスタの第一の端子側から一端側へ第三の電流を発生する第一のコンデンサと、
一端が前記第四のトランジスタの第一の端子に接続され、他端に前記入力電圧が入力され、前記入力電圧の立ち下りのときに電荷を蓄積して前記第四のトランジスタの第一の端子側から一端側へ第四の電流を発生する第二のコンデンサと、
を具備することを特徴とするレベルシフト回路。
【請求項３】
第五及び第六のトランジスタから構成されるカレントミラー回路を更に具備し、
前記第五のトランジスタは、第一の端子が前記第一の高電位側電源よりも電圧の高い第二の高電位側電源に接続され、制御端子が第二の端子に接続され、第二の端子が前記第一のトランジスタの第一の端子に接続され、
前記第六のトランジスタは、第一の端子が前記第二の高電位側電源に接続され、制御端子が前記第五のトランジスタの制御端子に接続され、第二の端子が前記第二のトランジスタの第一の端子に接続される
ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
第五及び第六のトランジスタから構成されるクロスカップル回路を更に具備し、
前記第五のトランジスタは、第一の端子が前記第一の高電位側電源よりも電圧の高い第二の高電位側電源に接続され、第二の端子が前記第一のトランジスタの第一の端子に接続され、
前記第六のトランジスタは、第一の端子が前記第二の高電位側電源に接続され、制御端子が前記第五のトランジスタの第二の端子に接続され、第二の端子が前記第五のトランジスタの制御端子及び前記第二のトランジスタの第一の端子に接続される
ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項５】
前記第三の電流は前記第一の電流よりも高く、前記第四の電流は前記第二の電流よりも高いことを特徴とする請求項２乃至４のいずれか１項に記載のレベルシフト回路。
【請求項６】
前記第一のコンデンサは前記入力電圧がローレベルのときに電荷を放電し、前記第二のコンデンサは前記入力電圧がハイレベルのときに電荷を放電することを特徴とする請求項１乃至５のいずれか１項に記載のレベルシフト回路。
【請求項７】
前記第一及び第二のコンデンサは、フィールド上或いはトランジスタ上に形成されたＭＩＭキャパシタであることを特徴とする請求項１乃至６のいずれか１項に記載のレベルシフト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１１５６０１（Ｐ２０１３−１１５６０１Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５９７５８（Ｐ２０１１−２５９７５８）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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