出力ドライバー回路
【課題】ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を耐圧電圧未満に制限する際に消費電流の増加を抑制する。
【解決手段】ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしたとき、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間の電圧を一定電圧に制限する。ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間に耐圧電圧よりも高い電圧が加わることを避けることが可能になる。このとき、定電流電源２０ｂが電源からツェナーダイオードＺＤ２を通してグランドに流れる電流を制限する。電源からトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流をｎＭＯＳトランジスタＭ６ｂが制限する。
【解決手段】ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしたとき、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間の電圧を一定電圧に制限する。ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間に耐圧電圧よりも高い電圧が加わることを避けることが可能になる。このとき、定電流電源２０ｂが電源からツェナーダイオードＺＤ２を通してグランドに流れる電流を制限する。電源からトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流をｎＭＯＳトランジスタＭ６ｂが制限する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力ドライバー回路に関するものである。
【背景技術】
【０００２】
従来、チャージポンプ回路のポンピング用の出力ドライバー回路として、電源ＶＣＣとグランドとの間に配置されるｐＭＯＳトランジスタ１１６と、このｐＭＯＳトランジスタ１１６とグランドとの間に配置されるｎＭＯＳトランジスタ１１７とから構成されるものがある（特許文献１の図６参照）。
【０００３】
このものにおいて、ｐＭＯＳトランジスタ１１６のゲート端子とｎＭＯＳトランジスタ１１７のゲート端子との間の共通接続端子は、入力端子を構成している。ｐＭＯＳトランジスタ１１６のドレイン端子とｎＭＯＳトランジスタ１１７のドレイン端子との間の共通接続端子は、出力端子を構成している。
【０００４】
ここで、入力端子にハイレベル信号が入力されると、ｐＭＯＳトランジスタ１１６がオフして、かつｎＭＯＳトランジスタ１１７がオンして、出力端子から零ボルトの電圧が出力される。入力端子にローレベル信号が入力されると、ｐＭＯＳトランジスタ１１６がオンして、かつｎＭＯＳトランジスタ１１７がオフして、出力端子から電源電圧が出力される。なお、説明を簡素化するために、ｐＭＯＳトランジスタ１１６のソース端子とドレイン端子との間の電圧降下を零としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４４９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の特許文献１の出力ドライバー回路において、電源電圧が高い場合には、ｐＭＯＳトランジスタ１１６（ｎＭＯＳトランジスタ１１７）のゲート端子とソース端子との間（以下、ゲート−ソース間と簡略化する）に加わる電圧が、ゲート−ソース間の耐圧電圧を越えてしまう恐れがある。
【０００７】
そこで、本発明者等は、図１１に示すように、ｐＭＯＳトランジスタＭ１（ｎＭＯＳトランジスタＭ２）のゲート−ソース間に対して耐圧電圧を越える電圧が加わることを避けるためにゲート耐圧保護回路（具体的には、ツェナーダイオードＺＤ１、ＺＤ２）を出力ドライバー回路に適用することについて検討した。
【０００８】
図１１の出力ドライバー回路１Ｂは、レベルシフト回路１０、ｐＭＯＳトランジスタＭ１、Ｍ３、ｎＭＯＳトランジスタＭ２、Ｍ４、ツェナーダイオードＺＤ１、ＺＤ２、および抵抗素子Ｒ１を備える。
【０００９】
まず、入力信号Ｖｉｎのレベルがハイレベルであるときには、ｎＭＯＳトランジスタＭ４のゲート端子にハイレベルの入力信号が入力されて、ｎＭＯＳトランジスタＭ４がオンする。ｐＭＯＳトランジスタＭ３のゲート端子には、レベルシフト回路１０を介してハイレベルの入力信号が入力されて、ｐＭＯＳトランジスタＭ３がオフする。
【００１０】
このため、ｐＭＯＳトランジスタＭ１のゲート端子の電位がローレベルとなり、ｐＭＯＳトランジスタＭ１がオンする。このとき、ｐＭＯＳトランジスタＭ１のゲート−ソース間に加わる電圧がツェナーダイオードＺＤ１によって一定値に制限される。これにより、ｐＭＯＳトランジスタＭ１のゲート−ソース間に耐圧電圧を超える電圧が加わることを避けることができる。
【００１１】
ｎＭＯＳトランジスタＭ２のゲート端子の電位がローレベルとなり、ｎＭＯＳトランジスタＭ２がオフする。したがって、ｐＭＯＳトランジスタＭ１のドレイン端子とｎＭＯＳトランジスタＭ２のドレイン端子との間の共通接続端子から出力電圧Ｖｏｕｔとして電源電圧が出力されることになる。
【００１２】
その後、入力信号Ｖｉｎのレベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４のゲート端子にローレベルの入力信号が入力されて、ｎＭＯＳトランジスタＭ４がオフする。ｐＭＯＳトランジスタＭ３のゲート端子には、レベルシフト回路１０を介してローレベルの入力信号が入力されて、ｐＭＯＳトランジスタＭ３がオンする。
【００１３】
このため、電源からｐＭＯＳトランジスタＭ３を通してｐＭＯＳトランジスタＭ１のゲート端子に電流が流れてｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇してｐＭＯＳトランジスタＭ１がオフする。これに加えて、電源からｐＭＯＳトランジスタＭ３および抵抗素子Ｒ１を通してｎＭＯＳトランジスタＭ２のゲート端子に電流が流れる。このため、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇してｎＭＯＳトランジスタＭ２がオンする。
【００１４】
したがって、ｐＭＯＳトランジスタＭ１のドレイン端子とｎＭＯＳトランジスタＭ２のドレイン端子との間の共通接続端子から零ボルトの出力電圧Ｖｏｕｔが出力されることになる。このとき、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧がツェナーダイオードＺＤ２によって一定値に制限される。これにより、ｎＭＯＳトランジスタＭ２のゲート−ソース間に耐圧電圧を超える電圧が加わることを避けることができる。
【００１５】
次に、入力信号Ｖｉｎのレベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４のゲート端子にハイレベルの入力信号が入力されて、ｎＭＯＳトランジスタＭ４がオンする。ｐＭＯＳトランジスタＭ３のゲート端子には、レベルシフト回路１０を介してハイレベルの入力信号が入力されて、ｐＭＯＳトランジスタＭ３がオフする。
【００１６】
このため、ｐＭＯＳトランジスタＭ１のゲート端子から抵抗素子Ｒ１、およびｎＭＯＳトランジスタＭ４を通してグランドに電流が流れる。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が低下してｐＭＯＳトランジスタＭ１がオンする。ｎＭＯＳトランジスタＭ２のゲート端子からｎＭＯＳトランジスタＭ４を通してグランドに電流が流れる。これに伴い、ｎＭＯＳトランジスタＭ２のゲート端子の電位が低下してｎＭＯＳトランジスタＭ２がオフする。
【００１７】
以上により、トランジスタＭ１、Ｍ２のゲート−ソース間に耐圧電圧を超える電圧が加わることを避けることができるものの、ｐＭＯＳトランジスタＭ１がオンするときには、電源からツェナーダイオードＺＤ１、抵抗素子Ｒ１およびｎＭＯＳトランジスタＭ４を通してグランドに漏れ電流が流れる。ｎＭＯＳトランジスタＭ２がオンするときには、電源からｐＭＯＳトランジスタＭ３、抵抗素子Ｒ１およびツェナーダイオードＺＤ２を通してグランドに漏れ電流が流れる。このように、ゲート耐圧保護回路によってトランジスタＭ１、Ｍ２のゲート−ソース間に加わる電圧を制限することにより、消費電流が増加することになる。
【００１８】
そこで、抵抗素子Ｒ１の抵抗値を大きくすれば、抵抗素子Ｒ１を流れる漏れ電流を小さくすることができるものの、ｐＭＯＳトランジスタＭ１のゲート端子から抵抗素子Ｒ１およびｎＭＯＳトランジスタＭ４を通してグランドに流れる電流を制限することになるので、ｐＭＯＳトランジスタＭ１をオフからオンに変化するスイッチング速度が遅くなる。
【００１９】
抵抗素子Ｒ１の抵抗値を大きくすると、電源からｐＭＯＳトランジスタＭ３、および抵抗素子Ｒ１を通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流が制限されるので、ｎＭＯＳトランジスタＭ２をオフからオンに変化するスイッチング速度が遅くなる。
【００２０】
本発明は上記点に鑑みて、ゲート耐圧保護回路によって生じる消費電流の増加を抑制することを主目的とし、スイッチング速度の低下を抑制することを副目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、請求項１に記載の発明では、第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、電源と第３トランジスタ（Ｍ５ｂ）のゲート端子との間に配置されて電源と第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、第３トランジスタのゲート端子とグランドとの間に配置されて電源から第１定電圧回路を通してグランドに流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）を備え、
第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間の第１共通接続端子（３０）がｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限することを特徴とする。
【００２２】
請求項１に係る発明によれば、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフしたとき、第１定電圧回路（ＺＤ１）により、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に制限することができる。これにより、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の耐圧電圧よりも高い電圧がｐＭＯＳトランジスタのゲート端子とソース端子との間に加わることを未然に避けることが可能になる。
【００２３】
このとき、第１電流制限回路（２０ａ）が電源から第１定電圧回路（ＺＤ１）を通してグランドに流れる電流（Ｉ２）を制限する。これに加えて、第３トランジスタ（Ｍ５ｂ）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限する。
【００２４】
以上によれば、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に加わる電圧を耐圧電圧以下に制限する際に、消費電流の増加を抑制することができる。
【００２５】
ここで、第１電流制限回路としては、電源から第１定電圧回路を通してグランドに流れる電流（Ｉ２）を一定にする定電流電源（２０ａ：図５参照）以外に、電源から第１定電圧回路を通してグランドに流れる電流（Ｉ２）を一定にする抵抗素子（２１ｂ：図４参照）をも用いることができる。
【００２６】
さらに、第１定電圧回路としては、ツェナーダイオード（ＺＤ１：図５参照）以外に、複数のダイオード（Ｄ１、Ｄ２、Ｄ３・・・Ｄｎ）を電源とグランドとの間に直列接続されてなる回路（図３（ａ）参照）、或いはゲート端子をドレイン端子に接続した複数のｎＭＯＳトランジスタ（Ｔ１、Ｔ２）を電源とグランドとの間に直列接続されてなる回路（図３（ｄ）参照）など各種の回路を用いることができる。
【００２７】
請求項２に係る発明では、第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、第３トランジスタ（Ｍ５ｂ）がオフすることにより、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする。
【００２８】
請求項３に係る発明では、第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、第３トランジスタ（Ｍ５ｂ）が、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２のトランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、ｐＭＯＳトランジスタがオフからオンに変化し、さらに第１共通接続端子（３０）の電位が低下してｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００２９】
請求項３に係る発明によれば、ｐＭＯＳトランジスタのゲート端子から第３、第２のトランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに突入電流を流してｐＭＯＳトランジスタがオフからオンに変化するので、ｐＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００３０】
請求項４に係る発明では、第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ第２トランジスタ（Ｍ４）がオンからオフに変化する際には、第３トランジスタ（Ｍ５ｂ）が、電源から第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに第２共通接続端子（３１）の電位が上昇してｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００３１】
請求項４に係る発明によれば、電源から第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）を通してｎＭＯＳトランジスタのゲート端子に突入電流を流してｎＭＯＳトランジスタがオフからオンに変化するので、ｎＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００３２】
請求項５に係る発明では、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に配置されて、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧にする第３の定電圧回路（ＺＤ３）を備えることを特徴とする。
【００３３】
請求項６に係る発明では、第１定電圧回路（ＺＤ１）と第１電流制限回路（２０ａ）との間に配置される第４トランジスタ（Ｍ５ａ）を備え、
第３、第４トランジスタ（Ｍ５ａ、Ｍ５ｂ）は互いのゲート端子が第４トランジスタ（Ｍ５ａ）のグランド側端子に接続されて第１カレントミラー回路を構成し、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、第３トランジスタ（Ｍ５ｂ）が第４トランジスタ（Ｍ５ａ）とともに第１カレントミラー回路として作動して、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする。
【００３４】
請求項６に記載の発明によれば、第３トランジスタ（Ｍ５ｂ）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限するので、電流の消費の増加を抑えることができる。
【００３５】
ここで、第３、第４トランジスタ（Ｍ５ａ、Ｍ５ｂ）としては、電源側端子に対するゲート端子の電位を下げるほど、電源側端子とグランド側端子との間に流れる電流が増加するトランジスタである。例えば、第３、第４トランジスタとしては、ｐＭＯＳトランジスタやＰＮＰ型トランジスタが用いられる。
【００３６】
請求項７に係る発明では、第３の定電圧回路（ＺＤ３）は、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に設定する第１ツェナーダイオードであり、
第１ツェナーダイオード（ＺＤ３）により設定されるｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧は、第１定電圧回路（ＺＤ１）により設定される電源と第３トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする。
【００３７】
請求項７に記載の発明によれば、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧が第１ツェナーダイオードのツェナー電圧以上になるときに、第１ツェナーダイオードに電流が流れるので、消費電流の増加を抑制することができる。
【００３８】
請求項８に係る発明では、第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、第５トランジスタのゲート端子とグランドとの間に配置されて第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、電源と第５トランジスタのゲートとの間に配置されて電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）がｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）の間の第２共通接続端子（３１）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。
【００３９】
請求項８に係る発明によれば、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンしたとき、第２定電圧回路（ＺＤ２）により、ｎＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に制限することができる。これにより、ｎＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の耐圧電圧よりも高い電圧がｎＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に加わることを未然に避けることが可能になる。
【００４０】
このとき、第２電流制限回路（２０ｂ）が電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する。これに加えて、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第５トランジスタ（Ｍ６ｂ）が制限する。
【００４１】
以上のように、ｎＭＯＳトランジスタ（Ｍ２）のゲート−ソース間に加わる電圧を耐圧電圧以下に制限する際に、消費電流の増加を抑制することができる。
【００４２】
ここで、第２電流制限回路としては、電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を一定にする定電流電源（２０ｂ：図６参照）以外に、電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する抵抗素子（２１ｂ：図４参照）をも用いることができる。
【００４３】
さらに、第２定電圧回路としては、ツェナーダイオード（ＺＤ２：図６参照）以外に、複数のダイオード（Ｄ１、Ｄ２、Ｄ３・・・Ｄｎ）を電源とグランドとの間に直列接続されてなる回路（図３（ａ）参照）、或いは、ゲート端子をドレイン端子に接続した複数のｎＭＯＳトランジスタ（Ｔ１、Ｔ２）を電源とグランドとの間に直列接続されてなる回路（（図３（ｄ）参照）など各種の回路を用いることができる。
【００４４】
請求項９に係る発明では、第１のトランジスタ（Ｍ３）がオンして第２のトランジスタ（Ｍ４）がオフしたとき、第５トランジスタ（Ｍ６ｂ）がオフすることにより、電源から第１、第５トランジスタ（Ｍ３、Ｍ５ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする。
【００４５】
請求項１０に係る発明では、第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、第５トランジスタ（Ｍ６ｂ）が、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第５、第２のトランジスタ（Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、ｐＭＯＳトランジスタがオフからオンに変化し、さらに第１共通接続端子（３０）の電位が低下してｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００４６】
請求項１０に係る発明によれば、ｐＭＯＳトランジスタのゲート端子側から第５、第２のトランジスタ（Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流してｐＭＯＳトランジスタがオフからオンに変化するので、ｐＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００４７】
請求項１１に係る発明では、第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ第２トランジスタ（Ｍ４）がオンからオフに変化する際には、第５トランジスタ（Ｍ６ｂ）が、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに第２共通接続端子（３１）の電位が上昇してｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００４８】
請求項１１に係る発明によれば、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタのゲート端子に突入電流を流してｎＭＯＳトランジスタがオフからオンに変化するので、ｎＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００４９】
請求項１２に係る発明では、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間に配置されて、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧にする第４の定電圧回路（ＺＤ４）を備えることを特徴とする。
【００５０】
請求項１３に係る発明では、第２電流制限回路（２０ｂ）と第２定電圧回路（ＺＤ２）との間に配置される第６トランジスタ（Ｍ６ａ）を備え、
第６、第５トランジスタ（Ｍ６ａ、Ｍ６ｂ）は互いのゲート端子が第６トランジスタ（Ｍ６ａ）の電源側端子に接続されて第２カレントミラー回路を構成し、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、第５トランジスタ（Ｍ６ｂ）が第６トランジスタ（Ｍ６ａ）とともに第２カレントミラー回路として作動して、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする。
【００５１】
請求項１３に記載の発明によれば、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限するので、電流の消費の増加を抑えることができる。
【００５２】
ここで、第６、第５トランジスタ（Ｍ６ａ、Ｍ６ｂ）としては、グランド側端子に対するゲート端子の電位を上げるほど、電源側端子とグランド側端子との間に流れる電流が増加するトランジスタである。例えば、第５、第６トランジスタとしては、ｎＭＯＳトランジスタやＮＰＮ型トランジスタが用いられる。
【００５３】
請求項１４に係る発明では、第４定電圧回路（ＺＤ４）は、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧に設定する第２ツェナーダイオードであり、
第２ツェナーダイオード（ＺＤ４）により設定されるｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧は、第２定電圧回路（ＺＤ２）により設定される電源と第６トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする。
【００５４】
請求項１４に記載の発明によれば、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧が第２ツェナーダイオードのツェナー電圧以上になるときに、第２ツェナーダイオードに電流が流れるので、消費電流の増加を抑制することができる。
【００５５】
請求項１５に係る発明では、第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、電源と第３トランジスタのゲート端子との間に配置されて電源と第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、第３トランジスタのゲート端子とグランドとの間に配置されて電源から第１定電圧回路に流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）と、
第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、第５トランジスタのゲート端子とグランドとの間に配置されて第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、電源と第５トランジスタのゲート端子との間に配置されて電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）がｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続される出力ドライバー回路であって、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。
【００５６】
請求項１５に係る発明によれば、上述の請求項１に係る発明と実質的に同様の第１ゲート電圧保護回路（４０）を備え、かつ上述の請求項８に係る発明と実質的に同様の第２ゲート電圧保護回路（４１）を備える。このため、請求項１、８に係る発明の両方の効果が得られる。
【００５７】
請求項１６に係る発明では、第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、第３トランジスタ（Ｍ５ｂ）がオフすることにより、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を制限し、
第１のトランジスタ（Ｍ３）がオンして第２のトランジスタ（Ｍ４）がオフしたとき、第５トランジスタ（Ｍ６ｂ）がオフすることにより、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする。
【００５８】
請求項１７に係る発明では、第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２のトランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、ｐＭＯＳトランジスタがオフからオンに変化し、さらに第１共通接続端子（３０）の電位が低下してｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００５９】
請求項１７に係る発明によれば、ｐＭＯＳトランジスタのゲート端子側から第３、第５、第２のトランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流してｐＭＯＳトランジスタがオフからオンに変化するので、ｐＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。
【００６０】
これに加えて、第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）とグランドとの間の第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００６１】
請求項１８に係る発明では、第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ第２トランジスタ（Ｍ４）がオンからオフに変化する際には、第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子に突入電流を流すことにより、ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに第２共通接続端子（３１）の電位が上昇してｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００６２】
請求項１８に係る発明によれば、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタのゲート端子に突入電流を流してｎＭＯＳトランジスタがオフからオンに変化するので、ｎＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。
【００６３】
これに加えて、共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００６４】
請求項１９に係る発明では、電源電圧が閾値未満であると電圧判定回路が判定し、かつ第１、第２、第７、第８トランジスタ（Ｍ３、Ｍ４、Ｍ７、Ｍ８）のゲート端子に入力される入力信号（Ｖｉｎ）に応じて、第１、第７トランジスタ（Ｍ３、Ｍ７）がオンし、かつ第２、第８トランジスタ（Ｍ４、Ｍ８）がオフしたときに、電源から第７トランジスタ（Ｍ７）および第１共通接続端子（３０）を通してｎＭＯＳトランジスタのゲート端子側に電流が流れてｎＭＯＳトランジスタ（Ｍ２）がオンし、かつ第２共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ１）がオフし、
電源電圧が閾値未満であると電圧判定回路が判定し、かつ入力信号（Ｖｉｎ）に応じて、第２、第８トランジスタ（Ｍ４、Ｍ８）がオンし、第１、第７トランジスタ（Ｍ３、Ｍ７）がオフしたときに、ｐＭＯＳトランジスタのゲート端子側から第２共通接続端子（３１）および第８トランジスタ（Ｍ８）を通してグランドに電流が流れてｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオフすることを特徴とする。
【００６５】
請求項１９に係る発明によれば、電源電圧が閾値未満であると電圧判定回路が判定したときには、第７、第８トランジスタ（Ｍ７、Ｍ８）の作動に応じて、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタをそれぞれオン、オフすることができる。このため、電源電圧が低くても、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタをそれぞれオン、オフすることができる。
【００６６】
請求項２０に係る発明では、電源電圧が閾値以上であると電圧判定回路が判定し、かつ入力信号（Ｖｉｎ）に応じて、第２トランジスタ（Ｍ４）がオンし、第１、第７、第８トランジスタ（Ｍ３、Ｍ７、Ｍ８）がオフしたときに、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
電源電圧が閾値以上であると電圧判定回路が判定し、かつ入力信号（Ｖｉｎ）に応じて、第１トランジスタ（Ｍ３）がオンし、第２、第７、第８トランジスタ（Ｍ４、Ｍ７、Ｍ８）がオフしたときに、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第６トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。
【００６７】
請求項２１に係る発明では、電圧判定回路（５１）は、電源電圧が閾値以上であるときにハイレベル信号を出力し、電源電圧が閾値未満であるときにローレベル信号を出力するコンパレータ（５２）を備えており、
コンパレータの出力信号のレベルがハイレベルであるときにローレベル信号を出力し、コンパレータの出力信号のレベルがローレベルであるときにハイレベル信号を出力するＮＯＴゲート（５４）と、
ハイレベル或いはローレベルの入力信号とＮＯＴゲートの出力信号とに基づいてＡＮＤ演算するＡＮＤゲート（５５）と、
入力信号とコンパレータの出力信号とに基づいてＯＲ演算するＯＲゲート（５０）と、を備え、
ＡＮＤゲート（５５）の出力信号レベルがローレベルのとき、第８トランジスタ（Ｍ８）がＡＮＤゲートの出力信号に基づいてオフし、ＡＮＤゲートの出力信号レベルがハイレベルのとき、第８トランジスタ（Ｍ８）がＡＮＤゲートの出力信号に基づいてオンし、
入力信号（Ｖｉｎ）のレベルがローレベルのとき、第１トランジスタ（Ｍ３）が入力信号に基づいてオンし、第２トランジスタ（Ｍ４）が入力信号に基づいてオフし、入力信号のレベルがハイレベルのとき、第１トランジスタ（Ｍ３）が入力信号に基づいてオフし、第２トランジスタ（Ｍ４）が入力信号に基づいてオンし、
ＯＲゲート（５０）の出力信号のレベルがローレベルのときには、第７トランジスタ（Ｍ７）がＯＲゲートの出力信号に基づいてオンし、ＯＲゲートの出力信号のレベルがハイレベルのときには、第７トランジスタ（Ｍ７）がＯＲゲートの出力信号に基づいてオフすることを特徴とする。
【００６８】
請求項２２に係る発明では、第７トランジスタ（Ｍ７）と第１共通接続端子（３０）との間に配置されて第７トランジスタ（Ｍ７）から第１共通接続端子（３０）に流れる電流を制限する第１の抵抗素子（Ｒｂ）を備えることを特徴とする。
【００６９】
請求項２３に係る発明では、第２共通接続端子（３１）と第８トランジスタ（Ｍ８）との間に配置されて第２共通接続端子（３１）から第８トランジスタ（Ｍ８）に流れる電流を制限する第２抵抗素子（Ｒａ）を備えることを特徴とする。
【００７０】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図２】図１のレベルシフト回路の回路構成を示す図である。
【図３】第１実施形態の第１変形例におけるチャージポンプ回路の回路構成の一部を示す図である。
【図４】本発明の第２実施形態におけるチャージポンプ回路の回路構成の一部を示す図である。
【図５】本発明の第３実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図６】本発明の第４実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図７】本発明の第５実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図８】本発明の第６実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図９】本発明の第７実施形態における出力ドライバー回路の回路構成を示す図である。
【図１０】本発明の他の実施形態の回路構成を示す図である。
【図１１】本発明の課題を説明するための出力ドライバー回路の回路構成を示す図である。
【発明を実施するための形態】
【００７２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００７３】
（第１実施形態）
図１に本発明の出力ドライバー回路１をチャージポンプ回路２に適用した第１実施形態を示す。
【００７４】
図１のチャージポンプ回路２は、ダイオードＤＡ１、ＤＡ２、コンデンサＣ１、Ｃ２、および出力ドライバー回路１を備える。
【００７５】
ダイオードＤＡ１、ＤＡ２は、電源ＶＳと出力端子ＣＰｏｕｔとの間に直列接続されている。コンデンサＣ１は、出力ドライバー回路１の出力端子ＶｏｕｔとダイオードＤＡ１、ＤＡ２の間の共通接続端子との間に配置されている。コンデンサＣ２は、ダイオードＤ２のカソード端子とグランドとの間に配置されている。
【００７６】
出力ドライバー回路１は、レベルシフト回路１０、ｐＭＯＳトランジスタＭ１、Ｍ３、Ｍ５ａ、Ｍ５ｂ、ｎＭＯＳトランジスタＭ２、Ｍ４、Ｍ６ａ、Ｍ６ｂ、ツェナーダイオードＺＤ１、ＺＤ２、および定電流電源２０ａ、２０ｂを備えている。
【００７７】
ｐＭＯＳトランジスタＭ１は、電源ＶＳとグランドとの間に配置されている。ｎＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタＭ１とグランドとの間に配置されている。そして、ｐＭＯＳトランジスタＭ１のドレイン端子とｎＭＯＳトランジスタＭ２のドレイン端子とが共通接続されて出力端子Ｖｏｕｔを構成している。
【００７８】
ｐＭＯＳトランジスタＭ３は、電源ＶＳとグランドとの間に配置されている。ｐＭＯＳトランジスタＭ３は、レベルシフト回路１０を通して入力される入力信号Ｖｉｎに応じてオン、オフする。レベルシフト回路１０は、ｐＭＯＳトランジスタＭ３のゲート−ソース間に加わる電圧がｐＭＯＳトランジスタＭ３のゲート−ソース間の耐圧電圧を超えることを避けるために作動するものである。レベルシフト回路１０の詳細は後述する。
【００７９】
なお、本明細書において、ｐＭＯＳトランジスタ（ｎＭＯＳトランジスタ）における「ゲート端子とソース端子の間」を簡略化して「ゲート−ソース間」とし、「ドレイン端子とソース端子との間」を簡略化して「ドレイン−ソース間」とし、「ソース端子とグランドとの間」を簡略化して「ソース−グランド間」としている。
【００８０】
ｎＭＯＳトランジスタＭ４は、ｐＭＯＳトランジスタＭ３とグランドとの間に配置されている。ｎＭＯＳトランジスタＭ４は、入力信号Ｖｉｎに応じてオン、オフする。
【００８１】
ｐＭＯＳトランジスタＭ５ａは、電源ＶＳとグランドとの間に配置されている。ツェナーダイオードＺＤ１は、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に配置されている。定電流電源２０ａは、ｐＭＯＳトランジスタＭ５ａのドレイン端子とグランドとの間に配置されている。定電流電源２０ａは、電源ＶＳからｐＭＯＳトランジスタＭ５ａおよびツェナーダイオードＺＤ１を通してグランドに一定の電流Ｉ２を流す。
【００８２】
ｐＭＯＳトランジスタＭ５ｂは、ｐＭＯＳトランジスタＭ３のドレイン端子とｎＭＯＳトランジスタＭ４のドレイン端子との間に配置されている。ｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂのゲート端子は、ｐＭＯＳトランジスタＭ５ａのドレイン端子に接続されている。
【００８３】
ここで、ｐＭＯＳトランジスタＭ３、Ｍ５ｂの間の第２共通接続端子３１がｐＭＯＳトランジスタＭ１のゲート端子に接続されている。
【００８４】
本実施形態のｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂ、ツェナーダイオードＺＤ１、および定電流電源２０ａは、ｐＭＯＳトランジスタＭ１のゲート−ソース間に加わる電圧を制限する第１ゲート電圧保護回路４０を構成している。
【００８５】
ｎＭＯＳトランジスタＭ６ａは、電源ＶＳとグランドとの間に配置されている。ツェナーダイオードＺＤ２は、ｎＭＯＳトランジスタＭ６ａのソース端子とグランドの間に配置されている。定電流電源２０ｂは、電源ＶＳとｎＭＯＳトランジスタＭ６ａのドレイン端子との間に配置されている。定電流電源２０ｂは、電源ＶＳからツェナーダイオードＺＤ１およびｎＭＯＳトランジスタＭ６ａを通してグランドに一定の電流Ｉ１を流す。
【００８６】
ｎＭＯＳトランジスタＭ６ｂは、ｐＭＯＳトランジスタＭ５のドレイン端子とｎＭＯＳトランジスタＭ４のドレイン端子との間に配置されている。ｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂのゲート端子は、ｎＭＯＳトランジスタＭ６ａのドレイン端子に接続されている。
【００８７】
ここで、ｎＭＯＳトランジスタＭ４、Ｍ６ｂの間の第１共通接続端子３０がｎＭＯＳトランジスタＭ２のゲート端子に接続されている。
【００８８】
本実施形態のｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂ、ツェナーダイオードＺＤ２、および定電流電源２０ｂは、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を制限する第２ゲート電圧保護回路４１を構成している。
【００８９】
次に、本実施形態のレベルシフト回路１０について説明する。図２は、レベルシフト回路１０の回路構成を示す図である。
【００９０】
レベルシフト回路１０は、ＮＯＴゲート１１、ｎＭＯＳトランジスタ１２、抵抗素子１３ａ、１３ｂ、およびツェナーダイオードＺＤＸを備えている。
【００９１】
ＮＯＴゲート１１は、入力信号ＶｉｎをＮＯＴ演算してローレベル或いはハイレベルの出力信号を出力する。ｎＭＯＳトランジスタ１２は、電源ＶＳとグランドとの間に配置されて、ＮＯＴゲート１１の出力信号に応じてオン、オフする。抵抗素子１３ａ、１３ｂは、電源ＶＳとｎＭＯＳトランジスタ１２のドレイン端子との間に直列接続されている。ツェナーダイオードＺＤＸは、抵抗素子１３ａ、１３ｂの間の共通接続端子と電源ＶＳとの間に配置されている。抵抗素子１３ａ、１３ｂの間の共通接続端子は、ｐＭＯＳトランジスタＭ３のゲート端子にレベルシフト回路１０の出力信号を出力する出力端子１４を構成する。
【００９２】
本実施形態のレベルシフト回路１０では、入力信号Ｖｉｎの信号レベルがハイレベルのときに、ＮＯＴゲート１１の出力信号の信号レベルは、ローレベルになる。このため、ｎＭＯＳトランジスタ１２がオフする。よって、出力端子１４からｐＭＯＳトランジスタＭ３のゲート端子に対して電源電圧と同一の出力電圧が出力される。すなわち、ハイレベルの信号が出力端子１４からｐＭＯＳトランジスタＭ３のゲート端子に対して出力されることになる。
【００９３】
入力信号Ｖｉｎの信号レベルがローレベルのときに、ＮＯＴゲート１１の出力信号の信号レベルは、ハイレベルになる。このため、ｎＭＯＳトランジスタ１２がオンする。このため、電源ＶＳからツェナーダイオードＺＤＸ、抵抗素子１３ｂ、およびｎＭＯＳトランジスタ１２を通して電流が流れる。このとき、ローレベルの信号が出力端子１４からｐＭＯＳトランジスタＭ３のゲート端子に対して出力されることになる。
【００９４】
ここで、電源ＶＳと出力端子１４との間の電圧は、ツェナーダイオードＺＤＸのツェナー電圧に制限される。ツェナーダイオードＺＤＸのツェナー電圧は、ｐＭＯＳトランジスタＭ３のゲート−ソース間の耐圧電圧よりも低い値に設定されている。このことにより、ｐＭＯＳトランジスタＭ３のゲート−ソース間に加わる電圧をゲート−ソース間の耐圧電圧未満に制限することになる。
【００９５】
次に、本実施形態のチャージポンプ回路２の作動について説明する。
【００９６】
本実施形態では、電源電圧が出力ドライバー回路１を作動させるのに必要である最低動作電圧よりも高いものとする。最低動作電圧とは、トランジスタＭ１（Ｍ２）のスレッショルド電圧Ｖｔｈ１と、トランジスタＭ５ｂ（Ｍ６ｂ）のスレッショルド電圧Ｖｔｈ２と、定電流電源２０ａ（２０ｂ）の作動開始に必要な動作電圧Ｖｍｉｎとを足した最低動作電圧（Ｖｔｈ１＋Ｖｔｈ２＋Ｖｍｉｎ）のことである。
【００９７】
まず、入力信号Ｖｉｎがレベルシフト回路１０を通してｐＭＯＳトランジスタＭ３のゲート端子に入力される。入力信号ＶｉｎがｎＭＯＳトランジスタＭ４のゲート端子に入力される。
【００９８】
定電流電源２０ａが電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに一定の電流Ｉ２を流す。定電流電源２０ｂが電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに一定の電流Ｉ１を流す。
【００９９】
例えば、入力信号Ｖｉｎの信号レベルがローレベルのときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。
【０１００】
このとき、ｐＭＯＳトランジスタＭ３のソース−ドレイン間の電圧は、ツェナーダイオードＺＤ１のツェナー電圧よりも小さい。このため、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧は、ｐＭＯＳトランジスタＭ５ａのゲート−ソース間の電圧に比べて大きい。よって、ｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂがカレントミラー回路として作動しなく、ｐＭＯＳトランジスタＭ５ｂのオン抵抗がｐＭＯＳトランジスタＭ５ａのオン抵抗に比べて小さな値になる。したがって、電源ＶＳからｐＭＯＳトランジスタＭ３、Ｍ５ｂおよびｎＭＯＳトランジスタＭ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に電流Ｉ３が流れる。
【０１０１】
これに伴い、ｎＭＯＳトランジスタＭ２のゲート端子の電位は上昇する。このため、ｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂがカレントミラー回路として作動しなく、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧小さくなる。よって、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が大きくなる。その後、ｎＭＯＳトランジスタＭ６ｂがオフする。したがって、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流す電流Ｉ３を制限することができる。
【０１０２】
これに加えて、上述の如く、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に電流Ｉ３が流れると、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇する。このため、ｎＭＯＳトランジスタＭ２がオンする。
【０１０３】
また、上述の如く、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇すると、第２共通接続端子３１の電位が上昇する。その後、ｐＭＯＳトランジスタＭ１がオフする。このことにより、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１０４】
ここで、ｎＭＯＳトランジスタＭ６ａのソース−グランド間の電圧は、ツェナーダイオードＺＤ２によって一定になる。ツェナーダイオードＺＤ２のツェナー電圧をＶＺ２とし、ｎＭＯＳトランジスタＭ６ａのスレッショルド電圧をＶＴ６ａとし、ｎＭＯＳトランジスタＭ６ｂのスレッショルド電圧をＶＴ６ｂとし、例えば、ＶＴ６ａ＝ＶＴ６ｂとすると、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、ＶＺ２となる。
【０１０５】
本実施形態では、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧は、ＶＺ２よりも高い値に設定されている。このため、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧をｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１０６】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンする。このため、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧が大きくなる。これにより、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が小さくなる。このことにより、ｐＭＯＳトランジスタＭ５ｂ、Ｍ６ｂのオン抵抗が小さな値になる。
【０１０７】
このため、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１０８】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下する。このため、ｐＭＯＳトランジスタＭ１がオフする。これに加えて、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が小さくなる。よって、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が大きくなる。このため、ｐＭＯＳトランジスタＭ５ｂがオフする。このため、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流を制限することになる。
【０１０９】
また、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下する。これに伴い、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。
【０１１０】
ここで、ｐＭＯＳトランジスタＭ５ａのソース−グランド間の電圧は、ツェナーダイオードＺＤ１によって一定になる。ツェナーダイオードＺＤ１のツェナー電圧をＶＺ１とし、ｐＭＯＳトランジスタＭ５ａのスレッショルド電圧をＶＴ５ａとし、ｐＭＯＳトランジスタＭ５ｂのスレッショルド電圧をＶＴ５ｂとし、例えば、ＶＴ５ａ＝ＶＴ５ｂとすると、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧は、ＶＺ１となる。
【０１１１】
本実施形態では、ｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧は、ＶＺ１よりも高い値に設定されている。このため、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧をｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１１２】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化する。このため、第２共通接続端子３１の電位が上昇する。これに伴い、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が上昇する。このため、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さくなる。このことにより、トランジスタＭ５ｂ、Ｍ６ｂのオン抵抗がそれぞれ小さくなる。
【０１１３】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３からｐＭＯＳトランジスタＭ５ｂおよびｎＭＯＳトランジスタＭ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これにより、ｎＭＯＳトランジスタＭ２はオフからオンに変化する。
【０１１４】
その後、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。このことにより、出力端子から零ボルトの出力電圧Ｖｏｕｔが出力されることになる。
【０１１５】
このようにトランジスタＭ５ｂ、Ｍ６ｂが変化することにより、入力信号Ｖｉｎの信号レベルに応じて出力端子Ｖｏｕｔから電源電圧（ハイレベル信号）、或いは零ボルト（ローレベル信号）が出力される。
【０１１６】
ここで、出力端子Ｖｏｕｔから零ボルトが出力されるときに、コンデンサＣ１のプラス端子とグランドとの間には、電源電圧が加わる。出力端子Ｖｏｕｔから電源電圧と同一の電圧が出力されるときに、コンデンサＣ１のプラス端子とグランドとの間には電源電圧の二倍の電圧が加わる。このように入力信号Ｖｉｎの信号レベルの変化に伴って変化するコンデンサＣ１のプラス端子とグランドとの間の電圧がダイオードＤＡ２によって整流される。この整流された電圧がコンデンサＣ２によって平滑化される。この平滑化された電圧が出力電圧として出力端子ＣＰｏｕｔから出力される。
【０１１７】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがハイレベルで、ｐＭＯＳトランジスタＭ１がオンし、かつｎＭＯＳトランジスタＭ２がオフしているときには、ツェナーダイオードＺＤ１により、ｐＭＯＳトランジスタＭ１のゲート−ソース端子との間に加わる電圧を、ｐＭＯＳトランジスタＭ１のゲート−ソース端子間の耐圧電圧よりも低い値に制限する。
【０１１８】
このとき、ｐＭＯＳトランジスタＭ５ｂがオフして、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流Ｉ３を制限する。このため、消費電流としては、「定電流電源２０ａにより電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに流れる一定の電流Ｉ２」、および「定電流電源２０ｂにより電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに流れる一定の電流Ｉ１」を足した電流（＝Ｉ１＋Ｉ２）となる。
【０１１９】
一方、入力信号Ｖｉｎの信号レベルがローレベルで、ｐＭＯＳトランジスタＭ２がオフし、かつｎＭＯＳトランジスタがオンしているときには、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１２０】
このとき、ｎＭＯＳトランジスタＭ６ｂがオフして、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流Ｉ４を制限する。このため、消費電流としては、「定電流電源２０ａにより電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに流れる一定の電流Ｉ２」、および「定電流電源２０ｂにより電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに流れる一定の電流Ｉ１」を足した電流（＝Ｉ１＋Ｉ２）となる。
【０１２１】
以上のように、ｐＭＯＳトランジスタＭ１或いはｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。
【０１２２】
本実施形態では、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、かつｎＭＯＳトランジスタＭ４がオンからオフに変化する際には、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流を流してｎＭＯＳトランジスタＭ２がオフからオンに変化する。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇するので、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオフからオンに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオンからオフに変化する速度を上げることができる。
【０１２３】
本実施形態では、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、かつｎＭＯＳトランジスタＭ４がオフからオンに変化する際には、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに突入電流を流してｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ｎＭＯＳトランジスタＭ２のゲート端子の電位を低下するので、ｎＭＯＳトランジスタＭ２がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオンからオフに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオフからオンに変化する速度を上げることができる。
【０１２４】
上述の第１実施形態では、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間を一定電圧にするための第１の定電圧回路としてツェナーダイオードＺＤ１を用いた例を示したが、これに代えて、次のように構成してもよい。
（１）図３（ａ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路として、ダイオードＤ１、Ｄ２、Ｄ３、・・・・Ｄｎを直列接続する。
（２）図３（ｂ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路として抵抗素子Ｒを接続する。この場合、定電流電源２０ａにより抵抗素子Ｒに流れる一定電流が流れる。このため、抵抗素子Ｒの両端子間に一定電圧が生じることになる。よって、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間を一定電圧にすることができる。
（３）図３（ｃ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路として、ダイオードＤ１、Ｄ２、Ｄ３、・・・・Ｄｎと抵抗素子Ｒとを直列接続する。
（４）図３（ｄ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路としてｎＭＯＳトランジスタＴ１、Ｔ２を直列接続する。この場合、ｎＭＯＳトランジスタＴ１、Ｔ２はそれぞれゲート端子をドレイン端子に接続することにより、ｎＭＯＳトランジスタＴ１（Ｔ２）のドレイン端子およびソース端子の間の電圧を一定することができるので、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間を一定電圧にすることができる。この場合、ｎＭＯＳトランジスタＴ１、Ｔ２に代えて、ｐＭＯＳトランジスタ、ＰＮＰ型トランジスタ、或いはＮＰＮ型トランジスタを用いてもよい。
【０１２５】
上述の第１実施形態では、ｎＭＯＳトランジスタＭ６ａのソース端子とグランドとの間を一定電圧にするための第２の定電圧回路として、ツェナーダイオードＺＤ２を用いた例を示したが、これに代えて、上記（１）、（２）、（３）、（４）のいずれか１つを用いてもよい。ここで、第１の定電圧回路と第２の定電圧回路とを同一の回路構成にしてもよく、或いは互いに異なる回路構成にしてもよい。
【０１２６】
（第２実施形態）
上述の第１実施形態では、電源ＶＳからツェナーダイオードＺＤ１を通してｐＭＯＳトランジスタＭ５ａのドレイン端子およびソース端子の間に流れる電流を制限するために定電流電源２０ａを用いる例を示したが、これに代えて、本実施形態では、電源ＶＳからツェナーダイオードＺＤ１を通してｐＭＯＳトランジスタＭ５ａのドレイン端子およびソース端子の間に流れる電流を制限するための抵抗素子を用いる例について説明する。
【０１２７】
図４に本実施形態のチャージポンプ回路２の出力ドライバー回路１の回路構成を示す。
【０１２８】
本実施形態の出力ドライバー回路１は、定電流電源２０ａに代えて抵抗素子２１ａを備える。抵抗素子２１ａは、電源ＶＳからツェナーダイオードＺＤ１、ｐＭＯＳトランジスタＭ５ａのドレイン−ソース間、および抵抗素子２１ａを通して流れる電流Ｉａを制限する。
【０１２９】
さらに、出力ドライバー回路１は、定電流電源２０ｂに代えて抵抗素子２１ｂを備える。抵抗素子２１ｂは、電源ＶＳから抵抗素子２１ｂ、ｐＭＯＳトランジスタＭ６ａのドレイン−ソース間、およびツェナーダイオードＺＤ２を通して流れる電流Ｉｂを制限する。
【０１３０】
（第３実施形態）
本実施形態では、図１の回路構成から第２ゲート電圧保護回路４１を削除したチャージポンプ回路２について説明する。
【０１３１】
図５に本実施形態のチャージポンプ回路２の回路構成を示す。図５のチャージポンプ回路２は、図１の回路構成から第２ゲート電圧保護回路４１を削除しただけであるので、回路構成の説明を省略し、以下、本実施形態の作動の概略について説明する。
【０１３２】
まず、定電流電源２０ａが電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに一定の電流Ｉ１を流す。
【０１３３】
例えば、入力信号Ｖｉｎの信号レベルがローレベルのときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。このとき、上述の第１実施形態と同様、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さい。このため、電源ＶＳからｐＭＯＳトランジスタＭ３、Ｍ５ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これに伴い、第１共通接続端子３０の電位が上昇する。このため、ｎＭＯＳトランジスタＭ２がオンする。このとき、第２共通接続端子３１の電位が上昇する。このため、ｐＭＯＳトランジスタＭ１がオフする。したがって、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１３４】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、ｎＭＯＳトランジスタＭ４がオフからオンに変化する。このとき、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１３５】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下して、ｐＭＯＳトランジスタＭ１がオフする。これに加えて、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が小さくなる。よって、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が大きくなる。このため、ｐＭＯＳトランジスタＭ５ｂがオフする。
【０１３６】
また、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下する。これに伴い、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。このとき、上述の第１実施形態と同様、ｐＭＯＳトランジスタＭ５ａのソース−グランド間の電圧は、ツェナーダイオードＺＤ１によって耐圧電圧よりも低い電圧に制限することができる。
【０１３７】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化する。このため、第２共通接続端子３１の電位が上昇する。これに伴い、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が上昇する。このため、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さくなる。
【０１３８】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３からｐＭＯＳトランジスタＭ５ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これにより、ｎＭＯＳトランジスタＭ２はオフからオンに変化する。これに伴い、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。
【０１３９】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがハイレベルであるときには、ツェナーダイオードＺＤ１により、ｐＭＯＳトランジスタＭ１のゲート−ソース端子間の電圧を耐圧電圧よりも低い値に制限することができる。このとき、ｐＭＯＳトランジスタＭ５ｂがオフして、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流Ｉ３を制限する。このため、消費電流としては、「定電流電源２０ａにより電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに流れる一定の電流Ｉ２」となる。したがって、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。
【０１４０】
本実施形態では、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、かつｎＭＯＳトランジスタＭ４がオンからオフに変化する際には、電源ＶＳからトランジスタＭ３、Ｍ５ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流を流してｎＭＯＳトランジスタＭ２がオフからオンに変化する。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇して、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオフからオンに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオンからオフに変化する速度を上げることができる。
【０１４１】
本実施形態では、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、かつｎＭＯＳトランジスタＭ４がオフからオンに変化する際には、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ４を通してグランドに突入電流を流してｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ｎＭＯＳトランジスタＭ２のゲート端子の電位を低下するので、ｎＭＯＳトランジスタＭ２がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオンからオフに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオフからオンに変化する速度を上げることができる。
【０１４２】
（第４実施形態）
本実施形態では、図１の回路構成から第１ゲート電圧保護回路４０を削除したチャージポンプ回路２について説明する。
【０１４３】
図６に本実施形態のチャージポンプ回路２の回路構成を示す。図６のチャージポンプ回路２は、図１の回路構成から第１ゲート電圧保護回路４０を削除しただけであるので、回路構成の説明を省略し、以下、本実施形態の作動の概略について説明する。
【０１４４】
まず、定電流電源２０ｂが電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに一定電流Ｉ２を流す。
【０１４５】
例えば、入力信号Ｖｉｎの信号レベルがローレベルであるときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。このため、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇して、ｎＭＯＳトランジスタＭ２がオンする。このとき、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧は小さくなる。よって、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が大きくなるので、ｎＭＯＳトランジスタＭ６ｂがオフする。これに伴い、第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオフする。このことにより、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１４６】
ここで、上述の第１実施形態と同様に、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、ツェナーダイオードＺＤ２によって、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限される。
【０１４７】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンする。このため、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧が大きくなる。これにより、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が小さくなる。したがって、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ６ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１４８】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下するので、ｐＭＯＳトランジスタＭ１がオフする。
【０１４９】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。
【０１５０】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３からｎＭＯＳトランジスタＭ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これにより、ｎＭＯＳトランジスタＭ２はオフからオンに変化する。これに伴い、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。このことにより、出力端子から零ボルトの出力電圧Ｖｏｕｔが出力されることになる。
【０１５１】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがローレベルで、ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしているときには、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を耐圧電圧よりも低い電圧に制限する。このとき、ｎＭＯＳトランジスタＭ６ｂがオフして、電源ＶＳからトランジスタＭ３、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流を制限する。このため、消費電流としては、「定電流電源２０ｂにより電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに流れる一定の電流Ｉ１」になる。したがって、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。
【０１５２】
本実施形態では、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、かつｎＭＯＳトランジスタＭ４がオンからオフに変化する際には、電源ＶＳからトランジスタＭ３、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流を流してｎＭＯＳトランジスタＭ２がオフからオンに変化する。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇するので、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオフからオンに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオンからオフに変化する速度を上げることができる。
【０１５３】
本実施形態では、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、かつｎＭＯＳトランジスタＭ４がオフからオンに変化する際には、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ６ｂ、Ｍ４を通してグランドに突入電流を流してｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ｎＭＯＳトランジスタＭ２のゲート端子の電位を低下するので、ｎＭＯＳトランジスタＭ２がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオンからオフに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオフからオンに変化する速度を上げることができる。
【０１５４】
（第５実施形態）
上述の第１実施形態では、第１、第２ゲート電圧保護回路４０、４１において互いにゲート端子を共通接続する２つのトランジスタ（Ｍ５ａ、Ｍ５ｂ）、（Ｍ６ａ、Ｍ６ｂ）を用いた例について説明したが、これに代えて、本実施形態では、第１、第２ゲート電圧保護回路４０（４１）において２つのトランジスタのうち一方のＭ５ａ（Ｍ６ａ）を削除して構成した例について説明する。
【０１５５】
図７に本実施形態のチャージポンプ回路２の出力ドライバー回路１の回路構成を示す。
【０１５６】
本実施形態の出力ドライバー回路１の第１ゲート電圧保護回路４０にて図１のｐＭＯＳトランジスタＭ５ａを廃止し、かつツェナーダイオードＺＤ１のアノード端子がｐＭＯＳトランジスタＭ５ｂのゲート端子に接続されている。このため、ツェナーダイオードＺＤ１が、ｐＭＯＳトランジスタＭ５ｂのゲート端子と電源ＶＳとの間を一定電圧に設定する。
【０１５７】
ここで、ツェナーダイオードＺＤ１のツェナー電圧をＶＺ１とし、ｐＭＯＳトランジスタＭ５ｂのスレッショルド電圧をＶＴ５ｂとすると、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧は、（ＶＺ１−ＶＴ５ｂ）となる。
【０１５８】
本実施形態では、ｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧は、（ＶＺ１−ＶＴ５ｂ）よりも高い値に設定されている。このため、上述の第１実施形態と同様、ｐＭＯＳトランジスタＭ１がオンし、かつｎＭＯＳトランジスタＭ２がオフしたとき、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧をｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１５９】
本実施形態では、第２ゲート電圧保護回路４１にて図１のｎＭＯＳトランジスタＭ６ａを廃止し、かつツェナーダイオードＺＤ２のカソード端子がｎＭＯＳトランジスタＭ６ｂのゲート端子に接続されている。このため、ツェナーダイオードＺＤ２がｎＭＯＳトランジスタＭ６ｂのゲート端子とグランドとの間を一定電圧に設定する。
【０１６０】
ここで、ツェナーダイオードＺＤ２のツェナー電圧をＶＺ２とし、ｎＭＯＳトランジスタＭ６ｂのスレッショルド電圧をＶＴ６ｂとすると、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、（ＶＺ２−ＶＴ６ｂ）となる。本実施形態では、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧は、（ＶＺ２−ＶＴ６ｂ）よりも高い値に設定されている。
【０１６１】
このため、ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしたとき、上述の第１実施形態と同様、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧をｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１６２】
（第６実施形態）
本実施形態では、図１において、ｐＭＯＳトランジスタＭ１のゲート−ソース間にツェナーダイオードを追加し、かつｎＭＯＳトランジスタＭ２のゲート−ソース間にツェナーダイオードを追加する例について説明する。
【０１６３】
図８に本実施形態のチャージポンプ回路２の回路構成を示す。図８は、図１にツェナーダイオードＺＤ３、ＺＤ４を追加したものである。
【０１６４】
ツェナーダイオードＺＤ３は、ｐＭＯＳトランジスタＭ１のゲート−ソース間に配置されている。本実施形態のツェナーダイオードＺＤ３のツェナー電圧ＶＺ３は、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも低い値に設定されている。
【０１６５】
ツェナーダイオードＺＤ４は、ｎＭＯＳトランジスタＭ２のゲート−ソース間に配置されている。本実施形態のツェナーダイオードＺＤ４のツェナー電圧ＶＺ４は、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも低い値に設定されている。
【０１６６】
次に、本実施形態のチャージポンプ回路２の作動について説明する。
【０１６７】
例えば、入力信号Ｖｉｎの信号レベルがローレベルのときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。このとき、上記第１実施形態と同様、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さな値になる。そして、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂおよびツェナーダイオードＺＤ４を通してグランドに電流Ｉ３が流れる。ここで、ｎＭＯＳトランジスタＭ６ｂがｎＭＯＳトランジスタＭ６ａとともに、カレントミラー回路として作動して、電流Ｉ３を制限する。例えば、ｎＭＯＳトランジスタＭ６ｂは、電流Ｉ３と電流Ｉ２とを１：１の比率で電流Ｉ３を流すことにより、電流Ｉ３を制限する。
【０１６８】
ここで、上述の如く、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂおよびツェナーダイオードＺＤ４を通してグランドに電流Ｉ３が流れると、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇して、ｎＭＯＳトランジスタＭ２がオンする。そして、ｎＭＯＳトランジスタＭ２のゲート端子の電位の上昇に伴って、第２共通接続端子３１の電位が上昇して、ｐＭＯＳトランジスタＭ１がオフする。このことにより、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１６９】
本実施形態では、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４（＜ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧）と同一値になる。このため、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限することができる。
【０１７０】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンする。このため、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧が大きくなる。したがって、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が小さくなる。すなわち、ｐＭＯＳトランジスタＭ５ｂのオン抵抗とｎＭＯＳトランジスタＭ６ｂのオン抵抗とが小さくなる。したがって、電源ＶＳからツェナーダイオードＺＤ３を通してトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１のゲート端子の電位が低下して、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１７１】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンして、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下する。このため、ｐＭＯＳトランジスタＭ１がオフする。これに加えて、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が小さくなる。よって、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が大きくなる。このため、ｐＭＯＳトランジスタＭ５ｂがｐＭＯＳトランジスタＭ５ａとともに、カレントミラー回路として作動して、電流Ｉ４を制限する。電流Ｉ４は、電源ＶＳからツェナーダイオードＺＤ３、トランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流である。例えば、ｎＭＯＳトランジスタＭ６ｂは、電流Ｉ４と電流Ｉ１とを１：１の比率で電流Ｉ４を流すことにより、電流Ｉ４を制限する。
【０１７２】
また、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下して、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。
【０１７３】
本実施形態では、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧は、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３（＜ｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧）と同一値になる。このため、ｐＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限することができる。
【０１７４】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化する。このため、第２共通接続端子３１の電位が上昇する。これに伴い、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が上昇する。このため、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さくなる。このことにより、トランジスタＭ５ｂ、Ｍ６ｂのオン抵抗がそれぞれ小さくなる。
【０１７５】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３を通してトランジスタＭ５ｂ、Ｍ６ｂを通してツェナーダイオードＺＤ４を通してグランドに突入電流が流れる。これに伴い、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇してｎＭＯＳトランジスタＭ２がオフからオンに変化する。そして、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。
【０１７６】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがハイレベルで、ｐＭＯＳトランジスタＭ１がオンし、かつｎＭＯＳトランジスタＭ２がオフしているときには、ツェナーダイオードＺＤ３により、ｐＭＯＳトランジスタＭ１のゲート−ソース端子との間に加わる電圧を、ｐＭＯＳトランジスタＭ１のゲート−ソース端子間の耐圧電圧よりも低い値に制限する。
【０１７７】
このとき、ｐＭＯＳトランジスタＭ５ｂがｐＭＯＳトランジスタＭ５ａとともにカレントミラー回路として作動して、電源ＶＳからツェナーダイオードＺＤ３およびトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流Ｉ３を制限する。
【０１７８】
入力信号Ｖｉｎの信号レベルがローレベルで、ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしているときには、ツェナーダイオードＺＤ４により、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限する。
【０１７９】
このとき、ｎＭＯＳトランジスタＭ６ｂがｐＭＯＳトランジスタＭ６ａとともにカレントミラー回路として作動して、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂおよびツェナーダイオードＺＤ４を通してグランドに流れる電流Ｉ４を制限する。
【０１８０】
以上のように、ｐＭＯＳトランジスタＭ１或いはｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制する。
【０１８１】
なお、上述の第６実施形態では、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３を、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも低い値に設定した例について説明したが、これに限らず、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３を、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも高い値に設定してもよい。
【０１８２】
この場合、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧がツェナーダイオードＺＤ３のツェナー電圧ＶＺ３よりも高くなったときにだけ、ツェナーダイオードＺＤ３に電流が流れるので、電流の消費を抑えることができる。
【０１８３】
ここで、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３を、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも高い値に設定した場合には、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ５ｂがｐＭＯＳトランジスタＭ５ａとともにカレントミラー回路として作動するのではなく、オフする。
【０１８４】
上述の第６実施形態では、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４を、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも低い値に設定した例について説明したが、これに限らず、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４を、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも高い値に設定してもよい。
【０１８５】
この場合、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧がツェナーダイオードＺＤ４のツェナー電圧ＶＺ４よりも高くなったときにだけ、ツェナーダイオードＺＤ４に電流が流れるので、電流の消費を抑えることができる。
【０１８６】
ここで、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４を、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも高い値に設定した場合には、入力信号Ｖｉｎの信号レベルがローレベルになると、ｎＭＯＳトランジスタＭ６ｂがｎＭＯＳトランジスタＭ６ａとともにカレントミラー回路として作動するのではなく、オフする。
【０１８７】
（第７実施形態）
上述の第１実施形態では、電源電圧が最低動作電圧よりも低いと、トランジスタＭ１、Ｍ２のスイッチング速度が低下する恐れがある。
【０１８８】
そこで、第７実施形態の出力ドライバー回路では、電源電圧が上述の最低動作電圧（Ｖｔｈ１＋Ｖｔｈ２＋Ｖｍｉｎ）よりも低いときに、トランジスタＭ１、Ｍ２のスイッチング速度の低下を抑制する。
【０１８９】
図９に本実施形態の出力ドライバー回路１Ａの回路構成を示す。出力ドライバー回路１Ａは、図１の出力ドライバー回路１に、レベルシフト回路１０ａ、ｐＭＯＳトランジスタＭ７、ｎＭＯＳトランジスタＭ８、ＯＲゲート５０、電圧判定回路５１、ＮＯＴゲート５４、ＡＮＤゲート５５、および抵抗素子Ｒａ、Ｒｂを備える。以下、本実施形態において図１の出力ドライバー回路１と相違点について説明する。
【０１９０】
レベルシフト回路１０ａは、図１のレベルシフト回路１０と実質的に同様、ＯＲゲート５０の出力信号のレベルをプラス側にシフトしてｐＭＯＳトランジスタＭ７のゲート−ソース間に加わる電圧をゲート−ソース間の耐圧電圧よりも低い値に制限する。
【０１９１】
ｐＭＯＳトランジスタＭ７は、電源ＶＳと第１共通接続端子３０との間に配置されている。抵抗素子Ｒｂは、ｐＭＯＳトランジスタＭ７と第１共通接続端子３０との間に配置されている。ｎＭＯＳトランジスタＭ８は、第２共通接続端子３１とグランドとの間に配置されている。抵抗素子Ｒａは、第２共通接続端子３１とｎＭＯＳトランジスタＭ８との間に配置されている。
【０１９２】
電圧判定回路５１は、電源電圧が低電圧か否かを判定するもので、コンパレータ５２、バンドギャップ基準電圧発生回路５３、および抵抗素子Ｒｃ、Ｒｄを備える。
【０１９３】
バンドギャップ基準電圧発生回路５３は、一定電圧をコンパレータ５２の反転入力端子（−）に出力する。バンドギャップ基準電圧発生回路５３の出力電圧は、後述するように、コンパレータ５２において電源電圧が低電圧か否かを判定するための閾値として用いられる。
【０１９４】
抵抗素子Ｒｃ、Ｒｄは、電源ＶＳとグランドとの間に直列接続されて分圧回路を構成する。分圧回路は、抵抗素子Ｒｃ、Ｒｄの間の共通接続端子５６から抵抗素子Ｒｃ、Ｒｄにより電源電圧を分圧した分圧電圧をコンパレータ５２の非反転入力端子（＋）に出力する。
【０１９５】
コンパレータ５２は、分圧電圧とバンドギャップ基準電圧発生回路５３の出力電圧とを比較してハイレベル或いはローレベルの出力信号を出力する。
【０１９６】
ＯＲゲート５０は、入力信号Ｖｉｎとコンパレータ５２の出力信号とをＯＲ演算してローレベル或いはハイレベルの信号を出力する。ＮＯＴゲート５４は、コンパレータ５２の出力信号をＮＯＴ演算してローレベル或いはハイレベルの信号を出力する。ＡＮＤゲート５５は、入力信号ＶｉｎとＮＯＴゲート５４の出力信号とをＡＮＤ演算してローレベル或いはハイレベルの信号を出力する。
【０１９７】
次に、本実施形態の出力ドライバー回路１Ａの作動について説明する。
【０１９８】
まず、分圧電圧がバンドギャップ基準電圧発生回路５３の出力電圧よりも高いときに、電源電圧が高電圧であるとして、コンパレータ５２がハイレベル信号を出力する。このとき、入力信号Ｖｉｎの信号レベルがハイレベルのとき、ＯＲゲート５０は、ハイレベルの出力信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。このため、ｐＭＯＳトランジスタＭ７がオフする。
【０１９９】
コンパレータ５２の出力信号がＮＯＴゲート５４に入力されると、ＮＯＴゲート５４の出力信号のレベルは、ローレベルになる。このようなＮＯＴゲート５４の出力信号とハイレベルである入力信号ＶｉｎとがＡＮＤゲート５５に入力されると、ＡＮＤゲート５５の出力信号のレベルはローレベルになる。このようなＡＮＤゲート５５の出力信号によってｎＭＯＳトランジスタＭ８がオフする。
【０２００】
一方、コンパレータ５２がハイレベル信号を出力する場合において、入力信号Ｖｉｎの信号レベルがローレベルのときには、ＯＲゲート５０は、ハイレベルの出力信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。このため、ｐＭＯＳトランジスタＭ７がオフする。
【０２０１】
これに加えて、ローレベルであるＮＯＴゲート５４の出力信号とローレベルである入力信号ＶｉｎとがＡＮＤゲート５５に入力されて、ＡＮＤゲート５５の出力信号のレベルはローレベルになる。このため、ＡＮＤゲート５５の出力信号によってｎＭＯＳトランジスタＭ８がオフする。
【０２０２】
このように、コンパレータ５２がハイレベル信号を出力する場合には、入力信号Ｖｉｎの信号レベルに関係なく、ｐＭＯＳトランジスタＭ７、およびｎＭＯＳトランジスタＭ８がそれぞれオフする。
【０２０３】
そして、入力信号Ｖｉｎがレベルシフト回路１０を通してｐＭＯＳトランジスタＭ３のゲート端子に与えられる。これに加えて、入力信号ＶｉｎがｎＭＯＳトランジスタＭ４のゲート端子に与えられる。このため、上述の第１実施形態と同様に、入力信号Ｖｉｎに応じてｐＭＯＳトランジスタＭ３、およびｎＭＯＳトランジスタＭ４がオン、オフする。これにより、上述の第１実施形態と同様に、第１、第２ゲート電圧保護回路４０、４１、およびｐＭＯＳトランジスタＭ７、およびｎＭＯＳトランジスタＭ８が作動する。
【０２０４】
次に、電源電圧が低電圧であるときには、定電流電源２０ａが停止し、かつｐＭＯＳトランジスタＭ５がオフしている。この場合、分圧電圧がバンドギャップ基準電圧発生回路５３の出力電圧よりも低くなり、コンパレータ５２がローレベル信号を出力する。このため、ＮＯＴゲート５４は、コンパレータ５２の出力信号に基づいてハイレベル信号を出力する。
【０２０５】
入力信号Ｖｉｎの信号レベルがハイレベルであるときには、ＯＲゲート５０は、ハイレベルの出力信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。このため、ｐＭＯＳトランジスタＭ７がオフする。
【０２０６】
ＡＮＤゲート５５は、ＮＯＴゲート５４の出力信号と入力信号Ｖｉｎとに基づいてハイレベル信号を出力する。このため、ｎＭＯＳトランジスタＭ８がオンする。これに加えて、ｐＭＯＳトランジスタＭ３は、入力信号Ｖｉｎに応じてオフする。このため、ｐＭＯＳトランジスタＭ１のゲート端子から抵抗素子ＲｂおよびｎＭＯＳトランジスタＭ８を通してグランドに電流が流れる。これにより、第２共通接続端子３１の電位は低下するので、ｐＭＯＳトランジスタＭ１がオフする。
【０２０７】
これに加えて、ｎＭＯＳトランジスタＭ４は、入力信号Ｖｉｎに応じてオンする。このため、第１共通接続端子３０の電位は低下するので、ｎＭＯＳトランジスタＭ２がオフする。したがって、出力端子Ｖｏｕｔから零ボルトの出力電圧が出力される。
【０２０８】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ＯＲゲート５０は、ローレベル信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。これにより、ｐＭＯＳトランジスタＭ７がオンする。
【０２０９】
ＡＮＤゲート５５は、ＮＯＴゲート５４の出力信号と入力信号Ｖｉｎとに基づいてローレベル信号を出力する。このため、ｎＭＯＳトランジスタＭ８がオフする。
【０２１０】
このとき、ｎＭＯＳトランジスタＭ４は、入力信号Ｖｉｎに応じてオフする。このため、電源ＶＳからｐＭＯＳトランジスタＭ７および抵抗素子Ｒｂを通してｎＭＯＳトランジスタＭ２のゲート端子側に電流が流れる。このため、第１共通接続端子３０の電位が上昇する。これにより、ｎＭＯＳトランジスタＭ２がオンする。
【０２１１】
これに加えて、ｐＭＯＳトランジスタＭ３は、入力信号Ｖｉｎに応じてオンする。このとき、電源電圧が低いため、定電流電源２０ａが停止し、かつｐＭＯＳトランジスタＭ５ｂがオフしているときには、電源ＶＳからｐＭＯＳトランジスタＭ３を通してｐＭＯＳトランジスタＭ１に電流が流れる。このため、第２共通接続端子３１の電位が上昇する。したがって、ｐＭＯＳトランジスタＭ２がオフする。これにより、出力端子Ｖｏｕｔから零ボルトの出力電圧が出力される。
【０２１２】
以上説明した本実施形態によれば、電源電圧が低電圧であるときには、ＯＲゲート５０、電圧判定回路５１、ＮＯＴゲート５４およびＡＮＤゲート５５が入力信号Ｖｉｎに応じてｐＭＯＳトランジスタＭ３、Ｍ７およびｎＭＯＳトランジスタＭ４、Ｍ８を制御して、第１、第２ゲート電圧保護回路４０、４１に関係なく、ｐＭＯＳトランジスタＭ１およびｎＭＯＳトランジスタＭ２をオン、オフさせる。このため、ｐＭＯＳトランジスタＭ１およびｎＭＯＳトランジスタＭ２のスイッチング速度の低下を抑制することができる。これに加えて、電源電圧が低電圧であっても出力抵抗が増加することを抑制することができる。
【０２１３】
本実施形態では、ｐＭＯＳトランジスタＭ７がオンしているときには、電源ＶＳからｐＭＯＳトランジスタＭ７、抵抗素子Ｒｂを通して第１共通接続端子３０側に電流が流れるものの、この電流は抵抗素子Ｒｂにより制限されるので、電流が小さい。これに加えて、電源電圧が低いので、より一層、電流が小さくなる。したがって、消費電流の増加を抑えることができる。
【０２１４】
ｎＭＯＳトランジスタＭ８がオンしているときには、第２共通接続端子３１から抵抗素子Ｒａ、およびｐＭＯＳトランジスタＭ７を通してグランド側に電流が流れるものの、この電流は抵抗素子Ｒａにより制限されるので、電流が小さい。これに加えて、電源電圧が低いので、より一層、電流が小さくなる。したがって、消費電流の増加を抑えることができる。
【０２１５】
（他の実施形態）
上述の第３実施形態では、互いにゲート端子を共通接続したｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂを用いて第１ゲート電圧保護回路４０（図５参照）を構成した例について説明したが、これに限らず、図７と同様、ｐＭＯＳトランジスタＭ５ａを廃止して、ｐＭＯＳトランジスタＭ５ｂを用いて第１ゲート電圧保護回路４０を構成してもよい。
【０２１６】
上述の第４実施形態では、互いにゲート端子を共通接続したｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂを用いて第２ゲート電圧保護回路４１（図６参照）を構成した例について説明したが、これに限らず、図７と同様、ｎＭＯＳトランジスタＭ６ａを廃止して、ｎＭＯＳトランジスタＭ６ｂを用いて第２ゲート電圧保護回路４１を構成してもよい。
【０２１７】
上述の第１、第２、第３、第５、第６実施形態では、第３、第４トランジスタとしては、ｐＭＯＳトランジスタを用いた例について説明したが、これに限らず、電源側端子（ソース端子）に対するゲート端子の電位を下げるほど電源側端子とグランド側端子との間に流れる電流が増加するトランジスタならば、例えば、ＰＮＰ型トランジスタを用いてもよい。
【０２１８】
上述の第１、第２、第４、第５、第６実施形態では、第５、第６トランジスタとしては、ｎＭＯＳトランジスタを用いた例について説明したが、これに限らず、グランド側（ソース端子）に対するゲート端子の電位を上げるほど電源側端子とグランド側端子との間に流れる電流が増加するトランジスタならば、例えば、ＮＰＮ型トランジスタを用いてもよい。
【０２１９】
上述の第１、第２実施形態では、出力ドライバー回路１（１Ａ）をチャージポンプ回路２に適用した例について説明したが、これに限らず、チャージポンプ回路２以外の他の各種回路に出力ドライバー回路１（１Ａ）を適用してもよい。
【０２２０】
例えば、図１０のように、直流電源７３の出力電圧に基づいて三相電動モータ６０のステータコイル６１に三相交流電流を出力するインバータ回路７０に出力ドライバー回路１（１Ａ）を適用してもよい。
【０２２１】
図１０のインバータ回路７０を構成するスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、・・・ＳＷ６のゲート端子に制御信号を与えるための駆動回路として出力ドライバー回路１（１Ａ）を用いる。
【０２２２】
なお、符号７２は直流電源７３のプラス電極が接続される正極母線、符号７１は直流電源７３のマイナス電極が接続される負極母線である。符号Ｄｂ１、Ｄｂ２、Ｄｂ３、Ｄｂ４、Ｄｂ５、Ｄｂ６はダイオードである。
【０２２３】
上述の第１、第２実施形態では、入力信号Ｖｉｎの信号レベルがローレベルのとき、出力ドライバー回路１が零ボルトの出力電圧を出力し、入力信号Ｖｉｎの信号レベルがハイレベルのとき、出力ドライバー回路１が電源電圧と同一の出力電圧を出力する例を示したが、入力信号Ｖｉｎの信号レベルがハイレベルのとき、出力ドライバー回路１が零ボルトの出力電圧を出力し、入力信号Ｖｉｎの信号レベルがローレベルのとき、出力ドライバー回路１が電源電圧と同一の出力電圧を出力するようにしてもよい。
【０２２４】
さらに、上述の第１〜第７実施形態のうち組合せ可能な２つ以上の実施形態の構成を組み合わせて実施してもよい。
【符号の説明】
【０２２５】
１ 出力ドライバー回路
１Ａ 出力ドライバー回路
２ チャージポンプ回路
ＤＡ１ ダイオード
ＤＡ２ ダイオード
Ｃ１ コンデンサ
Ｃ２ コンデンサ
１０ レベルシフト回路
１０ａ レベルシフト回路
Ｍ１ ｐＭＯＳトランジスタ
Ｍ３ ｐＭＯＳトランジスタ（第１トランジスタ）
Ｍ５ａ ｐＭＯＳトランジスタ（第４トランジスタ）
Ｍ５ｂ ｐＭＯＳトランジスタ（第３トランジスタ）
Ｍ２ ｎＭＯＳトランジスタ
Ｍ４ ｎＭＯＳトランジスタ（第２トランジスタ）
Ｍ６ａ ｎＭＯＳトランジスタ（第６トランジスタ）
Ｍ６ｂ ｎＭＯＳトランジスタ（第５トランジスタ）
ＺＤ１ ツェナーダイオード（第１定電圧回路）
ＺＤ２ ツェナーダイオード（第２定電圧回路）
２０ａ 定電流電源（第１電流制限回路）
２０ｂ 定電流電源（第２電流制限回路）
Ｍ７ ｐＭＯＳトランジスタ（第７トランジスタ）
Ｍ８ ｎＭＯＳトランジスタ（第８トランジスタ）
５０ ＯＲゲート
５１ 電圧判定回路
５４ ＮＯＴゲート
５５ ＡＮＤゲート
Ｒａ 抵抗素子
Ｒｂ 抵抗素子
６０ 三相電動モータ
６１ ステータコイル
７０ インバータ回路
ＳＷ１ スイッチング素子
ＳＷ２ スイッチング素子
ＳＷ３ スイッチング素子
ＳＷ４ スイッチング素子
ＳＷ５ スイッチング素子
ＳＷ６ スイッチング素子
７１ 負極母線
７２ 正極母線
７３ 直流電源
Ｄｂ１ ダイオード
Ｄｂ２ ダイオード
Ｄｂ３ ダイオード
Ｄｂ４ ダイオード
Ｄｂ５ ダイオード
Ｄｂ６ ダイオード
【技術分野】
【０００１】
本発明は、出力ドライバー回路に関するものである。
【背景技術】
【０００２】
従来、チャージポンプ回路のポンピング用の出力ドライバー回路として、電源ＶＣＣとグランドとの間に配置されるｐＭＯＳトランジスタ１１６と、このｐＭＯＳトランジスタ１１６とグランドとの間に配置されるｎＭＯＳトランジスタ１１７とから構成されるものがある（特許文献１の図６参照）。
【０００３】
このものにおいて、ｐＭＯＳトランジスタ１１６のゲート端子とｎＭＯＳトランジスタ１１７のゲート端子との間の共通接続端子は、入力端子を構成している。ｐＭＯＳトランジスタ１１６のドレイン端子とｎＭＯＳトランジスタ１１７のドレイン端子との間の共通接続端子は、出力端子を構成している。
【０００４】
ここで、入力端子にハイレベル信号が入力されると、ｐＭＯＳトランジスタ１１６がオフして、かつｎＭＯＳトランジスタ１１７がオンして、出力端子から零ボルトの電圧が出力される。入力端子にローレベル信号が入力されると、ｐＭＯＳトランジスタ１１６がオンして、かつｎＭＯＳトランジスタ１１７がオフして、出力端子から電源電圧が出力される。なお、説明を簡素化するために、ｐＭＯＳトランジスタ１１６のソース端子とドレイン端子との間の電圧降下を零としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４４９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の特許文献１の出力ドライバー回路において、電源電圧が高い場合には、ｐＭＯＳトランジスタ１１６（ｎＭＯＳトランジスタ１１７）のゲート端子とソース端子との間（以下、ゲート−ソース間と簡略化する）に加わる電圧が、ゲート−ソース間の耐圧電圧を越えてしまう恐れがある。
【０００７】
そこで、本発明者等は、図１１に示すように、ｐＭＯＳトランジスタＭ１（ｎＭＯＳトランジスタＭ２）のゲート−ソース間に対して耐圧電圧を越える電圧が加わることを避けるためにゲート耐圧保護回路（具体的には、ツェナーダイオードＺＤ１、ＺＤ２）を出力ドライバー回路に適用することについて検討した。
【０００８】
図１１の出力ドライバー回路１Ｂは、レベルシフト回路１０、ｐＭＯＳトランジスタＭ１、Ｍ３、ｎＭＯＳトランジスタＭ２、Ｍ４、ツェナーダイオードＺＤ１、ＺＤ２、および抵抗素子Ｒ１を備える。
【０００９】
まず、入力信号Ｖｉｎのレベルがハイレベルであるときには、ｎＭＯＳトランジスタＭ４のゲート端子にハイレベルの入力信号が入力されて、ｎＭＯＳトランジスタＭ４がオンする。ｐＭＯＳトランジスタＭ３のゲート端子には、レベルシフト回路１０を介してハイレベルの入力信号が入力されて、ｐＭＯＳトランジスタＭ３がオフする。
【００１０】
このため、ｐＭＯＳトランジスタＭ１のゲート端子の電位がローレベルとなり、ｐＭＯＳトランジスタＭ１がオンする。このとき、ｐＭＯＳトランジスタＭ１のゲート−ソース間に加わる電圧がツェナーダイオードＺＤ１によって一定値に制限される。これにより、ｐＭＯＳトランジスタＭ１のゲート−ソース間に耐圧電圧を超える電圧が加わることを避けることができる。
【００１１】
ｎＭＯＳトランジスタＭ２のゲート端子の電位がローレベルとなり、ｎＭＯＳトランジスタＭ２がオフする。したがって、ｐＭＯＳトランジスタＭ１のドレイン端子とｎＭＯＳトランジスタＭ２のドレイン端子との間の共通接続端子から出力電圧Ｖｏｕｔとして電源電圧が出力されることになる。
【００１２】
その後、入力信号Ｖｉｎのレベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４のゲート端子にローレベルの入力信号が入力されて、ｎＭＯＳトランジスタＭ４がオフする。ｐＭＯＳトランジスタＭ３のゲート端子には、レベルシフト回路１０を介してローレベルの入力信号が入力されて、ｐＭＯＳトランジスタＭ３がオンする。
【００１３】
このため、電源からｐＭＯＳトランジスタＭ３を通してｐＭＯＳトランジスタＭ１のゲート端子に電流が流れてｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇してｐＭＯＳトランジスタＭ１がオフする。これに加えて、電源からｐＭＯＳトランジスタＭ３および抵抗素子Ｒ１を通してｎＭＯＳトランジスタＭ２のゲート端子に電流が流れる。このため、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇してｎＭＯＳトランジスタＭ２がオンする。
【００１４】
したがって、ｐＭＯＳトランジスタＭ１のドレイン端子とｎＭＯＳトランジスタＭ２のドレイン端子との間の共通接続端子から零ボルトの出力電圧Ｖｏｕｔが出力されることになる。このとき、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧がツェナーダイオードＺＤ２によって一定値に制限される。これにより、ｎＭＯＳトランジスタＭ２のゲート−ソース間に耐圧電圧を超える電圧が加わることを避けることができる。
【００１５】
次に、入力信号Ｖｉｎのレベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４のゲート端子にハイレベルの入力信号が入力されて、ｎＭＯＳトランジスタＭ４がオンする。ｐＭＯＳトランジスタＭ３のゲート端子には、レベルシフト回路１０を介してハイレベルの入力信号が入力されて、ｐＭＯＳトランジスタＭ３がオフする。
【００１６】
このため、ｐＭＯＳトランジスタＭ１のゲート端子から抵抗素子Ｒ１、およびｎＭＯＳトランジスタＭ４を通してグランドに電流が流れる。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が低下してｐＭＯＳトランジスタＭ１がオンする。ｎＭＯＳトランジスタＭ２のゲート端子からｎＭＯＳトランジスタＭ４を通してグランドに電流が流れる。これに伴い、ｎＭＯＳトランジスタＭ２のゲート端子の電位が低下してｎＭＯＳトランジスタＭ２がオフする。
【００１７】
以上により、トランジスタＭ１、Ｍ２のゲート−ソース間に耐圧電圧を超える電圧が加わることを避けることができるものの、ｐＭＯＳトランジスタＭ１がオンするときには、電源からツェナーダイオードＺＤ１、抵抗素子Ｒ１およびｎＭＯＳトランジスタＭ４を通してグランドに漏れ電流が流れる。ｎＭＯＳトランジスタＭ２がオンするときには、電源からｐＭＯＳトランジスタＭ３、抵抗素子Ｒ１およびツェナーダイオードＺＤ２を通してグランドに漏れ電流が流れる。このように、ゲート耐圧保護回路によってトランジスタＭ１、Ｍ２のゲート−ソース間に加わる電圧を制限することにより、消費電流が増加することになる。
【００１８】
そこで、抵抗素子Ｒ１の抵抗値を大きくすれば、抵抗素子Ｒ１を流れる漏れ電流を小さくすることができるものの、ｐＭＯＳトランジスタＭ１のゲート端子から抵抗素子Ｒ１およびｎＭＯＳトランジスタＭ４を通してグランドに流れる電流を制限することになるので、ｐＭＯＳトランジスタＭ１をオフからオンに変化するスイッチング速度が遅くなる。
【００１９】
抵抗素子Ｒ１の抵抗値を大きくすると、電源からｐＭＯＳトランジスタＭ３、および抵抗素子Ｒ１を通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流が制限されるので、ｎＭＯＳトランジスタＭ２をオフからオンに変化するスイッチング速度が遅くなる。
【００２０】
本発明は上記点に鑑みて、ゲート耐圧保護回路によって生じる消費電流の増加を抑制することを主目的とし、スイッチング速度の低下を抑制することを副目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、請求項１に記載の発明では、第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、電源と第３トランジスタ（Ｍ５ｂ）のゲート端子との間に配置されて電源と第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、第３トランジスタのゲート端子とグランドとの間に配置されて電源から第１定電圧回路を通してグランドに流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）を備え、
第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間の第１共通接続端子（３０）がｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限することを特徴とする。
【００２２】
請求項１に係る発明によれば、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフしたとき、第１定電圧回路（ＺＤ１）により、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に制限することができる。これにより、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の耐圧電圧よりも高い電圧がｐＭＯＳトランジスタのゲート端子とソース端子との間に加わることを未然に避けることが可能になる。
【００２３】
このとき、第１電流制限回路（２０ａ）が電源から第１定電圧回路（ＺＤ１）を通してグランドに流れる電流（Ｉ２）を制限する。これに加えて、第３トランジスタ（Ｍ５ｂ）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限する。
【００２４】
以上によれば、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に加わる電圧を耐圧電圧以下に制限する際に、消費電流の増加を抑制することができる。
【００２５】
ここで、第１電流制限回路としては、電源から第１定電圧回路を通してグランドに流れる電流（Ｉ２）を一定にする定電流電源（２０ａ：図５参照）以外に、電源から第１定電圧回路を通してグランドに流れる電流（Ｉ２）を一定にする抵抗素子（２１ｂ：図４参照）をも用いることができる。
【００２６】
さらに、第１定電圧回路としては、ツェナーダイオード（ＺＤ１：図５参照）以外に、複数のダイオード（Ｄ１、Ｄ２、Ｄ３・・・Ｄｎ）を電源とグランドとの間に直列接続されてなる回路（図３（ａ）参照）、或いはゲート端子をドレイン端子に接続した複数のｎＭＯＳトランジスタ（Ｔ１、Ｔ２）を電源とグランドとの間に直列接続されてなる回路（図３（ｄ）参照）など各種の回路を用いることができる。
【００２７】
請求項２に係る発明では、第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、第３トランジスタ（Ｍ５ｂ）がオフすることにより、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする。
【００２８】
請求項３に係る発明では、第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、第３トランジスタ（Ｍ５ｂ）が、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２のトランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、ｐＭＯＳトランジスタがオフからオンに変化し、さらに第１共通接続端子（３０）の電位が低下してｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００２９】
請求項３に係る発明によれば、ｐＭＯＳトランジスタのゲート端子から第３、第２のトランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに突入電流を流してｐＭＯＳトランジスタがオフからオンに変化するので、ｐＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００３０】
請求項４に係る発明では、第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ第２トランジスタ（Ｍ４）がオンからオフに変化する際には、第３トランジスタ（Ｍ５ｂ）が、電源から第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに第２共通接続端子（３１）の電位が上昇してｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００３１】
請求項４に係る発明によれば、電源から第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）を通してｎＭＯＳトランジスタのゲート端子に突入電流を流してｎＭＯＳトランジスタがオフからオンに変化するので、ｎＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００３２】
請求項５に係る発明では、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に配置されて、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧にする第３の定電圧回路（ＺＤ３）を備えることを特徴とする。
【００３３】
請求項６に係る発明では、第１定電圧回路（ＺＤ１）と第１電流制限回路（２０ａ）との間に配置される第４トランジスタ（Ｍ５ａ）を備え、
第３、第４トランジスタ（Ｍ５ａ、Ｍ５ｂ）は互いのゲート端子が第４トランジスタ（Ｍ５ａ）のグランド側端子に接続されて第１カレントミラー回路を構成し、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、第３トランジスタ（Ｍ５ｂ）が第４トランジスタ（Ｍ５ａ）とともに第１カレントミラー回路として作動して、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする。
【００３４】
請求項６に記載の発明によれば、第３トランジスタ（Ｍ５ｂ）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限するので、電流の消費の増加を抑えることができる。
【００３５】
ここで、第３、第４トランジスタ（Ｍ５ａ、Ｍ５ｂ）としては、電源側端子に対するゲート端子の電位を下げるほど、電源側端子とグランド側端子との間に流れる電流が増加するトランジスタである。例えば、第３、第４トランジスタとしては、ｐＭＯＳトランジスタやＰＮＰ型トランジスタが用いられる。
【００３６】
請求項７に係る発明では、第３の定電圧回路（ＺＤ３）は、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に設定する第１ツェナーダイオードであり、
第１ツェナーダイオード（ＺＤ３）により設定されるｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧は、第１定電圧回路（ＺＤ１）により設定される電源と第３トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする。
【００３７】
請求項７に記載の発明によれば、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧が第１ツェナーダイオードのツェナー電圧以上になるときに、第１ツェナーダイオードに電流が流れるので、消費電流の増加を抑制することができる。
【００３８】
請求項８に係る発明では、第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、第５トランジスタのゲート端子とグランドとの間に配置されて第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、電源と第５トランジスタのゲートとの間に配置されて電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）がｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）の間の第２共通接続端子（３１）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。
【００３９】
請求項８に係る発明によれば、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンしたとき、第２定電圧回路（ＺＤ２）により、ｎＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に制限することができる。これにより、ｎＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の耐圧電圧よりも高い電圧がｎＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に加わることを未然に避けることが可能になる。
【００４０】
このとき、第２電流制限回路（２０ｂ）が電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する。これに加えて、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第５トランジスタ（Ｍ６ｂ）が制限する。
【００４１】
以上のように、ｎＭＯＳトランジスタ（Ｍ２）のゲート−ソース間に加わる電圧を耐圧電圧以下に制限する際に、消費電流の増加を抑制することができる。
【００４２】
ここで、第２電流制限回路としては、電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を一定にする定電流電源（２０ｂ：図６参照）以外に、電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する抵抗素子（２１ｂ：図４参照）をも用いることができる。
【００４３】
さらに、第２定電圧回路としては、ツェナーダイオード（ＺＤ２：図６参照）以外に、複数のダイオード（Ｄ１、Ｄ２、Ｄ３・・・Ｄｎ）を電源とグランドとの間に直列接続されてなる回路（図３（ａ）参照）、或いは、ゲート端子をドレイン端子に接続した複数のｎＭＯＳトランジスタ（Ｔ１、Ｔ２）を電源とグランドとの間に直列接続されてなる回路（（図３（ｄ）参照）など各種の回路を用いることができる。
【００４４】
請求項９に係る発明では、第１のトランジスタ（Ｍ３）がオンして第２のトランジスタ（Ｍ４）がオフしたとき、第５トランジスタ（Ｍ６ｂ）がオフすることにより、電源から第１、第５トランジスタ（Ｍ３、Ｍ５ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする。
【００４５】
請求項１０に係る発明では、第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、第５トランジスタ（Ｍ６ｂ）が、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第５、第２のトランジスタ（Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、ｐＭＯＳトランジスタがオフからオンに変化し、さらに第１共通接続端子（３０）の電位が低下してｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００４６】
請求項１０に係る発明によれば、ｐＭＯＳトランジスタのゲート端子側から第５、第２のトランジスタ（Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流してｐＭＯＳトランジスタがオフからオンに変化するので、ｐＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００４７】
請求項１１に係る発明では、第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ第２トランジスタ（Ｍ４）がオンからオフに変化する際には、第５トランジスタ（Ｍ６ｂ）が、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに第２共通接続端子（３１）の電位が上昇してｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００４８】
請求項１１に係る発明によれば、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタのゲート端子に突入電流を流してｎＭＯＳトランジスタがオフからオンに変化するので、ｎＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００４９】
請求項１２に係る発明では、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間に配置されて、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧にする第４の定電圧回路（ＺＤ４）を備えることを特徴とする。
【００５０】
請求項１３に係る発明では、第２電流制限回路（２０ｂ）と第２定電圧回路（ＺＤ２）との間に配置される第６トランジスタ（Ｍ６ａ）を備え、
第６、第５トランジスタ（Ｍ６ａ、Ｍ６ｂ）は互いのゲート端子が第６トランジスタ（Ｍ６ａ）の電源側端子に接続されて第２カレントミラー回路を構成し、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、第５トランジスタ（Ｍ６ｂ）が第６トランジスタ（Ｍ６ａ）とともに第２カレントミラー回路として作動して、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする。
【００５１】
請求項１３に記載の発明によれば、電源から第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限するので、電流の消費の増加を抑えることができる。
【００５２】
ここで、第６、第５トランジスタ（Ｍ６ａ、Ｍ６ｂ）としては、グランド側端子に対するゲート端子の電位を上げるほど、電源側端子とグランド側端子との間に流れる電流が増加するトランジスタである。例えば、第５、第６トランジスタとしては、ｎＭＯＳトランジスタやＮＰＮ型トランジスタが用いられる。
【００５３】
請求項１４に係る発明では、第４定電圧回路（ＺＤ４）は、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧に設定する第２ツェナーダイオードであり、
第２ツェナーダイオード（ＺＤ４）により設定されるｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧は、第２定電圧回路（ＺＤ２）により設定される電源と第６トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする。
【００５４】
請求項１４に記載の発明によれば、ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧が第２ツェナーダイオードのツェナー電圧以上になるときに、第２ツェナーダイオードに電流が流れるので、消費電流の増加を抑制することができる。
【００５５】
請求項１５に係る発明では、第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、電源と第３トランジスタのゲート端子との間に配置されて電源と第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、第３トランジスタのゲート端子とグランドとの間に配置されて電源から第１定電圧回路に流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）と、
第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、第５トランジスタのゲート端子とグランドとの間に配置されて第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、電源と第５トランジスタのゲート端子との間に配置されて電源から第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）がｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）がｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続される出力ドライバー回路であって、
第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
第１トランジスタ（Ｍ３）がオンして第２トランジスタ（Ｍ４）がオフしたとき、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。
【００５６】
請求項１５に係る発明によれば、上述の請求項１に係る発明と実質的に同様の第１ゲート電圧保護回路（４０）を備え、かつ上述の請求項８に係る発明と実質的に同様の第２ゲート電圧保護回路（４１）を備える。このため、請求項１、８に係る発明の両方の効果が得られる。
【００５７】
請求項１６に係る発明では、第１トランジスタ（Ｍ３）がオフして第２のトランジスタ（Ｍ４）がオンしたとき、第３トランジスタ（Ｍ５ｂ）がオフすることにより、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を制限し、
第１のトランジスタ（Ｍ３）がオンして第２のトランジスタ（Ｍ４）がオフしたとき、第５トランジスタ（Ｍ６ｂ）がオフすることにより、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする。
【００５８】
請求項１７に係る発明では、第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２のトランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、ｐＭＯＳトランジスタがオフからオンに変化し、さらに第１共通接続端子（３０）の電位が低下してｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００５９】
請求項１７に係る発明によれば、ｐＭＯＳトランジスタのゲート端子側から第３、第５、第２のトランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流してｐＭＯＳトランジスタがオフからオンに変化するので、ｐＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。
【００６０】
これに加えて、第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）とグランドとの間の第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００６１】
請求項１８に係る発明では、第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ第２トランジスタ（Ｍ４）がオンからオフに変化する際には、第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子に突入電流を流すことにより、ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに第２共通接続端子（３１）の電位が上昇してｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする。
【００６２】
請求項１８に係る発明によれば、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタのゲート端子に突入電流を流してｎＭＯＳトランジスタがオフからオンに変化するので、ｎＭＯＳトランジスタがオフからオンに変化する速度を上げることができる。
【００６３】
これに加えて、共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化するので、ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化する速度を上げることができる。
【００６４】
請求項１９に係る発明では、電源電圧が閾値未満であると電圧判定回路が判定し、かつ第１、第２、第７、第８トランジスタ（Ｍ３、Ｍ４、Ｍ７、Ｍ８）のゲート端子に入力される入力信号（Ｖｉｎ）に応じて、第１、第７トランジスタ（Ｍ３、Ｍ７）がオンし、かつ第２、第８トランジスタ（Ｍ４、Ｍ８）がオフしたときに、電源から第７トランジスタ（Ｍ７）および第１共通接続端子（３０）を通してｎＭＯＳトランジスタのゲート端子側に電流が流れてｎＭＯＳトランジスタ（Ｍ２）がオンし、かつ第２共通接続端子（３１）の電位の上昇に伴ってｐＭＯＳトランジスタ（Ｍ１）がオフし、
電源電圧が閾値未満であると電圧判定回路が判定し、かつ入力信号（Ｖｉｎ）に応じて、第２、第８トランジスタ（Ｍ４、Ｍ８）がオンし、第１、第７トランジスタ（Ｍ３、Ｍ７）がオフしたときに、ｐＭＯＳトランジスタのゲート端子側から第２共通接続端子（３１）および第８トランジスタ（Ｍ８）を通してグランドに電流が流れてｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ第１共通接続端子（３０）の電位の低下に伴ってｎＭＯＳトランジスタ（Ｍ２）がオフすることを特徴とする。
【００６５】
請求項１９に係る発明によれば、電源電圧が閾値未満であると電圧判定回路が判定したときには、第７、第８トランジスタ（Ｍ７、Ｍ８）の作動に応じて、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタをそれぞれオン、オフすることができる。このため、電源電圧が低くても、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタをそれぞれオン、オフすることができる。
【００６６】
請求項２０に係る発明では、電源電圧が閾値以上であると電圧判定回路が判定し、かつ入力信号（Ｖｉｎ）に応じて、第２トランジスタ（Ｍ４）がオンし、第１、第７、第８トランジスタ（Ｍ３、Ｍ７、Ｍ８）がオフしたときに、ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつｎＭＯＳトランジスタ（Ｍ２）がオフし、ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
電源電圧が閾値以上であると電圧判定回路が判定し、かつ入力信号（Ｖｉｎ）に応じて、第１トランジスタ（Ｍ３）がオンし、第２、第７、第８トランジスタ（Ｍ４、Ｍ７、Ｍ８）がオフしたときに、ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつｎＭＯＳトランジスタ（Ｍ２）がオンし、電源から第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通してｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を第６トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。
【００６７】
請求項２１に係る発明では、電圧判定回路（５１）は、電源電圧が閾値以上であるときにハイレベル信号を出力し、電源電圧が閾値未満であるときにローレベル信号を出力するコンパレータ（５２）を備えており、
コンパレータの出力信号のレベルがハイレベルであるときにローレベル信号を出力し、コンパレータの出力信号のレベルがローレベルであるときにハイレベル信号を出力するＮＯＴゲート（５４）と、
ハイレベル或いはローレベルの入力信号とＮＯＴゲートの出力信号とに基づいてＡＮＤ演算するＡＮＤゲート（５５）と、
入力信号とコンパレータの出力信号とに基づいてＯＲ演算するＯＲゲート（５０）と、を備え、
ＡＮＤゲート（５５）の出力信号レベルがローレベルのとき、第８トランジスタ（Ｍ８）がＡＮＤゲートの出力信号に基づいてオフし、ＡＮＤゲートの出力信号レベルがハイレベルのとき、第８トランジスタ（Ｍ８）がＡＮＤゲートの出力信号に基づいてオンし、
入力信号（Ｖｉｎ）のレベルがローレベルのとき、第１トランジスタ（Ｍ３）が入力信号に基づいてオンし、第２トランジスタ（Ｍ４）が入力信号に基づいてオフし、入力信号のレベルがハイレベルのとき、第１トランジスタ（Ｍ３）が入力信号に基づいてオフし、第２トランジスタ（Ｍ４）が入力信号に基づいてオンし、
ＯＲゲート（５０）の出力信号のレベルがローレベルのときには、第７トランジスタ（Ｍ７）がＯＲゲートの出力信号に基づいてオンし、ＯＲゲートの出力信号のレベルがハイレベルのときには、第７トランジスタ（Ｍ７）がＯＲゲートの出力信号に基づいてオフすることを特徴とする。
【００６８】
請求項２２に係る発明では、第７トランジスタ（Ｍ７）と第１共通接続端子（３０）との間に配置されて第７トランジスタ（Ｍ７）から第１共通接続端子（３０）に流れる電流を制限する第１の抵抗素子（Ｒｂ）を備えることを特徴とする。
【００６９】
請求項２３に係る発明では、第２共通接続端子（３１）と第８トランジスタ（Ｍ８）との間に配置されて第２共通接続端子（３１）から第８トランジスタ（Ｍ８）に流れる電流を制限する第２抵抗素子（Ｒａ）を備えることを特徴とする。
【００７０】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図２】図１のレベルシフト回路の回路構成を示す図である。
【図３】第１実施形態の第１変形例におけるチャージポンプ回路の回路構成の一部を示す図である。
【図４】本発明の第２実施形態におけるチャージポンプ回路の回路構成の一部を示す図である。
【図５】本発明の第３実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図６】本発明の第４実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図７】本発明の第５実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図８】本発明の第６実施形態におけるチャージポンプ回路の回路構成を示す図である。
【図９】本発明の第７実施形態における出力ドライバー回路の回路構成を示す図である。
【図１０】本発明の他の実施形態の回路構成を示す図である。
【図１１】本発明の課題を説明するための出力ドライバー回路の回路構成を示す図である。
【発明を実施するための形態】
【００７２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００７３】
（第１実施形態）
図１に本発明の出力ドライバー回路１をチャージポンプ回路２に適用した第１実施形態を示す。
【００７４】
図１のチャージポンプ回路２は、ダイオードＤＡ１、ＤＡ２、コンデンサＣ１、Ｃ２、および出力ドライバー回路１を備える。
【００７５】
ダイオードＤＡ１、ＤＡ２は、電源ＶＳと出力端子ＣＰｏｕｔとの間に直列接続されている。コンデンサＣ１は、出力ドライバー回路１の出力端子ＶｏｕｔとダイオードＤＡ１、ＤＡ２の間の共通接続端子との間に配置されている。コンデンサＣ２は、ダイオードＤ２のカソード端子とグランドとの間に配置されている。
【００７６】
出力ドライバー回路１は、レベルシフト回路１０、ｐＭＯＳトランジスタＭ１、Ｍ３、Ｍ５ａ、Ｍ５ｂ、ｎＭＯＳトランジスタＭ２、Ｍ４、Ｍ６ａ、Ｍ６ｂ、ツェナーダイオードＺＤ１、ＺＤ２、および定電流電源２０ａ、２０ｂを備えている。
【００７７】
ｐＭＯＳトランジスタＭ１は、電源ＶＳとグランドとの間に配置されている。ｎＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタＭ１とグランドとの間に配置されている。そして、ｐＭＯＳトランジスタＭ１のドレイン端子とｎＭＯＳトランジスタＭ２のドレイン端子とが共通接続されて出力端子Ｖｏｕｔを構成している。
【００７８】
ｐＭＯＳトランジスタＭ３は、電源ＶＳとグランドとの間に配置されている。ｐＭＯＳトランジスタＭ３は、レベルシフト回路１０を通して入力される入力信号Ｖｉｎに応じてオン、オフする。レベルシフト回路１０は、ｐＭＯＳトランジスタＭ３のゲート−ソース間に加わる電圧がｐＭＯＳトランジスタＭ３のゲート−ソース間の耐圧電圧を超えることを避けるために作動するものである。レベルシフト回路１０の詳細は後述する。
【００７９】
なお、本明細書において、ｐＭＯＳトランジスタ（ｎＭＯＳトランジスタ）における「ゲート端子とソース端子の間」を簡略化して「ゲート−ソース間」とし、「ドレイン端子とソース端子との間」を簡略化して「ドレイン−ソース間」とし、「ソース端子とグランドとの間」を簡略化して「ソース−グランド間」としている。
【００８０】
ｎＭＯＳトランジスタＭ４は、ｐＭＯＳトランジスタＭ３とグランドとの間に配置されている。ｎＭＯＳトランジスタＭ４は、入力信号Ｖｉｎに応じてオン、オフする。
【００８１】
ｐＭＯＳトランジスタＭ５ａは、電源ＶＳとグランドとの間に配置されている。ツェナーダイオードＺＤ１は、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に配置されている。定電流電源２０ａは、ｐＭＯＳトランジスタＭ５ａのドレイン端子とグランドとの間に配置されている。定電流電源２０ａは、電源ＶＳからｐＭＯＳトランジスタＭ５ａおよびツェナーダイオードＺＤ１を通してグランドに一定の電流Ｉ２を流す。
【００８２】
ｐＭＯＳトランジスタＭ５ｂは、ｐＭＯＳトランジスタＭ３のドレイン端子とｎＭＯＳトランジスタＭ４のドレイン端子との間に配置されている。ｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂのゲート端子は、ｐＭＯＳトランジスタＭ５ａのドレイン端子に接続されている。
【００８３】
ここで、ｐＭＯＳトランジスタＭ３、Ｍ５ｂの間の第２共通接続端子３１がｐＭＯＳトランジスタＭ１のゲート端子に接続されている。
【００８４】
本実施形態のｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂ、ツェナーダイオードＺＤ１、および定電流電源２０ａは、ｐＭＯＳトランジスタＭ１のゲート−ソース間に加わる電圧を制限する第１ゲート電圧保護回路４０を構成している。
【００８５】
ｎＭＯＳトランジスタＭ６ａは、電源ＶＳとグランドとの間に配置されている。ツェナーダイオードＺＤ２は、ｎＭＯＳトランジスタＭ６ａのソース端子とグランドの間に配置されている。定電流電源２０ｂは、電源ＶＳとｎＭＯＳトランジスタＭ６ａのドレイン端子との間に配置されている。定電流電源２０ｂは、電源ＶＳからツェナーダイオードＺＤ１およびｎＭＯＳトランジスタＭ６ａを通してグランドに一定の電流Ｉ１を流す。
【００８６】
ｎＭＯＳトランジスタＭ６ｂは、ｐＭＯＳトランジスタＭ５のドレイン端子とｎＭＯＳトランジスタＭ４のドレイン端子との間に配置されている。ｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂのゲート端子は、ｎＭＯＳトランジスタＭ６ａのドレイン端子に接続されている。
【００８７】
ここで、ｎＭＯＳトランジスタＭ４、Ｍ６ｂの間の第１共通接続端子３０がｎＭＯＳトランジスタＭ２のゲート端子に接続されている。
【００８８】
本実施形態のｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂ、ツェナーダイオードＺＤ２、および定電流電源２０ｂは、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を制限する第２ゲート電圧保護回路４１を構成している。
【００８９】
次に、本実施形態のレベルシフト回路１０について説明する。図２は、レベルシフト回路１０の回路構成を示す図である。
【００９０】
レベルシフト回路１０は、ＮＯＴゲート１１、ｎＭＯＳトランジスタ１２、抵抗素子１３ａ、１３ｂ、およびツェナーダイオードＺＤＸを備えている。
【００９１】
ＮＯＴゲート１１は、入力信号ＶｉｎをＮＯＴ演算してローレベル或いはハイレベルの出力信号を出力する。ｎＭＯＳトランジスタ１２は、電源ＶＳとグランドとの間に配置されて、ＮＯＴゲート１１の出力信号に応じてオン、オフする。抵抗素子１３ａ、１３ｂは、電源ＶＳとｎＭＯＳトランジスタ１２のドレイン端子との間に直列接続されている。ツェナーダイオードＺＤＸは、抵抗素子１３ａ、１３ｂの間の共通接続端子と電源ＶＳとの間に配置されている。抵抗素子１３ａ、１３ｂの間の共通接続端子は、ｐＭＯＳトランジスタＭ３のゲート端子にレベルシフト回路１０の出力信号を出力する出力端子１４を構成する。
【００９２】
本実施形態のレベルシフト回路１０では、入力信号Ｖｉｎの信号レベルがハイレベルのときに、ＮＯＴゲート１１の出力信号の信号レベルは、ローレベルになる。このため、ｎＭＯＳトランジスタ１２がオフする。よって、出力端子１４からｐＭＯＳトランジスタＭ３のゲート端子に対して電源電圧と同一の出力電圧が出力される。すなわち、ハイレベルの信号が出力端子１４からｐＭＯＳトランジスタＭ３のゲート端子に対して出力されることになる。
【００９３】
入力信号Ｖｉｎの信号レベルがローレベルのときに、ＮＯＴゲート１１の出力信号の信号レベルは、ハイレベルになる。このため、ｎＭＯＳトランジスタ１２がオンする。このため、電源ＶＳからツェナーダイオードＺＤＸ、抵抗素子１３ｂ、およびｎＭＯＳトランジスタ１２を通して電流が流れる。このとき、ローレベルの信号が出力端子１４からｐＭＯＳトランジスタＭ３のゲート端子に対して出力されることになる。
【００９４】
ここで、電源ＶＳと出力端子１４との間の電圧は、ツェナーダイオードＺＤＸのツェナー電圧に制限される。ツェナーダイオードＺＤＸのツェナー電圧は、ｐＭＯＳトランジスタＭ３のゲート−ソース間の耐圧電圧よりも低い値に設定されている。このことにより、ｐＭＯＳトランジスタＭ３のゲート−ソース間に加わる電圧をゲート−ソース間の耐圧電圧未満に制限することになる。
【００９５】
次に、本実施形態のチャージポンプ回路２の作動について説明する。
【００９６】
本実施形態では、電源電圧が出力ドライバー回路１を作動させるのに必要である最低動作電圧よりも高いものとする。最低動作電圧とは、トランジスタＭ１（Ｍ２）のスレッショルド電圧Ｖｔｈ１と、トランジスタＭ５ｂ（Ｍ６ｂ）のスレッショルド電圧Ｖｔｈ２と、定電流電源２０ａ（２０ｂ）の作動開始に必要な動作電圧Ｖｍｉｎとを足した最低動作電圧（Ｖｔｈ１＋Ｖｔｈ２＋Ｖｍｉｎ）のことである。
【００９７】
まず、入力信号Ｖｉｎがレベルシフト回路１０を通してｐＭＯＳトランジスタＭ３のゲート端子に入力される。入力信号ＶｉｎがｎＭＯＳトランジスタＭ４のゲート端子に入力される。
【００９８】
定電流電源２０ａが電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに一定の電流Ｉ２を流す。定電流電源２０ｂが電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに一定の電流Ｉ１を流す。
【００９９】
例えば、入力信号Ｖｉｎの信号レベルがローレベルのときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。
【０１００】
このとき、ｐＭＯＳトランジスタＭ３のソース−ドレイン間の電圧は、ツェナーダイオードＺＤ１のツェナー電圧よりも小さい。このため、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧は、ｐＭＯＳトランジスタＭ５ａのゲート−ソース間の電圧に比べて大きい。よって、ｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂがカレントミラー回路として作動しなく、ｐＭＯＳトランジスタＭ５ｂのオン抵抗がｐＭＯＳトランジスタＭ５ａのオン抵抗に比べて小さな値になる。したがって、電源ＶＳからｐＭＯＳトランジスタＭ３、Ｍ５ｂおよびｎＭＯＳトランジスタＭ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に電流Ｉ３が流れる。
【０１０１】
これに伴い、ｎＭＯＳトランジスタＭ２のゲート端子の電位は上昇する。このため、ｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂがカレントミラー回路として作動しなく、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧小さくなる。よって、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が大きくなる。その後、ｎＭＯＳトランジスタＭ６ｂがオフする。したがって、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流す電流Ｉ３を制限することができる。
【０１０２】
これに加えて、上述の如く、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に電流Ｉ３が流れると、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇する。このため、ｎＭＯＳトランジスタＭ２がオンする。
【０１０３】
また、上述の如く、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇すると、第２共通接続端子３１の電位が上昇する。その後、ｐＭＯＳトランジスタＭ１がオフする。このことにより、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１０４】
ここで、ｎＭＯＳトランジスタＭ６ａのソース−グランド間の電圧は、ツェナーダイオードＺＤ２によって一定になる。ツェナーダイオードＺＤ２のツェナー電圧をＶＺ２とし、ｎＭＯＳトランジスタＭ６ａのスレッショルド電圧をＶＴ６ａとし、ｎＭＯＳトランジスタＭ６ｂのスレッショルド電圧をＶＴ６ｂとし、例えば、ＶＴ６ａ＝ＶＴ６ｂとすると、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、ＶＺ２となる。
【０１０５】
本実施形態では、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧は、ＶＺ２よりも高い値に設定されている。このため、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧をｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１０６】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンする。このため、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧が大きくなる。これにより、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が小さくなる。このことにより、ｐＭＯＳトランジスタＭ５ｂ、Ｍ６ｂのオン抵抗が小さな値になる。
【０１０７】
このため、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１０８】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下する。このため、ｐＭＯＳトランジスタＭ１がオフする。これに加えて、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が小さくなる。よって、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が大きくなる。このため、ｐＭＯＳトランジスタＭ５ｂがオフする。このため、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流を制限することになる。
【０１０９】
また、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下する。これに伴い、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。
【０１１０】
ここで、ｐＭＯＳトランジスタＭ５ａのソース−グランド間の電圧は、ツェナーダイオードＺＤ１によって一定になる。ツェナーダイオードＺＤ１のツェナー電圧をＶＺ１とし、ｐＭＯＳトランジスタＭ５ａのスレッショルド電圧をＶＴ５ａとし、ｐＭＯＳトランジスタＭ５ｂのスレッショルド電圧をＶＴ５ｂとし、例えば、ＶＴ５ａ＝ＶＴ５ｂとすると、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧は、ＶＺ１となる。
【０１１１】
本実施形態では、ｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧は、ＶＺ１よりも高い値に設定されている。このため、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧をｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１１２】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化する。このため、第２共通接続端子３１の電位が上昇する。これに伴い、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が上昇する。このため、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さくなる。このことにより、トランジスタＭ５ｂ、Ｍ６ｂのオン抵抗がそれぞれ小さくなる。
【０１１３】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３からｐＭＯＳトランジスタＭ５ｂおよびｎＭＯＳトランジスタＭ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これにより、ｎＭＯＳトランジスタＭ２はオフからオンに変化する。
【０１１４】
その後、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。このことにより、出力端子から零ボルトの出力電圧Ｖｏｕｔが出力されることになる。
【０１１５】
このようにトランジスタＭ５ｂ、Ｍ６ｂが変化することにより、入力信号Ｖｉｎの信号レベルに応じて出力端子Ｖｏｕｔから電源電圧（ハイレベル信号）、或いは零ボルト（ローレベル信号）が出力される。
【０１１６】
ここで、出力端子Ｖｏｕｔから零ボルトが出力されるときに、コンデンサＣ１のプラス端子とグランドとの間には、電源電圧が加わる。出力端子Ｖｏｕｔから電源電圧と同一の電圧が出力されるときに、コンデンサＣ１のプラス端子とグランドとの間には電源電圧の二倍の電圧が加わる。このように入力信号Ｖｉｎの信号レベルの変化に伴って変化するコンデンサＣ１のプラス端子とグランドとの間の電圧がダイオードＤＡ２によって整流される。この整流された電圧がコンデンサＣ２によって平滑化される。この平滑化された電圧が出力電圧として出力端子ＣＰｏｕｔから出力される。
【０１１７】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがハイレベルで、ｐＭＯＳトランジスタＭ１がオンし、かつｎＭＯＳトランジスタＭ２がオフしているときには、ツェナーダイオードＺＤ１により、ｐＭＯＳトランジスタＭ１のゲート−ソース端子との間に加わる電圧を、ｐＭＯＳトランジスタＭ１のゲート−ソース端子間の耐圧電圧よりも低い値に制限する。
【０１１８】
このとき、ｐＭＯＳトランジスタＭ５ｂがオフして、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流Ｉ３を制限する。このため、消費電流としては、「定電流電源２０ａにより電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに流れる一定の電流Ｉ２」、および「定電流電源２０ｂにより電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに流れる一定の電流Ｉ１」を足した電流（＝Ｉ１＋Ｉ２）となる。
【０１１９】
一方、入力信号Ｖｉｎの信号レベルがローレベルで、ｐＭＯＳトランジスタＭ２がオフし、かつｎＭＯＳトランジスタがオンしているときには、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１２０】
このとき、ｎＭＯＳトランジスタＭ６ｂがオフして、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流Ｉ４を制限する。このため、消費電流としては、「定電流電源２０ａにより電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに流れる一定の電流Ｉ２」、および「定電流電源２０ｂにより電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに流れる一定の電流Ｉ１」を足した電流（＝Ｉ１＋Ｉ２）となる。
【０１２１】
以上のように、ｐＭＯＳトランジスタＭ１或いはｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。
【０１２２】
本実施形態では、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、かつｎＭＯＳトランジスタＭ４がオンからオフに変化する際には、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流を流してｎＭＯＳトランジスタＭ２がオフからオンに変化する。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇するので、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオフからオンに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオンからオフに変化する速度を上げることができる。
【０１２３】
本実施形態では、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、かつｎＭＯＳトランジスタＭ４がオフからオンに変化する際には、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに突入電流を流してｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ｎＭＯＳトランジスタＭ２のゲート端子の電位を低下するので、ｎＭＯＳトランジスタＭ２がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオンからオフに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオフからオンに変化する速度を上げることができる。
【０１２４】
上述の第１実施形態では、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間を一定電圧にするための第１の定電圧回路としてツェナーダイオードＺＤ１を用いた例を示したが、これに代えて、次のように構成してもよい。
（１）図３（ａ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路として、ダイオードＤ１、Ｄ２、Ｄ３、・・・・Ｄｎを直列接続する。
（２）図３（ｂ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路として抵抗素子Ｒを接続する。この場合、定電流電源２０ａにより抵抗素子Ｒに流れる一定電流が流れる。このため、抵抗素子Ｒの両端子間に一定電圧が生じることになる。よって、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間を一定電圧にすることができる。
（３）図３（ｃ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路として、ダイオードＤ１、Ｄ２、Ｄ３、・・・・Ｄｎと抵抗素子Ｒとを直列接続する。
（４）図３（ｄ）に示すように、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間に第１の定電圧回路としてｎＭＯＳトランジスタＴ１、Ｔ２を直列接続する。この場合、ｎＭＯＳトランジスタＴ１、Ｔ２はそれぞれゲート端子をドレイン端子に接続することにより、ｎＭＯＳトランジスタＴ１（Ｔ２）のドレイン端子およびソース端子の間の電圧を一定することができるので、電源ＶＳとｐＭＯＳトランジスタＭ５ａのソース端子との間を一定電圧にすることができる。この場合、ｎＭＯＳトランジスタＴ１、Ｔ２に代えて、ｐＭＯＳトランジスタ、ＰＮＰ型トランジスタ、或いはＮＰＮ型トランジスタを用いてもよい。
【０１２５】
上述の第１実施形態では、ｎＭＯＳトランジスタＭ６ａのソース端子とグランドとの間を一定電圧にするための第２の定電圧回路として、ツェナーダイオードＺＤ２を用いた例を示したが、これに代えて、上記（１）、（２）、（３）、（４）のいずれか１つを用いてもよい。ここで、第１の定電圧回路と第２の定電圧回路とを同一の回路構成にしてもよく、或いは互いに異なる回路構成にしてもよい。
【０１２６】
（第２実施形態）
上述の第１実施形態では、電源ＶＳからツェナーダイオードＺＤ１を通してｐＭＯＳトランジスタＭ５ａのドレイン端子およびソース端子の間に流れる電流を制限するために定電流電源２０ａを用いる例を示したが、これに代えて、本実施形態では、電源ＶＳからツェナーダイオードＺＤ１を通してｐＭＯＳトランジスタＭ５ａのドレイン端子およびソース端子の間に流れる電流を制限するための抵抗素子を用いる例について説明する。
【０１２７】
図４に本実施形態のチャージポンプ回路２の出力ドライバー回路１の回路構成を示す。
【０１２８】
本実施形態の出力ドライバー回路１は、定電流電源２０ａに代えて抵抗素子２１ａを備える。抵抗素子２１ａは、電源ＶＳからツェナーダイオードＺＤ１、ｐＭＯＳトランジスタＭ５ａのドレイン−ソース間、および抵抗素子２１ａを通して流れる電流Ｉａを制限する。
【０１２９】
さらに、出力ドライバー回路１は、定電流電源２０ｂに代えて抵抗素子２１ｂを備える。抵抗素子２１ｂは、電源ＶＳから抵抗素子２１ｂ、ｐＭＯＳトランジスタＭ６ａのドレイン−ソース間、およびツェナーダイオードＺＤ２を通して流れる電流Ｉｂを制限する。
【０１３０】
（第３実施形態）
本実施形態では、図１の回路構成から第２ゲート電圧保護回路４１を削除したチャージポンプ回路２について説明する。
【０１３１】
図５に本実施形態のチャージポンプ回路２の回路構成を示す。図５のチャージポンプ回路２は、図１の回路構成から第２ゲート電圧保護回路４１を削除しただけであるので、回路構成の説明を省略し、以下、本実施形態の作動の概略について説明する。
【０１３２】
まず、定電流電源２０ａが電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに一定の電流Ｉ１を流す。
【０１３３】
例えば、入力信号Ｖｉｎの信号レベルがローレベルのときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。このとき、上述の第１実施形態と同様、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さい。このため、電源ＶＳからｐＭＯＳトランジスタＭ３、Ｍ５ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これに伴い、第１共通接続端子３０の電位が上昇する。このため、ｎＭＯＳトランジスタＭ２がオンする。このとき、第２共通接続端子３１の電位が上昇する。このため、ｐＭＯＳトランジスタＭ１がオフする。したがって、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１３４】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、ｎＭＯＳトランジスタＭ４がオフからオンに変化する。このとき、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１３５】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下して、ｐＭＯＳトランジスタＭ１がオフする。これに加えて、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が小さくなる。よって、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が大きくなる。このため、ｐＭＯＳトランジスタＭ５ｂがオフする。
【０１３６】
また、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下する。これに伴い、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。このとき、上述の第１実施形態と同様、ｐＭＯＳトランジスタＭ５ａのソース−グランド間の電圧は、ツェナーダイオードＺＤ１によって耐圧電圧よりも低い電圧に制限することができる。
【０１３７】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化する。このため、第２共通接続端子３１の電位が上昇する。これに伴い、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が上昇する。このため、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さくなる。
【０１３８】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３からｐＭＯＳトランジスタＭ５ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これにより、ｎＭＯＳトランジスタＭ２はオフからオンに変化する。これに伴い、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。
【０１３９】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがハイレベルであるときには、ツェナーダイオードＺＤ１により、ｐＭＯＳトランジスタＭ１のゲート−ソース端子間の電圧を耐圧電圧よりも低い値に制限することができる。このとき、ｐＭＯＳトランジスタＭ５ｂがオフして、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流Ｉ３を制限する。このため、消費電流としては、「定電流電源２０ａにより電源ＶＳからツェナーダイオードＺＤ１およびｐＭＯＳトランジスタＭ５ａを通してグランドに流れる一定の電流Ｉ２」となる。したがって、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。
【０１４０】
本実施形態では、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、かつｎＭＯＳトランジスタＭ４がオンからオフに変化する際には、電源ＶＳからトランジスタＭ３、Ｍ５ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流を流してｎＭＯＳトランジスタＭ２がオフからオンに変化する。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇して、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオフからオンに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオンからオフに変化する速度を上げることができる。
【０１４１】
本実施形態では、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、かつｎＭＯＳトランジスタＭ４がオフからオンに変化する際には、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ５ｂ、Ｍ４を通してグランドに突入電流を流してｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ｎＭＯＳトランジスタＭ２のゲート端子の電位を低下するので、ｎＭＯＳトランジスタＭ２がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオンからオフに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオフからオンに変化する速度を上げることができる。
【０１４２】
（第４実施形態）
本実施形態では、図１の回路構成から第１ゲート電圧保護回路４０を削除したチャージポンプ回路２について説明する。
【０１４３】
図６に本実施形態のチャージポンプ回路２の回路構成を示す。図６のチャージポンプ回路２は、図１の回路構成から第１ゲート電圧保護回路４０を削除しただけであるので、回路構成の説明を省略し、以下、本実施形態の作動の概略について説明する。
【０１４４】
まず、定電流電源２０ｂが電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに一定電流Ｉ２を流す。
【０１４５】
例えば、入力信号Ｖｉｎの信号レベルがローレベルであるときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。このため、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇して、ｎＭＯＳトランジスタＭ２がオンする。このとき、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧は小さくなる。よって、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が大きくなるので、ｎＭＯＳトランジスタＭ６ｂがオフする。これに伴い、第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオフする。このことにより、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１４６】
ここで、上述の第１実施形態と同様に、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、ツェナーダイオードＺＤ２によって、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限される。
【０１４７】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンする。このため、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧が大きくなる。これにより、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が小さくなる。したがって、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ６ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１４８】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下するので、ｐＭＯＳトランジスタＭ１がオフする。
【０１４９】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。
【０１５０】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３からｎＭＯＳトランジスタＭ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流が流れる。これにより、ｎＭＯＳトランジスタＭ２はオフからオンに変化する。これに伴い、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。このことにより、出力端子から零ボルトの出力電圧Ｖｏｕｔが出力されることになる。
【０１５１】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがローレベルで、ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしているときには、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を耐圧電圧よりも低い電圧に制限する。このとき、ｎＭＯＳトランジスタＭ６ｂがオフして、電源ＶＳからトランジスタＭ３、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流を制限する。このため、消費電流としては、「定電流電源２０ｂにより電源ＶＳからｎＭＯＳトランジスタＭ６ａおよびツェナーダイオードＺＤ２を通してグランドに流れる一定の電流Ｉ１」になる。したがって、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。
【０１５２】
本実施形態では、ｐＭＯＳトランジスタＭ３がオフからオンに変化し、かつｎＭＯＳトランジスタＭ４がオンからオフに変化する際には、電源ＶＳからトランジスタＭ３、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に突入電流を流してｎＭＯＳトランジスタＭ２がオフからオンに変化する。これに伴い、ｐＭＯＳトランジスタＭ１のゲート端子の電位が上昇するので、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオフからオンに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオンからオフに変化する速度を上げることができる。
【０１５３】
本実施形態では、ｐＭＯＳトランジスタＭ３がオンからオフに変化し、かつｎＭＯＳトランジスタＭ４がオフからオンに変化する際には、ｐＭＯＳトランジスタＭ１のゲート端子からトランジスタＭ６ｂ、Ｍ４を通してグランドに突入電流を流してｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ｎＭＯＳトランジスタＭ２のゲート端子の電位を低下するので、ｎＭＯＳトランジスタＭ２がオンからオフに変化する。したがって、ｎＭＯＳトランジスタＭ２がオンからオフに変化する速度を上げることができるとともに、ｐＭＯＳトランジスタＭ１がオフからオンに変化する速度を上げることができる。
【０１５４】
（第５実施形態）
上述の第１実施形態では、第１、第２ゲート電圧保護回路４０、４１において互いにゲート端子を共通接続する２つのトランジスタ（Ｍ５ａ、Ｍ５ｂ）、（Ｍ６ａ、Ｍ６ｂ）を用いた例について説明したが、これに代えて、本実施形態では、第１、第２ゲート電圧保護回路４０（４１）において２つのトランジスタのうち一方のＭ５ａ（Ｍ６ａ）を削除して構成した例について説明する。
【０１５５】
図７に本実施形態のチャージポンプ回路２の出力ドライバー回路１の回路構成を示す。
【０１５６】
本実施形態の出力ドライバー回路１の第１ゲート電圧保護回路４０にて図１のｐＭＯＳトランジスタＭ５ａを廃止し、かつツェナーダイオードＺＤ１のアノード端子がｐＭＯＳトランジスタＭ５ｂのゲート端子に接続されている。このため、ツェナーダイオードＺＤ１が、ｐＭＯＳトランジスタＭ５ｂのゲート端子と電源ＶＳとの間を一定電圧に設定する。
【０１５７】
ここで、ツェナーダイオードＺＤ１のツェナー電圧をＶＺ１とし、ｐＭＯＳトランジスタＭ５ｂのスレッショルド電圧をＶＴ５ｂとすると、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧は、（ＶＺ１−ＶＴ５ｂ）となる。
【０１５８】
本実施形態では、ｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧は、（ＶＺ１−ＶＴ５ｂ）よりも高い値に設定されている。このため、上述の第１実施形態と同様、ｐＭＯＳトランジスタＭ１がオンし、かつｎＭＯＳトランジスタＭ２がオフしたとき、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧をｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１５９】
本実施形態では、第２ゲート電圧保護回路４１にて図１のｎＭＯＳトランジスタＭ６ａを廃止し、かつツェナーダイオードＺＤ２のカソード端子がｎＭＯＳトランジスタＭ６ｂのゲート端子に接続されている。このため、ツェナーダイオードＺＤ２がｎＭＯＳトランジスタＭ６ｂのゲート端子とグランドとの間を一定電圧に設定する。
【０１６０】
ここで、ツェナーダイオードＺＤ２のツェナー電圧をＶＺ２とし、ｎＭＯＳトランジスタＭ６ｂのスレッショルド電圧をＶＴ６ｂとすると、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、（ＶＺ２−ＶＴ６ｂ）となる。本実施形態では、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧は、（ＶＺ２−ＶＴ６ｂ）よりも高い値に設定されている。
【０１６１】
このため、ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしたとき、上述の第１実施形態と同様、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧をｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限することができる。
【０１６２】
（第６実施形態）
本実施形態では、図１において、ｐＭＯＳトランジスタＭ１のゲート−ソース間にツェナーダイオードを追加し、かつｎＭＯＳトランジスタＭ２のゲート−ソース間にツェナーダイオードを追加する例について説明する。
【０１６３】
図８に本実施形態のチャージポンプ回路２の回路構成を示す。図８は、図１にツェナーダイオードＺＤ３、ＺＤ４を追加したものである。
【０１６４】
ツェナーダイオードＺＤ３は、ｐＭＯＳトランジスタＭ１のゲート−ソース間に配置されている。本実施形態のツェナーダイオードＺＤ３のツェナー電圧ＶＺ３は、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも低い値に設定されている。
【０１６５】
ツェナーダイオードＺＤ４は、ｎＭＯＳトランジスタＭ２のゲート−ソース間に配置されている。本実施形態のツェナーダイオードＺＤ４のツェナー電圧ＶＺ４は、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも低い値に設定されている。
【０１６６】
次に、本実施形態のチャージポンプ回路２の作動について説明する。
【０１６７】
例えば、入力信号Ｖｉｎの信号レベルがローレベルのときには、ｐＭＯＳトランジスタＭ３がオンし、ｎＭＯＳトランジスタＭ４がオフする。このとき、上記第１実施形態と同様、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さな値になる。そして、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂおよびツェナーダイオードＺＤ４を通してグランドに電流Ｉ３が流れる。ここで、ｎＭＯＳトランジスタＭ６ｂがｎＭＯＳトランジスタＭ６ａとともに、カレントミラー回路として作動して、電流Ｉ３を制限する。例えば、ｎＭＯＳトランジスタＭ６ｂは、電流Ｉ３と電流Ｉ２とを１：１の比率で電流Ｉ３を流すことにより、電流Ｉ３を制限する。
【０１６８】
ここで、上述の如く、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂおよびツェナーダイオードＺＤ４を通してグランドに電流Ｉ３が流れると、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇して、ｎＭＯＳトランジスタＭ２がオンする。そして、ｎＭＯＳトランジスタＭ２のゲート端子の電位の上昇に伴って、第２共通接続端子３１の電位が上昇して、ｐＭＯＳトランジスタＭ１がオフする。このことにより、零ボルトの出力電圧Ｖｏｕｔが出力される。
【０１６９】
本実施形態では、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧は、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４（＜ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧）と同一値になる。このため、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限することができる。
【０１７０】
次に、入力信号Ｖｉｎの信号レベルがローレベルからハイレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンする。このため、第１共通接続端子３０の電位が低下する。このため、ｎＭＯＳトランジスタＭ６ｂのゲート−ソース間の電圧が大きくなる。したがって、ｎＭＯＳトランジスタＭ６ｂのオン抵抗が小さくなる。すなわち、ｐＭＯＳトランジスタＭ５ｂのオン抵抗とｎＭＯＳトランジスタＭ６ｂのオン抵抗とが小さくなる。したがって、電源ＶＳからツェナーダイオードＺＤ３を通してトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに突入電流が流れる。よって、ｐＭＯＳトランジスタＭ１のゲート端子の電位が低下して、ｐＭＯＳトランジスタＭ１がオフからオンに変化する。これに加えて、ＭＯＳトランジスタＭ２のゲート端子の電位が低下して、ｎＭＯＳトランジスタＭ２はオンからオフに変化する。
【０１７１】
その後、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンして、ｐＭＯＳトランジスタＭ３がオフする。これに伴い、第２共通接続端子３１の電位が低下する。このため、ｐＭＯＳトランジスタＭ１がオフする。これに加えて、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が小さくなる。よって、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が大きくなる。このため、ｐＭＯＳトランジスタＭ５ｂがｐＭＯＳトランジスタＭ５ａとともに、カレントミラー回路として作動して、電流Ｉ４を制限する。電流Ｉ４は、電源ＶＳからツェナーダイオードＺＤ３、トランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流である。例えば、ｎＭＯＳトランジスタＭ６ｂは、電流Ｉ４と電流Ｉ１とを１：１の比率で電流Ｉ４を流すことにより、電流Ｉ４を制限する。
【０１７２】
また、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｎＭＯＳトランジスタＭ４がオンする。これに伴い、第１共通接続端子３０の電位が低下して、ｎＭＯＳトランジスタＭ２がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Ｖｏｕｔが出力される。
【０１７３】
本実施形態では、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧は、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３（＜ｐＭＯＳトランジスタＭ１のゲート−ソース間の耐圧電圧）と同一値になる。このため、ｐＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限することができる。
【０１７４】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｐＭＯＳトランジスタＭ３がオフからオンに変化する。このため、第２共通接続端子３１の電位が上昇する。これに伴い、ｐＭＯＳトランジスタＭ５ｂのゲート−ソース間の電圧が上昇する。このため、ｐＭＯＳトランジスタＭ５ｂのオン抵抗が小さくなる。このことにより、トランジスタＭ５ｂ、Ｍ６ｂのオン抵抗がそれぞれ小さくなる。
【０１７５】
ここで、上述の如く、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ｎＭＯＳトランジスタＭ４がオンからオフに変化する。このため、電源ＶＳからｐＭＯＳトランジスタＭ３を通してトランジスタＭ５ｂ、Ｍ６ｂを通してツェナーダイオードＺＤ４を通してグランドに突入電流が流れる。これに伴い、ｎＭＯＳトランジスタＭ２のゲート端子の電位が上昇してｎＭＯＳトランジスタＭ２がオフからオンに変化する。そして、第１共通接続端子３０および第２共通接続端子３１の電位がそれぞれ上昇する。このため、ｐＭＯＳトランジスタＭ１がオンからオフに変化する。
【０１７６】
以上説明した本実施形態によれば、入力信号Ｖｉｎの信号レベルがハイレベルで、ｐＭＯＳトランジスタＭ１がオンし、かつｎＭＯＳトランジスタＭ２がオフしているときには、ツェナーダイオードＺＤ３により、ｐＭＯＳトランジスタＭ１のゲート−ソース端子との間に加わる電圧を、ｐＭＯＳトランジスタＭ１のゲート−ソース端子間の耐圧電圧よりも低い値に制限する。
【０１７７】
このとき、ｐＭＯＳトランジスタＭ５ｂがｐＭＯＳトランジスタＭ５ａとともにカレントミラー回路として作動して、電源ＶＳからツェナーダイオードＺＤ３およびトランジスタＭ５ｂ、Ｍ６ｂ、Ｍ４を通してグランドに流れる電流Ｉ３を制限する。
【０１７８】
入力信号Ｖｉｎの信号レベルがローレベルで、ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしているときには、ツェナーダイオードＺＤ４により、ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を、ｎＭＯＳトランジスタＭ２のゲート−ソース間の耐圧電圧よりも低い電圧に制限する。
【０１７９】
このとき、ｎＭＯＳトランジスタＭ６ｂがｐＭＯＳトランジスタＭ６ａとともにカレントミラー回路として作動して、電源ＶＳからトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂおよびツェナーダイオードＺＤ４を通してグランドに流れる電流Ｉ４を制限する。
【０１８０】
以上のように、ｐＭＯＳトランジスタＭ１或いはｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制する。
【０１８１】
なお、上述の第６実施形態では、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３を、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも低い値に設定した例について説明したが、これに限らず、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３を、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも高い値に設定してもよい。
【０１８２】
この場合、ｐＭＯＳトランジスタＭ１のゲート−ソース間の電圧がツェナーダイオードＺＤ３のツェナー電圧ＶＺ３よりも高くなったときにだけ、ツェナーダイオードＺＤ３に電流が流れるので、電流の消費を抑えることができる。
【０１８３】
ここで、ツェナーダイオードＺＤ３のツェナー電圧ＶＺ３を、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１よりも高い値に設定した場合には、入力信号Ｖｉｎの信号レベルがハイレベルになると、ｐＭＯＳトランジスタＭ５ｂがｐＭＯＳトランジスタＭ５ａとともにカレントミラー回路として作動するのではなく、オフする。
【０１８４】
上述の第６実施形態では、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４を、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも低い値に設定した例について説明したが、これに限らず、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４を、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも高い値に設定してもよい。
【０１８５】
この場合、ｎＭＯＳトランジスタＭ２のゲート−ソース間の電圧がツェナーダイオードＺＤ４のツェナー電圧ＶＺ４よりも高くなったときにだけ、ツェナーダイオードＺＤ４に電流が流れるので、電流の消費を抑えることができる。
【０１８６】
ここで、ツェナーダイオードＺＤ４のツェナー電圧ＶＺ４を、ツェナーダイオードＺＤ２のツェナー電圧ＶＺ２よりも高い値に設定した場合には、入力信号Ｖｉｎの信号レベルがローレベルになると、ｎＭＯＳトランジスタＭ６ｂがｎＭＯＳトランジスタＭ６ａとともにカレントミラー回路として作動するのではなく、オフする。
【０１８７】
（第７実施形態）
上述の第１実施形態では、電源電圧が最低動作電圧よりも低いと、トランジスタＭ１、Ｍ２のスイッチング速度が低下する恐れがある。
【０１８８】
そこで、第７実施形態の出力ドライバー回路では、電源電圧が上述の最低動作電圧（Ｖｔｈ１＋Ｖｔｈ２＋Ｖｍｉｎ）よりも低いときに、トランジスタＭ１、Ｍ２のスイッチング速度の低下を抑制する。
【０１８９】
図９に本実施形態の出力ドライバー回路１Ａの回路構成を示す。出力ドライバー回路１Ａは、図１の出力ドライバー回路１に、レベルシフト回路１０ａ、ｐＭＯＳトランジスタＭ７、ｎＭＯＳトランジスタＭ８、ＯＲゲート５０、電圧判定回路５１、ＮＯＴゲート５４、ＡＮＤゲート５５、および抵抗素子Ｒａ、Ｒｂを備える。以下、本実施形態において図１の出力ドライバー回路１と相違点について説明する。
【０１９０】
レベルシフト回路１０ａは、図１のレベルシフト回路１０と実質的に同様、ＯＲゲート５０の出力信号のレベルをプラス側にシフトしてｐＭＯＳトランジスタＭ７のゲート−ソース間に加わる電圧をゲート−ソース間の耐圧電圧よりも低い値に制限する。
【０１９１】
ｐＭＯＳトランジスタＭ７は、電源ＶＳと第１共通接続端子３０との間に配置されている。抵抗素子Ｒｂは、ｐＭＯＳトランジスタＭ７と第１共通接続端子３０との間に配置されている。ｎＭＯＳトランジスタＭ８は、第２共通接続端子３１とグランドとの間に配置されている。抵抗素子Ｒａは、第２共通接続端子３１とｎＭＯＳトランジスタＭ８との間に配置されている。
【０１９２】
電圧判定回路５１は、電源電圧が低電圧か否かを判定するもので、コンパレータ５２、バンドギャップ基準電圧発生回路５３、および抵抗素子Ｒｃ、Ｒｄを備える。
【０１９３】
バンドギャップ基準電圧発生回路５３は、一定電圧をコンパレータ５２の反転入力端子（−）に出力する。バンドギャップ基準電圧発生回路５３の出力電圧は、後述するように、コンパレータ５２において電源電圧が低電圧か否かを判定するための閾値として用いられる。
【０１９４】
抵抗素子Ｒｃ、Ｒｄは、電源ＶＳとグランドとの間に直列接続されて分圧回路を構成する。分圧回路は、抵抗素子Ｒｃ、Ｒｄの間の共通接続端子５６から抵抗素子Ｒｃ、Ｒｄにより電源電圧を分圧した分圧電圧をコンパレータ５２の非反転入力端子（＋）に出力する。
【０１９５】
コンパレータ５２は、分圧電圧とバンドギャップ基準電圧発生回路５３の出力電圧とを比較してハイレベル或いはローレベルの出力信号を出力する。
【０１９６】
ＯＲゲート５０は、入力信号Ｖｉｎとコンパレータ５２の出力信号とをＯＲ演算してローレベル或いはハイレベルの信号を出力する。ＮＯＴゲート５４は、コンパレータ５２の出力信号をＮＯＴ演算してローレベル或いはハイレベルの信号を出力する。ＡＮＤゲート５５は、入力信号ＶｉｎとＮＯＴゲート５４の出力信号とをＡＮＤ演算してローレベル或いはハイレベルの信号を出力する。
【０１９７】
次に、本実施形態の出力ドライバー回路１Ａの作動について説明する。
【０１９８】
まず、分圧電圧がバンドギャップ基準電圧発生回路５３の出力電圧よりも高いときに、電源電圧が高電圧であるとして、コンパレータ５２がハイレベル信号を出力する。このとき、入力信号Ｖｉｎの信号レベルがハイレベルのとき、ＯＲゲート５０は、ハイレベルの出力信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。このため、ｐＭＯＳトランジスタＭ７がオフする。
【０１９９】
コンパレータ５２の出力信号がＮＯＴゲート５４に入力されると、ＮＯＴゲート５４の出力信号のレベルは、ローレベルになる。このようなＮＯＴゲート５４の出力信号とハイレベルである入力信号ＶｉｎとがＡＮＤゲート５５に入力されると、ＡＮＤゲート５５の出力信号のレベルはローレベルになる。このようなＡＮＤゲート５５の出力信号によってｎＭＯＳトランジスタＭ８がオフする。
【０２００】
一方、コンパレータ５２がハイレベル信号を出力する場合において、入力信号Ｖｉｎの信号レベルがローレベルのときには、ＯＲゲート５０は、ハイレベルの出力信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。このため、ｐＭＯＳトランジスタＭ７がオフする。
【０２０１】
これに加えて、ローレベルであるＮＯＴゲート５４の出力信号とローレベルである入力信号ＶｉｎとがＡＮＤゲート５５に入力されて、ＡＮＤゲート５５の出力信号のレベルはローレベルになる。このため、ＡＮＤゲート５５の出力信号によってｎＭＯＳトランジスタＭ８がオフする。
【０２０２】
このように、コンパレータ５２がハイレベル信号を出力する場合には、入力信号Ｖｉｎの信号レベルに関係なく、ｐＭＯＳトランジスタＭ７、およびｎＭＯＳトランジスタＭ８がそれぞれオフする。
【０２０３】
そして、入力信号Ｖｉｎがレベルシフト回路１０を通してｐＭＯＳトランジスタＭ３のゲート端子に与えられる。これに加えて、入力信号ＶｉｎがｎＭＯＳトランジスタＭ４のゲート端子に与えられる。このため、上述の第１実施形態と同様に、入力信号Ｖｉｎに応じてｐＭＯＳトランジスタＭ３、およびｎＭＯＳトランジスタＭ４がオン、オフする。これにより、上述の第１実施形態と同様に、第１、第２ゲート電圧保護回路４０、４１、およびｐＭＯＳトランジスタＭ７、およびｎＭＯＳトランジスタＭ８が作動する。
【０２０４】
次に、電源電圧が低電圧であるときには、定電流電源２０ａが停止し、かつｐＭＯＳトランジスタＭ５がオフしている。この場合、分圧電圧がバンドギャップ基準電圧発生回路５３の出力電圧よりも低くなり、コンパレータ５２がローレベル信号を出力する。このため、ＮＯＴゲート５４は、コンパレータ５２の出力信号に基づいてハイレベル信号を出力する。
【０２０５】
入力信号Ｖｉｎの信号レベルがハイレベルであるときには、ＯＲゲート５０は、ハイレベルの出力信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。このため、ｐＭＯＳトランジスタＭ７がオフする。
【０２０６】
ＡＮＤゲート５５は、ＮＯＴゲート５４の出力信号と入力信号Ｖｉｎとに基づいてハイレベル信号を出力する。このため、ｎＭＯＳトランジスタＭ８がオンする。これに加えて、ｐＭＯＳトランジスタＭ３は、入力信号Ｖｉｎに応じてオフする。このため、ｐＭＯＳトランジスタＭ１のゲート端子から抵抗素子ＲｂおよびｎＭＯＳトランジスタＭ８を通してグランドに電流が流れる。これにより、第２共通接続端子３１の電位は低下するので、ｐＭＯＳトランジスタＭ１がオフする。
【０２０７】
これに加えて、ｎＭＯＳトランジスタＭ４は、入力信号Ｖｉｎに応じてオンする。このため、第１共通接続端子３０の電位は低下するので、ｎＭＯＳトランジスタＭ２がオフする。したがって、出力端子Ｖｏｕｔから零ボルトの出力電圧が出力される。
【０２０８】
次に、入力信号Ｖｉｎの信号レベルがハイレベルからローレベルに変化すると、ＯＲゲート５０は、ローレベル信号をレベルシフト回路１０ａを通してｐＭＯＳトランジスタＭ７に出力する。これにより、ｐＭＯＳトランジスタＭ７がオンする。
【０２０９】
ＡＮＤゲート５５は、ＮＯＴゲート５４の出力信号と入力信号Ｖｉｎとに基づいてローレベル信号を出力する。このため、ｎＭＯＳトランジスタＭ８がオフする。
【０２１０】
このとき、ｎＭＯＳトランジスタＭ４は、入力信号Ｖｉｎに応じてオフする。このため、電源ＶＳからｐＭＯＳトランジスタＭ７および抵抗素子Ｒｂを通してｎＭＯＳトランジスタＭ２のゲート端子側に電流が流れる。このため、第１共通接続端子３０の電位が上昇する。これにより、ｎＭＯＳトランジスタＭ２がオンする。
【０２１１】
これに加えて、ｐＭＯＳトランジスタＭ３は、入力信号Ｖｉｎに応じてオンする。このとき、電源電圧が低いため、定電流電源２０ａが停止し、かつｐＭＯＳトランジスタＭ５ｂがオフしているときには、電源ＶＳからｐＭＯＳトランジスタＭ３を通してｐＭＯＳトランジスタＭ１に電流が流れる。このため、第２共通接続端子３１の電位が上昇する。したがって、ｐＭＯＳトランジスタＭ２がオフする。これにより、出力端子Ｖｏｕｔから零ボルトの出力電圧が出力される。
【０２１２】
以上説明した本実施形態によれば、電源電圧が低電圧であるときには、ＯＲゲート５０、電圧判定回路５１、ＮＯＴゲート５４およびＡＮＤゲート５５が入力信号Ｖｉｎに応じてｐＭＯＳトランジスタＭ３、Ｍ７およびｎＭＯＳトランジスタＭ４、Ｍ８を制御して、第１、第２ゲート電圧保護回路４０、４１に関係なく、ｐＭＯＳトランジスタＭ１およびｎＭＯＳトランジスタＭ２をオン、オフさせる。このため、ｐＭＯＳトランジスタＭ１およびｎＭＯＳトランジスタＭ２のスイッチング速度の低下を抑制することができる。これに加えて、電源電圧が低電圧であっても出力抵抗が増加することを抑制することができる。
【０２１３】
本実施形態では、ｐＭＯＳトランジスタＭ７がオンしているときには、電源ＶＳからｐＭＯＳトランジスタＭ７、抵抗素子Ｒｂを通して第１共通接続端子３０側に電流が流れるものの、この電流は抵抗素子Ｒｂにより制限されるので、電流が小さい。これに加えて、電源電圧が低いので、より一層、電流が小さくなる。したがって、消費電流の増加を抑えることができる。
【０２１４】
ｎＭＯＳトランジスタＭ８がオンしているときには、第２共通接続端子３１から抵抗素子Ｒａ、およびｐＭＯＳトランジスタＭ７を通してグランド側に電流が流れるものの、この電流は抵抗素子Ｒａにより制限されるので、電流が小さい。これに加えて、電源電圧が低いので、より一層、電流が小さくなる。したがって、消費電流の増加を抑えることができる。
【０２１５】
（他の実施形態）
上述の第３実施形態では、互いにゲート端子を共通接続したｐＭＯＳトランジスタＭ５ａ、Ｍ５ｂを用いて第１ゲート電圧保護回路４０（図５参照）を構成した例について説明したが、これに限らず、図７と同様、ｐＭＯＳトランジスタＭ５ａを廃止して、ｐＭＯＳトランジスタＭ５ｂを用いて第１ゲート電圧保護回路４０を構成してもよい。
【０２１６】
上述の第４実施形態では、互いにゲート端子を共通接続したｎＭＯＳトランジスタＭ６ａ、Ｍ６ｂを用いて第２ゲート電圧保護回路４１（図６参照）を構成した例について説明したが、これに限らず、図７と同様、ｎＭＯＳトランジスタＭ６ａを廃止して、ｎＭＯＳトランジスタＭ６ｂを用いて第２ゲート電圧保護回路４１を構成してもよい。
【０２１７】
上述の第１、第２、第３、第５、第６実施形態では、第３、第４トランジスタとしては、ｐＭＯＳトランジスタを用いた例について説明したが、これに限らず、電源側端子（ソース端子）に対するゲート端子の電位を下げるほど電源側端子とグランド側端子との間に流れる電流が増加するトランジスタならば、例えば、ＰＮＰ型トランジスタを用いてもよい。
【０２１８】
上述の第１、第２、第４、第５、第６実施形態では、第５、第６トランジスタとしては、ｎＭＯＳトランジスタを用いた例について説明したが、これに限らず、グランド側（ソース端子）に対するゲート端子の電位を上げるほど電源側端子とグランド側端子との間に流れる電流が増加するトランジスタならば、例えば、ＮＰＮ型トランジスタを用いてもよい。
【０２１９】
上述の第１、第２実施形態では、出力ドライバー回路１（１Ａ）をチャージポンプ回路２に適用した例について説明したが、これに限らず、チャージポンプ回路２以外の他の各種回路に出力ドライバー回路１（１Ａ）を適用してもよい。
【０２２０】
例えば、図１０のように、直流電源７３の出力電圧に基づいて三相電動モータ６０のステータコイル６１に三相交流電流を出力するインバータ回路７０に出力ドライバー回路１（１Ａ）を適用してもよい。
【０２２１】
図１０のインバータ回路７０を構成するスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、・・・ＳＷ６のゲート端子に制御信号を与えるための駆動回路として出力ドライバー回路１（１Ａ）を用いる。
【０２２２】
なお、符号７２は直流電源７３のプラス電極が接続される正極母線、符号７１は直流電源７３のマイナス電極が接続される負極母線である。符号Ｄｂ１、Ｄｂ２、Ｄｂ３、Ｄｂ４、Ｄｂ５、Ｄｂ６はダイオードである。
【０２２３】
上述の第１、第２実施形態では、入力信号Ｖｉｎの信号レベルがローレベルのとき、出力ドライバー回路１が零ボルトの出力電圧を出力し、入力信号Ｖｉｎの信号レベルがハイレベルのとき、出力ドライバー回路１が電源電圧と同一の出力電圧を出力する例を示したが、入力信号Ｖｉｎの信号レベルがハイレベルのとき、出力ドライバー回路１が零ボルトの出力電圧を出力し、入力信号Ｖｉｎの信号レベルがローレベルのとき、出力ドライバー回路１が電源電圧と同一の出力電圧を出力するようにしてもよい。
【０２２４】
さらに、上述の第１〜第７実施形態のうち組合せ可能な２つ以上の実施形態の構成を組み合わせて実施してもよい。
【符号の説明】
【０２２５】
１ 出力ドライバー回路
１Ａ 出力ドライバー回路
２ チャージポンプ回路
ＤＡ１ ダイオード
ＤＡ２ ダイオード
Ｃ１ コンデンサ
Ｃ２ コンデンサ
１０ レベルシフト回路
１０ａ レベルシフト回路
Ｍ１ ｐＭＯＳトランジスタ
Ｍ３ ｐＭＯＳトランジスタ（第１トランジスタ）
Ｍ５ａ ｐＭＯＳトランジスタ（第４トランジスタ）
Ｍ５ｂ ｐＭＯＳトランジスタ（第３トランジスタ）
Ｍ２ ｎＭＯＳトランジスタ
Ｍ４ ｎＭＯＳトランジスタ（第２トランジスタ）
Ｍ６ａ ｎＭＯＳトランジスタ（第６トランジスタ）
Ｍ６ｂ ｎＭＯＳトランジスタ（第５トランジスタ）
ＺＤ１ ツェナーダイオード（第１定電圧回路）
ＺＤ２ ツェナーダイオード（第２定電圧回路）
２０ａ 定電流電源（第１電流制限回路）
２０ｂ 定電流電源（第２電流制限回路）
Ｍ７ ｐＭＯＳトランジスタ（第７トランジスタ）
Ｍ８ ｎＭＯＳトランジスタ（第８トランジスタ）
５０ ＯＲゲート
５１ 電圧判定回路
５４ ＮＯＴゲート
５５ ＡＮＤゲート
Ｒａ 抵抗素子
Ｒｂ 抵抗素子
６０ 三相電動モータ
６１ ステータコイル
７０ インバータ回路
ＳＷ１ スイッチング素子
ＳＷ２ スイッチング素子
ＳＷ３ スイッチング素子
ＳＷ４ スイッチング素子
ＳＷ５ スイッチング素子
ＳＷ６ スイッチング素子
７１ 負極母線
７２ 正極母線
７３ 直流電源
Ｄｂ１ ダイオード
Ｄｂ２ ダイオード
Ｄｂ３ ダイオード
Ｄｂ４ ダイオード
Ｄｂ５ ダイオード
Ｄｂ６ ダイオード
【特許請求の範囲】
【請求項１】
電源とグランドとの間に配置されるｐＭＯＳトランジスタ（Ｍ１）と、前記ｐＭＯＳトランジスタとグランドとの間に配置されるｎＭＯＳトランジスタ（Ｍ２）と、前記電源とグランドとの間に配置される第１トランジスタ（Ｍ３）と、前記第１トランジスタ（Ｍ３）とグランドとの間に配置される第２トランジスタ（Ｍ４）と、
前記第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、前記電源と前記第３トランジスタ（Ｍ５ｂ）のゲート端子との間に配置されて前記電源と前記第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、前記第３トランジスタのゲート端子とグランドとの間に配置されて前記電源から前記第１定電圧回路を通してグランドに流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）を備え、
前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間の第１共通接続端子（３０）が前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、前記第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）が前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を前記第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。
【請求項２】
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記第３トランジスタ（Ｍ５ｂ）がオフすることにより、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする請求項１に記載の出力ドライバー回路。
【請求項３】
前記第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ前記第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、前記第３トランジスタ（Ｍ５ｂ）が、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２のトランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、前記ｐＭＯＳトランジスタがオフからオンに変化し、さらに前記第１共通接続端子（３０）の電位が低下して前記ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１または２に記載の出力ドライバー回路。
【請求項４】
前記第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ前記第２トランジスタ（Ｍ４）がオンからオフに変化する際には、前記第３トランジスタ（Ｍ５ｂ）が、前記電源から前記第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、前記ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに前記第２共通接続端子（３１）の電位が上昇して前記ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１ないし３のいずれか１つに記載の出力ドライバー回路。
【請求項５】
前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に配置されて、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧にする第３の定電圧回路（ＺＤ３）を備えることを特徴とする請求項１に記載の出力ドライバー回路。
【請求項６】
前記第１定電圧回路（ＺＤ１）と前記第１電流制限回路（２０ａ）との間に配置される第４トランジスタ（Ｍ５ａ）を備え、
前記第３、第４トランジスタ（Ｍ５ａ、Ｍ５ｂ）は互いのゲート端子が前記第４トランジスタ（Ｍ５ａ）のグランド側端子に接続されて第１カレントミラー回路を構成し、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記第３トランジスタ（Ｍ５ｂ）が前記第４トランジスタ（Ｍ５ａ）とともに前記第１カレントミラー回路として作動して、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする請求項５に記載の出力ドライバー回路。
【請求項７】
前記第３の定電圧回路（ＺＤ３）は、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に設定する第１ツェナーダイオードであり、
前記第１ツェナーダイオード（ＺＤ３）により設定される前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧は、前記第１定電圧回路（ＺＤ１）により設定される前記電源と前記第３トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする請求項５または６に記載の出力ドライバー回路。
【請求項８】
電源とグランドとの間に配置されるｐＭＯＳトランジスタ（Ｍ１）と、前記ｐＭＯＳトランジスタとグランドとの間に配置されるｎＭＯＳトランジスタ（Ｍ２）と、前記電源とグランドとの間に配置される第１トランジスタ（Ｍ３）と、前記第１トランジスタ（Ｍ３）とグランドとの間に配置される第２トランジスタ（Ｍ４）と、
前記第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、前記第５トランジスタのゲート端子とグランドとの間に配置されて前記第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、前記電源と前記第５トランジスタのゲートとの間に配置されて前記電源から前記第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
前記第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）が前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）の間の第２共通接続端子（３１）が前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を前記第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。
【請求項９】
前記第１のトランジスタ（Ｍ３）がオンして前記第２のトランジスタ（Ｍ４）がオフしたとき、前記第５トランジスタ（Ｍ６ｂ）がオフすることにより、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ５ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする請求項８に記載の出力ドライバー回路。
【請求項１０】
前記第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ前記第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、前記第５トランジスタ（Ｍ６ｂ）が、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第５、第２のトランジスタ（Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、前記ｐＭＯＳトランジスタがオフからオンに変化し、さらに前記第１共通接続端子（３０）の電位が低下して前記ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項８または９に記載の出力ドライバー回路。
【請求項１１】
前記第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ前記第２トランジスタ（Ｍ４）がオンからオフに変化する際には、前記第５トランジスタ（Ｍ６ｂ）が、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、前記ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに前記第２共通接続端子（３１）の電位が上昇して前記ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項８ないし１０のいずれか１つに記載の出力ドライバー回路。
【請求項１２】
前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間に配置されて、前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧にする第４の定電圧回路（ＺＤ４）を備えることを特徴とする請求項８に記載の出力ドライバー回路。
【請求項１３】
前記第２電流制限回路（２０ｂ）と前記第２定電圧回路（ＺＤ２）との間に配置される第６トランジスタ（Ｍ６ａ）を備え、
前記第６、第５トランジスタ（Ｍ６ａ、Ｍ６ｂ）は互いのゲート端子が前記第６トランジスタ（Ｍ６ａ）の電源側端子に接続されて第２カレントミラー回路を構成し、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記第５トランジスタ（Ｍ６ｂ）が前記第６トランジスタ（Ｍ６ａ）とともに前記第２カレントミラー回路として作動して、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする請求項１２に記載の出力ドライバー回路。
【請求項１４】
前記第４定電圧回路（ＺＤ４）は、前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧に設定する第２ツェナーダイオードであり、
前記第２ツェナーダイオード（ＺＤ４）により設定される前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧は、前記第２定電圧回路（ＺＤ２）により設定される前記電源と前記第６トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする請求項１１または１２に記載の出力ドライバー回路。
【請求項１５】
電源とグランドとの間に配置されるｐＭＯＳトランジスタ（Ｍ１）と、前記ｐＭＯＳトランジスタとグランドとの間に配置されるｎＭＯＳトランジスタ（Ｍ２）と、前記電源とグランドとの間に配置される第１トランジスタ（Ｍ３）と、前記第１トランジスタ（Ｍ３）とグランドとの間に配置される第２トランジスタ（Ｍ４）と、
前記第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、前記電源と前記第３トランジスタのゲート端子との間に配置されて前記電源と前記第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、前記第３トランジスタのゲート端子とグランドとの間に配置されて前記電源から前記第１定電圧回路に流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）と、
前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、前記第５トランジスタのゲート端子とグランドとの間に配置されて前記第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、前記電源と前記第５トランジスタのゲート端子との間に配置されて前記電源から前記第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
前記第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）が前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、前記第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）が前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続される出力ドライバー回路であって、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を前記第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を前記第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。
【請求項１６】
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記第３トランジスタ（Ｍ５ｂ）がオフすることにより、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を制限し、
前記第１のトランジスタ（Ｍ３）がオンして前記第２のトランジスタ（Ｍ４）がオフしたとき、前記第５トランジスタ（Ｍ６ｂ）がオフすることにより、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする請求項１５に記載の出力ドライバー回路。
【請求項１７】
前記第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ前記第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、前記第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２のトランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、前記ｐＭＯＳトランジスタがオフからオンに変化し、さらに前記第１共通接続端子（３０）の電位が低下して前記ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１５または１６に記載の出力ドライバー回路。
【請求項１８】
前記第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ前記第２トランジスタ（Ｍ４）がオンからオフに変化する際には、前記第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に突入電流を流すことにより、前記ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに前記第２共通接続端子（３１）の電位が上昇して前記ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１７に記載の出力ドライバー回路。
【請求項１９】
前記電源と前記第１共通接続端子（３０）との間に配置される第７トランジスタ（Ｍ７）と、
前記第２共通接続端子（３１）とグランドとの間に配置される第８トランジスタ（Ｍ８）と、
電源電圧が閾値以上であるか否かを判定する電圧判定回路（５１）とを備えており、
前記電源電圧が閾値未満であると前記電圧判定回路が判定し、かつ前記第１、第２、第７、第８トランジスタ（Ｍ３、Ｍ４、Ｍ７、Ｍ８）のゲート端子に入力される入力信号（Ｖｉｎ）に応じて、前記第１、第７トランジスタ（Ｍ３、Ｍ７）がオンし、かつ前記第２、第８トランジスタ（Ｍ４、Ｍ８）がオフしたときに、前記電源から前記第７トランジスタ（Ｍ７）および前記第１共通接続端子（３０）を通して前記ｎＭＯＳトランジスタのゲート端子側に電流が流れて前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、かつ前記第２共通接続端子（３１）の電位の上昇に伴って前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、
前記電源電圧が閾値未満であると前記電圧判定回路が判定し、かつ前記入力信号（Ｖｉｎ）に応じて、前記第２、第８トランジスタ（Ｍ４、Ｍ８）がオンし、前記第１、第７トランジスタ（Ｍ３、Ｍ７）がオフしたときに、前記ｐＭＯＳトランジスタのゲート端子側から前記第２共通接続端子（３１）および前記第８トランジスタ（Ｍ８）を通してグランドに電流が流れて前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記第１共通接続端子（３０）の電位の低下に伴って前記ｎＭＯＳトランジスタ（Ｍ２）がオフすることを特徴とする請求項１８に記載の出力ドライバー回路。
【請求項２０】
前記電源電圧が閾値以上であると前記電圧判定回路が判定し、かつ前記入力信号（Ｖｉｎ）に応じて、前記第２トランジスタ（Ｍ４）がオンし、前記第１、第７、第８トランジスタ（Ｍ３、Ｍ７、Ｍ８）がオフしたときに、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を前記第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
前記電源電圧が閾値以上であると前記電圧判定回路が判定し、かつ前記入力信号（Ｖｉｎ）に応じて、前記第１トランジスタ（Ｍ３）がオンし、前記第２、第７、第８トランジスタ（Ｍ４、Ｍ７、Ｍ８）がオフしたときに、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を前記第６トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする請求項１９に記載の出力ドライバー回路。
【請求項２１】
前記電圧判定回路（５１）は、前記電源電圧が閾値以上であるときにハイレベル信号を出力し、前記電源電圧が閾値未満であるときにローレベル信号を出力するコンパレータ（５２）を備えており、
前記コンパレータの出力信号のレベルがハイレベルであるときにローレベル信号を出力し、前記コンパレータの出力信号のレベルがローレベルであるときにハイレベル信号を出力するＮＯＴゲート（５４）と、
ハイレベル或いはローレベルの前記入力信号と前記ＮＯＴゲートの出力信号とに基づいてＡＮＤ演算するＡＮＤゲート（５５）と、
前記入力信号と前記コンパレータの出力信号とに基づいてＯＲ演算するＯＲゲート（５０）と、を備え、
前記ＡＮＤゲート（５５）の出力信号レベルがローレベルのとき、前記第８トランジスタ（Ｍ８）が前記ＡＮＤゲートの出力信号に基づいてオフし、前記ＡＮＤゲートの出力信号レベルがハイレベルのとき、前記第８トランジスタ（Ｍ８）が前記ＡＮＤゲートの出力信号に基づいてオンし、
前記入力信号（Ｖｉｎ）のレベルがローレベルのとき、前記第１トランジスタ（Ｍ３）が前記入力信号に基づいてオンし、前記第２トランジスタ（Ｍ４）が前記入力信号に基づいてオフし、前記入力信号のレベルがハイレベルのとき、前記第１トランジスタ（Ｍ３）が前記入力信号に基づいてオフし、前記第２トランジスタ（Ｍ４）が前記入力信号に基づいてオンし、
前記ＯＲゲート（５０）の出力信号のレベルがローレベルのときには、前記第７トランジスタ（Ｍ７）が前記ＯＲゲートの出力信号に基づいてオンし、前記ＯＲゲートの出力信号のレベルがハイレベルのときには、前記第７トランジスタ（Ｍ７）が前記ＯＲゲートの出力信号に基づいてオフすることを特徴とする請求項１９または２０に記載の出力ドライバー回路。
【請求項２２】
前記第７トランジスタ（Ｍ７）と前記第１共通接続端子（３０）との間に配置されて前記第７トランジスタ（Ｍ７）から前記第１共通接続端子（３０）に流れる電流を制限する第１の抵抗素子（Ｒｂ）を備えることを特徴とする請求項１９ないし２１のいずれか１つに記載の出力ドライバー回路。
【請求項２３】
前記第２共通接続端子（３１）と前記第８トランジスタ（Ｍ８）との間に配置されて前記第２共通接続端子（３１）から前記第８トランジスタ（Ｍ８）に流れる電流を制限する第２抵抗素子（Ｒａ）を備えることを特徴とする請求項１９ないし２２のいずれか１つに記載の出力ドライバー回路。
【請求項１】
電源とグランドとの間に配置されるｐＭＯＳトランジスタ（Ｍ１）と、前記ｐＭＯＳトランジスタとグランドとの間に配置されるｎＭＯＳトランジスタ（Ｍ２）と、前記電源とグランドとの間に配置される第１トランジスタ（Ｍ３）と、前記第１トランジスタ（Ｍ３）とグランドとの間に配置される第２トランジスタ（Ｍ４）と、
前記第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、前記電源と前記第３トランジスタ（Ｍ５ｂ）のゲート端子との間に配置されて前記電源と前記第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、前記第３トランジスタのゲート端子とグランドとの間に配置されて前記電源から前記第１定電圧回路を通してグランドに流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）を備え、
前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間の第１共通接続端子（３０）が前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、前記第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）が前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を前記第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。
【請求項２】
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記第３トランジスタ（Ｍ５ｂ）がオフすることにより、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする請求項１に記載の出力ドライバー回路。
【請求項３】
前記第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ前記第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、前記第３トランジスタ（Ｍ５ｂ）が、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２のトランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、前記ｐＭＯＳトランジスタがオフからオンに変化し、さらに前記第１共通接続端子（３０）の電位が低下して前記ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１または２に記載の出力ドライバー回路。
【請求項４】
前記第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ前記第２トランジスタ（Ｍ４）がオンからオフに変化する際には、前記第３トランジスタ（Ｍ５ｂ）が、前記電源から前記第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、前記ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに前記第２共通接続端子（３１）の電位が上昇して前記ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１ないし３のいずれか１つに記載の出力ドライバー回路。
【請求項５】
前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間に配置されて、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧にする第３の定電圧回路（ＺＤ３）を備えることを特徴とする請求項１に記載の出力ドライバー回路。
【請求項６】
前記第１定電圧回路（ＺＤ１）と前記第１電流制限回路（２０ａ）との間に配置される第４トランジスタ（Ｍ５ａ）を備え、
前記第３、第４トランジスタ（Ｍ５ａ、Ｍ５ｂ）は互いのゲート端子が前記第４トランジスタ（Ｍ５ａ）のグランド側端子に接続されて第１カレントミラー回路を構成し、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記第３トランジスタ（Ｍ５ｂ）が前記第４トランジスタ（Ｍ５ａ）とともに前記第１カレントミラー回路として作動して、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）を通してグランドに流れる電流を制限することを特徴とする請求項５に記載の出力ドライバー回路。
【請求項７】
前記第３の定電圧回路（ＺＤ３）は、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧を一定電圧に設定する第１ツェナーダイオードであり、
前記第１ツェナーダイオード（ＺＤ３）により設定される前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子とソース端子との間の電圧は、前記第１定電圧回路（ＺＤ１）により設定される前記電源と前記第３トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする請求項５または６に記載の出力ドライバー回路。
【請求項８】
電源とグランドとの間に配置されるｐＭＯＳトランジスタ（Ｍ１）と、前記ｐＭＯＳトランジスタとグランドとの間に配置されるｎＭＯＳトランジスタ（Ｍ２）と、前記電源とグランドとの間に配置される第１トランジスタ（Ｍ３）と、前記第１トランジスタ（Ｍ３）とグランドとの間に配置される第２トランジスタ（Ｍ４）と、
前記第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、前記第５トランジスタのゲート端子とグランドとの間に配置されて前記第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、前記電源と前記第５トランジスタのゲートとの間に配置されて前記電源から前記第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
前記第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）が前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）の間の第２共通接続端子（３１）が前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続され、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を前記第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。
【請求項９】
前記第１のトランジスタ（Ｍ３）がオンして前記第２のトランジスタ（Ｍ４）がオフしたとき、前記第５トランジスタ（Ｍ６ｂ）がオフすることにより、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ５ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする請求項８に記載の出力ドライバー回路。
【請求項１０】
前記第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ前記第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、前記第５トランジスタ（Ｍ６ｂ）が、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第５、第２のトランジスタ（Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、前記ｐＭＯＳトランジスタがオフからオンに変化し、さらに前記第１共通接続端子（３０）の電位が低下して前記ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項８または９に記載の出力ドライバー回路。
【請求項１１】
前記第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ前記第２トランジスタ（Ｍ４）がオンからオフに変化する際には、前記第５トランジスタ（Ｍ６ｂ）が、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に突入電流を流すことにより、前記ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに前記第２共通接続端子（３１）の電位が上昇して前記ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項８ないし１０のいずれか１つに記載の出力ドライバー回路。
【請求項１２】
前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間に配置されて、前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧にする第４の定電圧回路（ＺＤ４）を備えることを特徴とする請求項８に記載の出力ドライバー回路。
【請求項１３】
前記第２電流制限回路（２０ｂ）と前記第２定電圧回路（ＺＤ２）との間に配置される第６トランジスタ（Ｍ６ａ）を備え、
前記第６、第５トランジスタ（Ｍ６ａ、Ｍ６ｂ）は互いのゲート端子が前記第６トランジスタ（Ｍ６ａ）の電源側端子に接続されて第２カレントミラー回路を構成し、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記第５トランジスタ（Ｍ６ｂ）が前記第６トランジスタ（Ｍ６ａ）とともに前記第２カレントミラー回路として作動して、前記電源から前記第１、第５トランジスタ（Ｍ３、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする請求項１２に記載の出力ドライバー回路。
【請求項１４】
前記第４定電圧回路（ＺＤ４）は、前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧を一定電圧に設定する第２ツェナーダイオードであり、
前記第２ツェナーダイオード（ＺＤ４）により設定される前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子とソース端子との間の電圧は、前記第２定電圧回路（ＺＤ２）により設定される前記電源と前記第６トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする請求項１１または１２に記載の出力ドライバー回路。
【請求項１５】
電源とグランドとの間に配置されるｐＭＯＳトランジスタ（Ｍ１）と、前記ｐＭＯＳトランジスタとグランドとの間に配置されるｎＭＯＳトランジスタ（Ｍ２）と、前記電源とグランドとの間に配置される第１トランジスタ（Ｍ３）と、前記第１トランジスタ（Ｍ３）とグランドとの間に配置される第２トランジスタ（Ｍ４）と、
前記第１、第２トランジスタ（Ｍ３、Ｍ４）の間に配置される第３トランジスタ（Ｍ５ｂ）と、前記電源と前記第３トランジスタのゲート端子との間に配置されて前記電源と前記第３トランジスタとの間の電圧を一定電圧にするための第１定電圧回路（ＺＤ１）と、前記第３トランジスタのゲート端子とグランドとの間に配置されて前記電源から前記第１定電圧回路に流れる電流（Ｉ２）を制限する第１電流制限回路（２０ａ）とを備える第１ゲート電圧保護回路（４０）と、
前記第３、第２トランジスタ（Ｍ５ｂ、Ｍ４）の間に配置される第５トランジスタ（Ｍ６ｂ）と、前記第５トランジスタのゲート端子とグランドとの間に配置されて前記第５トランジスタとグランドとの間の電圧を一定電圧にする第２定電圧回路（ＺＤ２）と、前記電源と前記第５トランジスタのゲート端子との間に配置されて前記電源から前記第２定電圧回路（ＺＤ２）を通してグランドに流れる電流（Ｉ１）を制限する第２電流制限回路（２０ｂ）とを備える第２ゲート電圧保護回路（４１）とを備え、
前記第５、第２トランジスタ（Ｍ６ｂ、Ｍ４）の間の第１共通接続端子（３０）が前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に接続され、前記第１、第３トランジスタ（Ｍ３、Ｍ５ｂ）の間の第２共通接続端子（３１）が前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子に接続される出力ドライバー回路であって、
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を前記第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
前記第１トランジスタ（Ｍ３）がオンして前記第２トランジスタ（Ｍ４）がオフしたとき、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を前記第５トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。
【請求項１６】
前記第１トランジスタ（Ｍ３）がオフして前記第２のトランジスタ（Ｍ４）がオンしたとき、前記第３トランジスタ（Ｍ５ｂ）がオフすることにより、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を制限し、
前記第１のトランジスタ（Ｍ３）がオンして前記第２のトランジスタ（Ｍ４）がオフしたとき、前記第５トランジスタ（Ｍ６ｂ）がオフすることにより、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を制限することを特徴とする請求項１５に記載の出力ドライバー回路。
【請求項１７】
前記第１トランジスタ（Ｍ３）がオンからオフに変化し、かつ前記第２のトランジスタ（Ｍ４）がオフからオンに変化する際には、前記第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２のトランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに突入電流を流すことにより、前記ｐＭＯＳトランジスタがオフからオンに変化し、さらに前記第１共通接続端子（３０）の電位が低下して前記ｎＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１５または１６に記載の出力ドライバー回路。
【請求項１８】
前記第１トランジスタ（Ｍ３）がオフからオンに変化し、かつ前記第２トランジスタ（Ｍ４）がオンからオフに変化する際には、前記第３、第５トランジスタ（Ｍ５ｂ、Ｍ６ｂ）が、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子に突入電流を流すことにより、前記ｎＭＯＳトランジスタ（Ｍ２）がオフからオンに変化し、さらに前記第２共通接続端子（３１）の電位が上昇して前記ｐＭＯＳトランジスタ（Ｍ２）がオンからオフに変化することを特徴とする請求項１７に記載の出力ドライバー回路。
【請求項１９】
前記電源と前記第１共通接続端子（３０）との間に配置される第７トランジスタ（Ｍ７）と、
前記第２共通接続端子（３１）とグランドとの間に配置される第８トランジスタ（Ｍ８）と、
電源電圧が閾値以上であるか否かを判定する電圧判定回路（５１）とを備えており、
前記電源電圧が閾値未満であると前記電圧判定回路が判定し、かつ前記第１、第２、第７、第８トランジスタ（Ｍ３、Ｍ４、Ｍ７、Ｍ８）のゲート端子に入力される入力信号（Ｖｉｎ）に応じて、前記第１、第７トランジスタ（Ｍ３、Ｍ７）がオンし、かつ前記第２、第８トランジスタ（Ｍ４、Ｍ８）がオフしたときに、前記電源から前記第７トランジスタ（Ｍ７）および前記第１共通接続端子（３０）を通して前記ｎＭＯＳトランジスタのゲート端子側に電流が流れて前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、かつ前記第２共通接続端子（３１）の電位の上昇に伴って前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、
前記電源電圧が閾値未満であると前記電圧判定回路が判定し、かつ前記入力信号（Ｖｉｎ）に応じて、前記第２、第８トランジスタ（Ｍ４、Ｍ８）がオンし、前記第１、第７トランジスタ（Ｍ３、Ｍ７）がオフしたときに、前記ｐＭＯＳトランジスタのゲート端子側から前記第２共通接続端子（３１）および前記第８トランジスタ（Ｍ８）を通してグランドに電流が流れて前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記第１共通接続端子（３０）の電位の低下に伴って前記ｎＭＯＳトランジスタ（Ｍ２）がオフすることを特徴とする請求項１８に記載の出力ドライバー回路。
【請求項２０】
前記電源電圧が閾値以上であると前記電圧判定回路が判定し、かつ前記入力信号（Ｖｉｎ）に応じて、前記第２トランジスタ（Ｍ４）がオンし、前記第１、第７、第８トランジスタ（Ｍ３、Ｍ７、Ｍ８）がオフしたときに、前記ｐＭＯＳトランジスタ（Ｍ１）がオンし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオフし、前記ｐＭＯＳトランジスタ（Ｍ１）のゲート端子側から前記第３、第５、第２トランジスタ（Ｍ５ｂ、Ｍ６ｂ、Ｍ４）を通してグランドに流れる電流を前記第３トランジスタ（Ｍ５ｂ）がそのゲート端子と電源側端子との間の電圧に応じて制限し、
前記電源電圧が閾値以上であると前記電圧判定回路が判定し、かつ前記入力信号（Ｖｉｎ）に応じて、前記第１トランジスタ（Ｍ３）がオンし、前記第２、第７、第８トランジスタ（Ｍ４、Ｍ７、Ｍ８）がオフしたときに、前記ｐＭＯＳトランジスタ（Ｍ１）がオフし、かつ前記ｎＭＯＳトランジスタ（Ｍ２）がオンし、前記電源から前記第１、第３、第５トランジスタ（Ｍ３、Ｍ５ｂ、Ｍ６ｂ）を通して前記ｎＭＯＳトランジスタ（Ｍ２）のゲート端子側に流れる電流を前記第６トランジスタ（Ｍ６ｂ）がそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする請求項１９に記載の出力ドライバー回路。
【請求項２１】
前記電圧判定回路（５１）は、前記電源電圧が閾値以上であるときにハイレベル信号を出力し、前記電源電圧が閾値未満であるときにローレベル信号を出力するコンパレータ（５２）を備えており、
前記コンパレータの出力信号のレベルがハイレベルであるときにローレベル信号を出力し、前記コンパレータの出力信号のレベルがローレベルであるときにハイレベル信号を出力するＮＯＴゲート（５４）と、
ハイレベル或いはローレベルの前記入力信号と前記ＮＯＴゲートの出力信号とに基づいてＡＮＤ演算するＡＮＤゲート（５５）と、
前記入力信号と前記コンパレータの出力信号とに基づいてＯＲ演算するＯＲゲート（５０）と、を備え、
前記ＡＮＤゲート（５５）の出力信号レベルがローレベルのとき、前記第８トランジスタ（Ｍ８）が前記ＡＮＤゲートの出力信号に基づいてオフし、前記ＡＮＤゲートの出力信号レベルがハイレベルのとき、前記第８トランジスタ（Ｍ８）が前記ＡＮＤゲートの出力信号に基づいてオンし、
前記入力信号（Ｖｉｎ）のレベルがローレベルのとき、前記第１トランジスタ（Ｍ３）が前記入力信号に基づいてオンし、前記第２トランジスタ（Ｍ４）が前記入力信号に基づいてオフし、前記入力信号のレベルがハイレベルのとき、前記第１トランジスタ（Ｍ３）が前記入力信号に基づいてオフし、前記第２トランジスタ（Ｍ４）が前記入力信号に基づいてオンし、
前記ＯＲゲート（５０）の出力信号のレベルがローレベルのときには、前記第７トランジスタ（Ｍ７）が前記ＯＲゲートの出力信号に基づいてオンし、前記ＯＲゲートの出力信号のレベルがハイレベルのときには、前記第７トランジスタ（Ｍ７）が前記ＯＲゲートの出力信号に基づいてオフすることを特徴とする請求項１９または２０に記載の出力ドライバー回路。
【請求項２２】
前記第７トランジスタ（Ｍ７）と前記第１共通接続端子（３０）との間に配置されて前記第７トランジスタ（Ｍ７）から前記第１共通接続端子（３０）に流れる電流を制限する第１の抵抗素子（Ｒｂ）を備えることを特徴とする請求項１９ないし２１のいずれか１つに記載の出力ドライバー回路。
【請求項２３】
前記第２共通接続端子（３１）と前記第８トランジスタ（Ｍ８）との間に配置されて前記第２共通接続端子（３１）から前記第８トランジスタ（Ｍ８）に流れる電流を制限する第２抵抗素子（Ｒａ）を備えることを特徴とする請求項１９ないし２２のいずれか１つに記載の出力ドライバー回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８５１４５（Ｐ２０１３−８５１４５Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２４２２２（Ｐ２０１１−２２４２２２）
【出願日】平成２３年１０月１１日（２０１１．１０．１１）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月１１日（２０１１．１０．１１）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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