半導体集積回路
【課題】絶縁ゲート電界効果トランジスタ構造を有するトランジスタのスクリーニングを可能として、出力端子にサージ電圧が印加された場合のサージ電圧のエネルギー吸収能力を改善する。
【解決手段】集積回路ＩＣは、トランジスタ２を含む出力バッファ回路１００とプリドライバ３００とを具備する出力回路１０を内蔵する。出力バッファ回路１００の出力ＯＵＴは、ＩＣ外部と接続可能である。プリドライバ３００の出力はトランジスタ２の絶縁ゲート電界効果トランジスタ構造の制御ゲートに接続され、ソース領域と基板領域は第１接地線Ｄ＿ＧＮＤに接続され、プリドライバ３００は第２接地線Ｌ＿ＧＮＤに接続される。第１と第２の接地線Ｄ＿ＧＮＤ、Ｌ＿ＧＮＤは第１と第２の接地端子ＰＡＤ＿Ｇ１、Ｇ２を介してＩＣ外部と接続可能とされる。出力回路１０は、第１と第２の接地線Ｄ＿ＧＮＤ、Ｌ＿ＧＮＤの間に接続された出力保護ダイオード１１を更に具備する。
【解決手段】集積回路ＩＣは、トランジスタ２を含む出力バッファ回路１００とプリドライバ３００とを具備する出力回路１０を内蔵する。出力バッファ回路１００の出力ＯＵＴは、ＩＣ外部と接続可能である。プリドライバ３００の出力はトランジスタ２の絶縁ゲート電界効果トランジスタ構造の制御ゲートに接続され、ソース領域と基板領域は第１接地線Ｄ＿ＧＮＤに接続され、プリドライバ３００は第２接地線Ｌ＿ＧＮＤに接続される。第１と第２の接地線Ｄ＿ＧＮＤ、Ｌ＿ＧＮＤは第１と第２の接地端子ＰＡＤ＿Ｇ１、Ｇ２を介してＩＣ外部と接続可能とされる。出力回路１０は、第１と第２の接地線Ｄ＿ＧＮＤ、Ｌ＿ＧＮＤの間に接続された出力保護ダイオード１１を更に具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路を内蔵する半導体集積回路に関し、特に絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
プラズマディスプレイパネル(ＰＤＰ)は、ブラウン管と比較すると画面の大型化が容易である一方、液晶ディスプレイ(ＬＣＤ)と比較すると視野角が広いことから、大画面ディスプレイパネルの高精細化のために近年、急速に普及している。
【０００３】
プラズマディスプレイパネル(ＰＤＰ)は、アドレスドライバＩＣとスキャンドライバＩＣとの２種類の半導体集積回路によって駆動される。この２種類の半導体集積回路は、１００Ｖから２００Ｖの耐圧を有する出力回路を６４個から３８４個まで内蔵するものである。更に、スキャンドライバＩＣは高耐圧特性だけではなく４００ｍＡ〜１５００ｍＡまでの大電流駆動能力が必要とされるので、スキャンドライバＩＣの出力回路は電流駆動能力の大きな出力素子を内蔵する必要がある。
【０００４】
下記特許文献１には、プラズマディスプレイパネル(ＰＤＰ)の複数のＸ電極と複数のＹ電極と複数のアドレス電極とを駆動する方法が記載されている。プラズマディスプレイパネル(ＰＤＰ)では、複数のＸ電極と複数のＹ電極とは互いに平行に配置され、複数のアドレス電極はＸ電極およびＹ電極と交差するように配置される。リセット期間では、Ｘ電極は負電圧に維持され、Ｙ電極に正電圧から徐々に増加するランプ電圧を印加して、アドレス電極にゼロボルトを印加して、全ての表示セルを均一に初期化する。アドレス期間では、Ｘ電極は正電圧に維持され、Ｙ電極に１ライン毎に順次大きな負電圧を印加(走査)して、選択する表示セルのアドレス電極に正のアドレス電圧を印加(走査)することで、選択する表示セルにはＹ電極とアドレス電極との間の電圧によって放電が発生する。サステイン期間では、アドレス電極にはゼロボルトを印加して、Ｘ電極とＹ電極には正のサステイン電圧と負のサステイン電圧が交互に印加され、アドレス期間で選択された表示セルが放電発光を繰り返すものである。
【０００５】
更に下記特許文献１には、プラズマディスプレイパネル(ＰＤＰ)のアドレス電極を駆動するアドレスドライバが、プルアップ出力トランジスタと、プルダウン出力トランジスタと、レベルシフト回路によって構成されることも記載されている。プルアップ出力トランジスタは電源電圧とアドレス電極との間に接続され、プルダウン出力トランジスタはアドレス電極と接地電圧との間に接続され、プルアップ出力トランジスタの制御入力端子に接続されたレベルシフト回路は、電源電圧側にラッチ回路形式で接続された２個のｐチャネルＭＯＳＦＥＴと、接地電圧側に差動回路形式で接続された２個のｎチャネルＭＯＳＦＥＴとによって構成されている。
【０００６】
更に、下記特許文献２には、プラズマディスプレイパネルに配置された走査線を駆動するためのスキャンドライバの負荷駆動回路が、プルアップ出力トランジスタと、プルダウン出力トランジスタと、レベルシフト回路によって構成されることも記載されている。プルアップ出力トランジスタは第１電源と出力端子との間に接続され、プルダウン出力トランジスタは出力端子と第２電源との間に接続され、プルアップ出力トランジスタの制御入力端子に接続されたレベルシフト回路は、第１電源側にラッチ回路形式で接続された２個のｐチャネルＭＯＳＦＥＴと、第２電源側に差動回路形式で接続された２個のｎチャネルＭＯＳＦＥＴとによって構成されている。
【０００７】
一方、従来から半導体集積回路を静電放電(ＥＳＤ：Electrostatic Discharge)による破壊から保護するために、半導体集積回路はＥＳＤ保護回路を具備している。
【０００８】
下記特許文献３には、複数の電源端子と複数の接地端子とを有する半導体集積回路において、複数の電源端子の間および複数の接地端子の間に双方向電源間ＥＳＤ保護素子および双方向接地間ＥＳＤ保護素子を接続することが記載されている。双方向電源間ＥＳＤ保護素子と双方向接地間ＥＳＤ保護素子とは、いわゆるバックツーバックダイオード(Back-to-back diode)と呼ばれる逆並列接続された２個のｐｎ接合ダイオードによって構成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１０７６９７号 公報
【特許文献２】特開２００９−８９３４９号 公報
【特許文献３】特開２００１−２９８１５７号 公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者等は本発明に先立って、プラズマディスプレイパネル(ＰＤＰ)上に配置された走査線を駆動するためのスキャンドライバと呼ばれる半導体集積回路の開発に従事した。
【００１１】
図７は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【００１２】
図７に示したスキャンドライバとして構成された半導体集積回路ＩＣの出力回路(ＯＣ)１０は、外部から供給される高電源電圧ＶDDHによって動作する高耐圧回路としての出力バッファ回路(ＯＢ)１００とレベルシフト回路(ＬＳ)２００と、外部から供給される低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００とを含んでいる。尚、低電源電圧ＶDDは略５ボルトの電圧で、高電源電圧ＶDDHは略１００ボルトから２００ボルトの電圧である。
【００１３】
図７に示すように、高耐圧回路としての出力バッファ回路(ＯＢ)１００においては、プルアップ出力トランジスタとしての高耐圧ＰチャネルＭＯＳトランジスタ１のソース・ドレイン電流経路は高電源電圧ＶDDHと出力端子ＯＵＴの間に接続されて、プルダウン出力トランジスタとしての高耐圧絶縁ゲートバイポーラトランジスタ(以下、ＩＧＢＴと言う)２のコレクタ・エミッタ電流経路は出力端子ＯＵＴと接地電源ＧＮＤとの間に接続されている。尚、ＩＧＢＴ２は、その入力部とその出力部とはＮチャネルＭＯＳトランジスタとＰＮＰバイポーラトランジスタによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタ・エミッタ電流経路での大電流駆動能力とを持つものである。また更にプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタとエミッタとには、サステイン期間に接地電圧ＧＮＤから放電電流を流すダイオード(ＬＯ＿Ｄｉ)９のカソードとアノードとがそれぞれ接続されている。
【００１４】
プラズマディスプレイパネル(ＰＤＰ)ではアドレスドライバＩＣの出力パルスとスキャンドライバＩＣの出力パルスとの組み合わせによって、表示セルの選択・非選択が実行される。アドレス期間の選択の場合にはプルダウン出力トランジスタの高耐圧ＩＧＢＴ２がオンする一方、アドレス期間の非選択の場合にはプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１がオンすることにより波形が出力される。選択された表示セルは、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２を介して大電流を流し、予備放電が実行される。サステイン期間では、アドレス期間に選択された表示セルは繰り返しパルスによって放電を持続して、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２は出力端子ＯＵＴから接地電圧ＧＮＤに放電電流を流し、ダイオード(ＬＯ＿Ｄｉ)９は接地電圧ＧＮＤから出力端子ＯＵＴに放電電流を流す。
【００１５】
高耐圧回路としてのレベルシフト回路(ＬＳ)２００は、高電源電圧ＶDDHにラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と、接地電源ＧＮＤに差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４によって構成されている。すなわち、２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６のソースは高電源電圧ＶDDHに接続され、高耐圧ＰチャネルＭＯＳトランジスタ５のゲートは高耐圧ＰチャネルＭＯＳトランジスタ６のドレインと高耐圧ＮチャネルＭＯＳトランジスタ４のドレインとに接続され、高耐圧ＰチャネルＭＯＳトランジスタ６のゲートは高耐圧ＰチャネルＭＯＳトランジスタ５のドレインと高耐圧ＮチャネルＭＯＳトランジスタ３のドレインとに接続されている。２個の高耐圧ＮチャネルＭＯＳトランジスタ３、４のソースは接地電源ＧＮＤに接続されて、高耐圧ＮチャネルＭＯＳトランジスタ３の制御ゲートは、図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ａによって駆動される。小振幅駆動出力信号Ａは、略５ボルトの低電源電圧ＶDDによって動作するインバータ１０の入力端子に供給され、インバータ１０の出力端子から生成される小振幅駆動出力信号Ａの反転信号により高耐圧ＮチャネルＭＯＳトランジスタ４の制御ゲートが駆動される。
【００１６】
従って、小振幅駆動出力信号Ａがローレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインの共通接続ノードであるレベルシフト回路(ＬＳ)２００の出力端子はローレベルの接地電圧ＧＮＤとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１はオン状態となる。
【００１７】
反対に、小振幅駆動出力信号Ａがハイレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインの共通接続ノードであるレベルシフト回路(ＬＳ)２００の出力端子はハイレベルの高電源電圧ＶDDHとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１はオフ状態となる。
【００１８】
以上説明したように、高電源電圧ＶDDHによって動作するレベルシフト回路(ＬＳ)２００は、電圧振幅が略５ボルトの小振幅駆動出力信号Ａに応答して、略１００〜２００ボルトの高電源電圧ＶDDHに対応する高電圧振幅の出力信号を生成して、高耐圧出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１を駆動するものである。
【００１９】
略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００は、図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ｂに応答するＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。すなわち、電圧振幅が略５ボルトの小振幅信号ＢはＰチャネルＭＯＳトランジスタ７のゲートとＮチャネルＭＯＳトランジスタ８のゲートとに供給され、ＰチャネルＭＯＳトランジスタ７のソースは略５ボルトの低電源電圧ＶDDに接続され、ＮチャネルＭＯＳトランジスタ８のソースは接地電源ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタ７のドレインとＮチャネルＭＯＳトランジスタ８のドレインに生成されるプリドライバ(ＰＤ)３００の出力信号は、高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートを駆動する。
【００２０】
図７に示したスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作について、以下に説明する。
【００２１】
小振幅信号Ａがハイレベルで小振幅信号Ｂがローレベルである期間において、プリドライバ(ＰＤ)３００ではＰチャネルＭＯＳトランジスタ７はオン状態、ＮチャネルＭＯＳトランジスタ８はオフ状態となって、レベルシフト回路(ＬＳ)２００では高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となるので、出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴは接地電源ＧＮＤの電圧レベルに設定される。
【００２２】
小振幅信号Ａがローレベルで小振幅信号Ｂがハイレベルである期間において、プリドライバ(ＰＤ)３００ではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となって、レベルシフト回路(ＬＳ)２００では高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となるので、出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴは高電源電圧ＶDDHの電圧レベルに設定される。
【００２３】
一方、本発明者等は本発明に先立って半導体集積回路の微細化半導体プロセスを利用することによって、図７に示したスキャンドライバ半導体集積回路ＩＣに形成されるＭＯＳトランジスタの微細化を検討した。
【００２４】
すなわち、良く知られているようにゲート絶縁膜圧ＴＯＸの薄膜化およびチャネル長Ｌの縮小化によって、ＭＯＳトランジスタの性能を向上することが可能となり、その結果、チャネル幅Ｗも縮小可能となるため、半導体チップのチップ占有面積が可能となるものである。
【００２５】
しかしながら、ＭＯＳトランジスタの微細化によって、良く知られているように、半導体集積回路の初期故障率が増加する。すなわち、初期故障率(ＥＦＲ：Early Failure Rate)は、時間経過に対して単調減少する。半導体デバイスの初期故障の大部分は、ウェーハ製造プロセス中にデバイスに作り込まれた欠陥に起因する。欠陥の原因として最も多いものは、ウェーハ製造工程中のダスト付着による欠陥と、ゲート酸化膜中の欠陥やシリコン基板中の結晶欠陥等である。
【００２６】
半導体製造プロセスに起因する欠陥を含んだ半導体デバイスは、そのほとんどが製造工程中で故障となり最終選別工程で不良として取り除かれる。しかし、比較的軽微な欠陥を含んだ半導体デバイスは、ある程度の確率で最終測定時には不良として検出されずに、最終測定に合格して製品として出荷されてしまう場合がある。この軽微な欠陥を含んだ半導体デバイスは、比較的短期間の電圧や温度等のストレス印加により故障となる場合が多く、電子機器への半導体デバイスの組み込み工程や電子機器として製品出荷された後の初期段階において故障となり、短期間で高い故障率を示す。
【００２７】
従って、半導体デバイスの製造では、製品出荷前の段階で短時間のストレスを印加することで初期欠陥を含んだ半導体デバイスを取り除くためのスクリーニングテストが行なわれている。このストレス試験により初期欠陥を内在する半導体デバイスがある程度取り除かれた半導体製品群は、市場における初期故障率が改善され、長期間に高い品質を維持することができる。
【００２８】
図８は、本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣの構成を示す図である。
【００２９】
図８に示す本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣが、図７に示したスキャンドライバの半導体集積回路ＩＣと相違するのは下記の点である。
【００３０】
すなわち、図８に示すスキャンドライバ半導体集積回路ＩＣでは、高耐圧回路としての出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のエミッタとサステイン期間に放電電流を流すダイオード(ＬＯ＿Ｄｉ)９のアノードとは、接地電圧ＧＮＤに直接接続されるのではなくドライバ接地線Ｄ＿ＧＮＤと第１接地パッドＰＡＤ＿Ｇ１に接続されている。
【００３１】
次に、図８に示すスキャンドライバ半導体集積回路ＩＣでは、レベルシフト回路(ＬＳ)２００の高耐圧NチャネルＭＯＳトランジスタ３、４のソースとプリドライバ(ＰＤ)３００のＮチャネルＭＯＳトランジスタ８のソースとは、接地電圧ＧＮＤに直接接続されるのではなくロジック接地線Ｌ＿ＧＮＤと第２接地パッドＰＡＤ＿Ｇ２に接続されている。
【００３２】
図５は、図１および図８に示すスキャンドライバ半導体集積回路ＩＣの高耐圧回路としての出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。
【００３３】
図５(Ａ)に示す回路素子シンボルの高耐圧ＩＧＢＴは、図５(Ｂ)の等価回路に示すように入力部とその出力部とはＮチャネルＭＯＳトランジスタＮ−ＭＯＳとＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓによってそれぞれ構成される。ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲートＧは、高耐圧ＩＧＢＴの制御ゲートＧとなり、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレインＤはＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのベースＢと接続される。ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのエミッタＥは高耐圧ＩＧＢＴのコレクタＣとなり、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのコレクタＣとＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソースＳは共通接続され高耐圧ＩＧＢＴのエミッタＥとなる。
【００３４】
図５(Ｂ)の高耐圧ＩＧＢＴの等価回路は、図５(Ｃ)の半導体デバイス構造によって実現される。すなわち、高耐圧ＩＧＢＴのコレクタ端子Ｃに接続されたＰ＋型不純物領域と、Ｎ型不純物領域と、Ｐ型不純物領域とにより、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのエミッタ領域と、ベース領域と、コレクタ領域がそれぞれ形成されている。更にＮ型不純物領域と、Ｐ型不純物領域と、Ｎ＋型不純物領域と、高耐圧ＩＧＢＴのゲート端子Ｇに接続された導電層とによって、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレイン領域と、基板領域と、ソース領域と、ゲート電極がそれぞれ形成されている。また、高耐圧ＩＧＢＴのエミッタ端子Ｅと接続される電極は、Ｐ＋型不純物領域およびＮ＋型不純物領域とオーミック・接触を形成することにより、高耐圧ＩＧＢＴのエミッタ端子Ｅの動作電圧がＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソース領域とＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのコレクタ領域とに供給されるものである。尚、図５(Ｃ)には図示されていないが、高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極とＰ型不純物領域との間には、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲート絶縁膜としての二酸化シリコン膜が形成されている。
【００３５】
スキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために、図５(Ｃ)の半導体デバイス構造において、ゲート端子Ｇとエミッタ端子Ｅとの間にストレスとして１０Ｖの電圧を印加するものとする。この場合に、例えば高耐圧ＩＧＢＴのゲート端子Ｇとエミッタ端子Ｅに略５ボルトの正電圧と略−５ボルトの負電圧とがそれぞれ印加されることによって、高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極の直下のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。ストレス電圧の値は、一般的には半導体製造プロセスによって最適値が決定される。また、正電圧と負電圧の比率も、場合によって変化する。
【００３６】
上述したスクリーニングを実行するために、図８に示す本発明に先立って本発明者等によって検討されたスキャンドライバ半導体集積回路ＩＣでは、ドライバ接地線Ｄ＿ＧＮＤと第１接地パッドＰＡＤ＿Ｇ１とに略−５ボルトの負電圧が印加される一方、ロジック接地線Ｌ＿ＧＮＤと第２接地パッドＰＡＤ＿Ｇ２とに略ゼロボルトの接地電圧ＧＮＤが印加され、更に高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートにはプリドライバ(ＰＤ)３００の略５ボルトの低電源電圧ＶDDのハイレベル出力信号が印加される。
【００３７】
具体的には、図８に示したスキャンドライバ半導体集積回路ＩＣの複数の半導体ペレットを含んだ半導体ウェーファの段階で、スクリーニングが実行される。複数の半導体ペレットの各第１接地パッドＰＡＤ＿Ｇ１と各第２接地パッドＰＡＤ＿Ｇ２にそれぞれ接触端子を電気的に接続することで、高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。このプルダウン出力トランジスタの高耐圧ＩＧＢＴ２は、レベルシフト回路(ＬＳ)２００の２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と２個の高耐圧NチャネルＭＯＳトランジスタ３、４やプリドライバ(ＰＤ)３００のＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８と比較して極めて大きな素子サイズを有している。従って、スクリーニングのストレス印加によってゲート絶縁膜の初期欠陥が加速的に悪化してゲート絶縁膜のリーク電流が増大する際に、極めて大きな素子サイズを有するプルダウン出力トランジスタの高耐圧ＩＧＢＴ２はリーク電流の測定が容易なものである。
【００３８】
尚、このスクリーニングのストレス印加時には、高電源電圧ＶDDHは、通常オープン状態とされる。
【００３９】
更に、図８に示す本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣでは、静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２に近接して接続されている。この静電保護回路ＥＳＤは、スキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために電気的に分離された第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２との間にＩＣ外部から印加されるサージ電圧のエネルギーを吸収することで、ＩＣ内部の半導体デバイスを静電破壊から保護するものである。尚、この静電保護回路ＥＳＤにおいては、上記特許文献３に記載されたような双方向性導通ＥＳＤ保護素子が使用されるのではなく、特に一方向性導通ＥＳＤ保護素子が使用されている。すなわち、この静電保護回路ＥＳＤを双方向性導通ＥＳＤ保護素子によって構成すると、スクリーニングのストレス電圧を印加できなくなってスクリーニングが不可能となるので、ストレス電圧を印加可能な極性を有する一方向性導通ＥＳＤ保護素子が使用されたものである。
【００４０】
しかし、本発明者等が本発明に先立って図８に示すスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣを更に詳細に検討したところ、以下のような問題が見い出されたものである。
【００４１】
それは、高耐圧出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加される際に、高耐圧出力バッファ回路(ＯＢ)１００自身のサージ電圧のエネルギーの吸収能力が低下して、高耐圧出力バッファ回路(ＯＢ)１００が静電破壊されると言うものである。
【００４２】
図７に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣでは、高耐圧出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加される際に、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタ端子と制御ゲート端子との間の寄生容量を介して高電圧がプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲート端子に印加されて、高耐圧ＩＧＢＴ２がオン状態となるものである。従って、高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２自身が、出力端子ＯＵＴに印加されるサージ電圧のエネルギーを吸収する能力を有していた。
【００４３】
しかし、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣでは、スクリーニングを可能とするために第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とが電気的に分離され、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとが電気的に分離された。従って、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとの分離によってドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスが、分離される以前の接地線の寄生インダクタンスよりも増加することとなった。その結果、高耐圧の出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加されて高耐圧ＩＧＢＴ２がオン状態となる際に、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスでの電圧降下によって高耐圧ＩＧＢＴ２の導通度が低下するものとなった。
【００４４】
特に、プラズマディスプレイパネル(ＰＤＰ)を駆動する図８に示したスキャンドライバＩＣは、１００Ｖ〜２００Ｖの耐圧を有する出力回路(ＯＣ)１０を６４個から９６個まで内蔵するものである。従って、多数の出力回路(ＯＣ)１０の中で第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とから離間されて半導体チップの中央部に配置された出力回路(ＯＣ)１０に含まれる高耐圧の出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加される際に、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスが大きくなり高耐圧出力バッファ回路(ＯＢ)１００自身のサージ電圧のエネルギーの吸収能力が低下するものである。
【００４５】
図９は、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成をより詳細に示す図である。
【００４６】
図９に示すスキャンドライバ半導体集積回路ＩＣは、図７と図８とに示した出力回路(ＯＣ)１０と同様に構成された複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎを含んでいる。また、図９に示すスキャンドライバ半導体集積回路ＩＣにおいても、図８と同様に静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２に近接して接続されている。
【００４７】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに近接して配置された出力回路(ＯＣ)１０＿０は、高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０とを含んでいる。
【００４８】
高耐圧出力バッファ回路(ＯＢ＿０)１００＿０は、図７および図８と同様にプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１とプルダウン出力トランジスタの高耐圧ＩＧＢＴ２とダイオード(ＬＯ＿Ｄｉ)９を含んでいる。高耐圧出力バッファ回路(ＯＢ＿０)１００＿０の出力端子ＯＵＴ＿０は、第１出力パッドＰＡＤ＿０として、スキャンドライバ半導体集積回路ＩＣの外部に導出される。
【００４９】
レベルシフト回路(ＬＳ)２００＿０は、図７および図８と同様に、ラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４とによって構成されている。プリドライバ(ＰＤ)３００＿０は、図７および図８と同様に、ＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。
【００５０】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに２番目に近接して配置された出力回路(ＯＣ)１０＿１は、高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とを含んでいる。出力回路(ＯＣ)１０＿１の高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【００５１】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とから最遠に離間して配置された出力回路(ＯＣ)１０＿Ｎは、高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとを含んでいる。出力回路(ＯＣ)１０＿Ｎの高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【００５２】
図９に示したスキャンドライバ半導体集積回路ＩＣでは、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとの分離によってドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとはそれぞれ複数の寄生インダクタンスＬｐを含んでいる。従って、図９に示したスキャンドライバ半導体集積回路ＩＣでは、第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２から最遠に離間して配置された出力回路(ＯＣ)１０＿Ｎの高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎ自身のサージ電圧のエネルギーの吸収能力が低下するものである。
【００５３】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００５４】
従って、本発明の目的とするところは、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することにある。
【００５５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００５６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００５７】
すなわち、本発明の代表的な実施の形態は、プルアップ出力トランジスタ(１)とプルダウン出力トランジスタ(２)とを含む出力バッファ回路(１００＿Ｎ)と、前記出力バッファ回路(１００＿Ｎ)の前記プルダウン出力トランジスタ(２)の制御入力端子を駆動するプリドライバ(３００＿Ｎ)とを具備する出力回路(１０＿Ｎ)を内蔵する半導体集積回路(ＩＣ)である(図１、図１０参照)。
【００５８】
前記出力バッファ回路(１００＿Ｎ)の前記プルアップ出力トランジスタ(１)と前記プルダウン出力トランジスタ(２)との共通接続ノードは、出力端子(ＯＵＴ＿Ｎ)として前記半導体集積回路(ＩＣ)の外部と接続可能とされる。
【００５９】
前記プルダウン出力トランジスタ(２)は、絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)を少なくとも有するものである(図５(Ｂ)、図５(Ｃ)参照)。
【００６０】
前記プリドライバ(３００＿Ｎ)の出力端子は、前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)の制御ゲート電極に接続される。
【００６１】
前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)のソース領域と基板領域は第１接地線(Ｄ＿ＧＮＤ)に接続され、前記プリドライバ(３００＿Ｎ)は第２接地線(Ｌ＿ＧＮＤ)に接続される。
【００６２】
前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)とは、第１接地端子(ＰＡＤ＿Ｇ１)と第２接地端子(ＰＡＤ＿Ｇ２)とを介してそれぞれ前記半導体集積回路(ＩＣ)の前記外部と接続可能とされる。
【００６３】
前記出力回路(１０＿Ｎ)は、前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)の間に接続された出力保護ダイオード(１１＿Ｎ)を更に具備することを特徴とするものである(図１、図１０参照)。
【発明の効果】
【００６４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６５】
すなわち、本発明によれば、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することができる。
【図面の簡単な説明】
【００６６】
【図１】図１は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの構成をより詳細に示す図である。
【図３】図３は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣのチップレイアウトを示す図である。
【図４】図４は、図３に示したチップレイアウトを有する本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの半導体チップの上部に形成された第１層と第２層のアルミニューム配線ＡＬ＿１、ＡＬ＿２を示す図である。
【図５】図５は、図１および図８に示すスキャンドライバ半導体集積回路ＩＣの高耐圧回路としての出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。
【図６】図６は、図３に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの出力バッファ(ＯＢ)１００とプリドライバ(ＰＤ)３００のデバイス構造を示す図である。
【図７】図７は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【図８】図８は、本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣの構成を示す図である。
【図９】図９は、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成をより詳細に示す図である。
【図１０】図１０は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの他の構成を示す図である。
【発明を実施するための形態】
【００６７】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００６８】
〔１〕本発明の代表的な実施の形態は、プルアップ出力トランジスタ(１)とプルダウン出力トランジスタ(２)とを含む出力バッファ回路(１００＿Ｎ)と、前記出力バッファ回路(１００＿Ｎ)の前記プルダウン出力トランジスタ(２)の制御入力端子を駆動するプリドライバ(３００＿Ｎ)とを具備する出力回路(１０＿Ｎ)を内蔵する半導体集積回路(ＩＣ)である(図１、図１０参照)。
【００６９】
前記出力バッファ回路(１００＿Ｎ)の前記プルアップ出力トランジスタ(１)と前記プルダウン出力トランジスタ(２)との共通接続ノードは、出力端子(ＯＵＴ＿Ｎ)として前記半導体集積回路(ＩＣ)の外部と接続可能とされる。
【００７０】
前記プルダウン出力トランジスタ(２)は、絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)を少なくとも有するものである(図５(Ｂ)、図５(Ｃ)参照)。
【００７１】
前記プリドライバ(３００＿Ｎ)の出力端子は、前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)の制御ゲート電極に接続される。
【００７２】
前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)のソース領域と基板領域は第１接地線(Ｄ＿ＧＮＤ)に接続され、前記プリドライバ(３００＿Ｎ)は第２接地線(Ｌ＿ＧＮＤ)に接続される。
【００７３】
前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)とは、第１接地端子(ＰＡＤ＿Ｇ１)と第２接地端子(ＰＡＤ＿Ｇ２)とを介してそれぞれ前記半導体集積回路(ＩＣ)の前記外部と接続可能とされる。
【００７４】
前記出力回路(１０＿Ｎ)は、前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)の間に接続された出力保護ダイオード(１１＿Ｎ)を更に具備することを特徴とするものである(図１、図１０参照)。
【００７５】
前記実施の形態によれば、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することができる。
【００７６】
好適な実施の形態では、前記出力保護ダイオード(１１＿Ｎ)は、前記第１接地線(Ｄ＿ＧＮＤ)にアノードが接続されて前記第２接地線(Ｌ＿ＧＮＤ)にカソードが接続された一方向性導通素子であることを特徴とするものである(図１参照)。
【００７７】
他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、前記第１接地端子(ＰＡＤ＿Ｇ１)にアノードが接続されて前記第２接地端子(ＰＡＤ＿Ｇ２)にカソードが接続された他の一方向性導通素子(Ｄ)を含む静電保護回路(ＥＳＤ)を更に内蔵することを特徴とするものである(図１参照)。
【００７８】
更に他の好適な実施の形態では、前記プルアップ出力トランジスタ(１)は、高電源電圧(ＶDDH)と前記出力バッファ回路(１００＿Ｎ)の前記出力端子(ＯＵＴ＿Ｎ)との間に接続される。
【００７９】
前記出力回路(１０＿Ｎ)は、前記高電源電圧(ＶDDH)と前記第２接地線(Ｌ＿ＧＮＤ)の間に接続されたレベルシフト回路(２００＿Ｎ)を更に具備する。
【００８０】
前記レベルシフト回路(２００＿Ｎ)は、前記高電源電圧(ＶDDH)に接続された第１と第２のプルアップ・トランジスタ(５、６)と、前記第２接地線(Ｌ＿ＧＮＤ)に接続された第１と第２のプルダウン・トランジスタ(３、４)とを含む。
【００８１】
前記第１のプルアップ・トランジスタ(５)の出力電流経路と前記第１のプルダウン・トランジスタ(３)の出力電流経路とは、前記高電源電圧(ＶDDH)と前記第２接地線(Ｌ＿ＧＮＤ)との間に直列接続される。
【００８２】
前記第２のプルアップ・トランジスタ(６)の出力電流経路と前記第２のプルダウン・トランジスタ(４)の出力電流経路とは、前記高電源電圧(ＶDDH)と前記第２接地線(Ｌ＿ＧＮＤ)との間に直列接続される。
【００８３】
前記第１のプルダウン・トランジスタ(３)と前記第２のプルダウン・トランジスタ(４)とは、第１入力信号(Ａ＿Ｎ)に応答して相補的に動作するものである。
【００８４】
前記第１のプルアップ・トランジスタ(５)の制御入力は、前記第２のプルアップ・トランジスタ(６)の出力電極と前記第２のプルダウン・トランジスタ(４)の出力電極と前記プルアップ出力トランジスタ(１)の制御入力とに接続される。
【００８５】
前記第２のプルアップ・トランジスタ(６)の制御入力は、前記第１のプルアップ・トランジスタ(５)の出力電極と前記第１のプルダウン・トランジスタ(３)の出力電極とに接続されたことを特徴とするものである(図１参照)。
【００８６】
より好適な実施の形態では、前記プリドライバ(３００＿Ｎ)は、第３のプルアップ・トランジスタ(７)と第３のプルダウン・トランジスタ(８)とを含む。
【００８７】
前記プリドライバ(３００＿Ｎ)の前記第３のプルアップ・トランジスタ(７)の出力電流経路と前記第３のプルダウン・トランジスタ(８)の出力電流経路とは、前記高電源電圧(ＶDDH)よりも低い低電源電圧(ＶDD)と前記第２接地線(Ｌ＿ＧＮＤ)との間に直列接続される。
【００８８】
前記プリドライバ(３００＿Ｎ)の前記第３のプルアップ・トランジスタ(７)と前記第３のプルダウン・トランジスタ(８)との接続点から生成されるプリドライバ出力信号は、前記出力バッファ回路(１００＿Ｎ)の前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)の前記制御ゲート電極を駆動することを特徴とするものである(図１参照)。
【００８９】
他のより好適な実施の形態では、前記プルダウン出力トランジスタ(２)は、前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)以外にバイポーラトランジスタ(ＰＮＰ−Ｂｉｐ−Ｔｒｓ)を有した絶縁ゲートバイポーラトランジスタであることを特徴とするものである(図１、図１０参照)。
【００９０】
更に他のより好適な実施の形態では、前記出力バッファ回路(１００＿Ｎ)は、前記絶縁ゲートバイポーラトランジスタのコレクタとエミッタとにカソードとアノードとがそれぞれ接続されたローサイドダイオード(９)を更に含むことを特徴とするものである(図１、図１０参照)。
【００９１】
別のより好適な実施の形態では、前記半導体集積回路(ＩＣ)のスクリーニングのために前記第２接地端子(ＰＡＤ＿Ｇ２)を基準として所定の負のストレス電圧が前記第１接地端子(ＰＡＤ＿Ｇ１)に印加される場合に、前記出力保護ダイオード(１１＿Ｎ)の前記一方向性導通素子と前記静電保護回路(ＥＳＤ)の前記他の一方向性導通素子(Ｄ)とがそれぞれ逆方向降伏しないような所定の逆方向降伏電圧をそれぞれ有することを特徴とするものである(図１参照)。
【００９２】
更に別のより好適な実施の形態では、前記プルアップ出力トランジスタ(１)と前記プルダウン出力トランジスタ(２)とは、前記半導体集積回路(ＩＣ)の半導体チップの内部で絶縁体素子分離によって分離されたことを特徴とするものである(図６参照)。
【００９３】
具体的な実施の形態では、前記出力回路(１０＿Ｎ)と同一の構成の複数の出力回路(１０＿０、１０＿１…１０＿Ｎ)を、前記半導体集積回路(ＩＣ)が内蔵するものである。
【００９４】
前記複数の出力回路(１０＿０、１０＿１…１０＿Ｎ)の前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)とは、前記第１接地端子(ＰＡＤ＿Ｇ１)と前記第２接地端子(ＰＡＤ＿Ｇ２)とにそれぞれ接続されたことを特徴とするものである(図２参照)。
【００９５】
他の具体的な実施の形態では、前記半導体集積回路(ＩＣ)の半導体チップの中央部分には、前記複数の出力回路(１０＿０、１０＿１…１０＿Ｎ)の前記プリドライバ(３００＿Ｎ)と前記レベルシフト回路(２００＿Ｎ)とに複数の入力信号を供給するためのロジック部(Ｌｏｇｉｃ)が配置される。
【００９６】
前記半導体集積回路(ＩＣ)の前記半導体チップの前記中央部分の左側部分と右側部分とには、前記複数の出力回路(ＯＢ：１０＿０、１０＿１…１０＿Ｎ)が分割されて配置される。
【００９７】
前記半導体チップの前記中央部分と前記左側部分との左側境界部分と前記半導体チップの前記中央部分と前記右側部分との右側境界部分とには、前記複数の出力回路の複数の前記出力保護ダイオード(ＧＮＤ＿Ｄｉ)が分割されて配置されたことを特徴とするものである(図３参照)。
【００９８】
最も具体的な実施の形態では、前記半導体集積回路(ＩＣ)は、プラズマディスプレイパネル(ＰＤＰ)の複数の走査線を駆動するスキャンドライバである。
【００９９】
前記半導体集積回路の前記複数の出力回路は、前記プラズマディスプレイパネルの前記複数の走査線を駆動可能とされたことを特徴とするものである(図３参照)。
【０１００】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１０１】
［実施の形態１］
《スキャンドライバの構成》
図１は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【０１０２】
図１に示した本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣの出力回路(ＯＣ)１０＿Ｎは、外部から供給される高電源電圧ＶDDHによって動作する高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎと、外部から供給される低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００＿Ｎとを含んでいる。尚、低電源電圧ＶDDは略５ボルトの電圧で、高電源電圧ＶDDHは略１００ボルトから２００ボルトの電圧である。
【０１０３】
《高耐圧の出力バッファ回路》
図１に示すように、高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎにおいては、プルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１のソース・ドレイン電流経路は高電源電圧ＶDDHと出力端子ＯＵＴ＿Ｎの間に接続されて、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタ・エミッタ電流経路は出力端子ＯＵＴ＿Ｎとドライバ接地線Ｄ＿ＧＮＤとの間に接続される。尚、ＩＧＢＴ２は、その入力部とその出力部とはＮチャネルＭＯＳトランジスタとＰＮＰバイポーラトランジスタとによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタ・エミッタ電流経路での大電流駆動能力とを持っている。また更にプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタとエミッタとには、サステイン期間にドライバ接地線Ｄ＿ＧＮＤから放電電流を流すダイオード(ＬＯ＿Ｄｉ)９のカソードとアノードとがそれぞれ接続されている。
【０１０４】
《高耐圧のレベルシフト回路》
高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎは、高電源電圧ＶDDHにラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と、ロジック接地線Ｌ＿ＧＮＤに差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４によって構成されている。すなわち、２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６のソースは高電源電圧ＶDDHに接続され、高耐圧ＰチャネルＭＯＳトランジスタ５のゲートは高耐圧ＰチャネルＭＯＳトランジスタ６のドレインと高耐圧ＮチャネルＭＯＳトランジスタ４のドレインとに接続され、高耐圧ＰチャネルＭＯＳトランジスタ６のゲートは高耐圧ＰチャネルＭＯＳトランジスタ５のドレインと高耐圧ＮチャネルＭＯＳトランジスタ３のドレインとに接続されている。２個の高耐圧ＮチャネルＭＯＳトランジスタ３、４のソースはロジック接地線Ｌ＿ＧＮＤに接続され、高耐圧ＮチャネルＭＯＳトランジスタ３の制御ゲートは図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ａ＿Ｎによって駆動される。小振幅駆動出力信号Ａ＿Ｎは、略５ボルトの低電源電圧ＶDDによって動作するインバータ１０の入力端子に供給され、インバータ１０の出力端子から生成される小振幅駆動出力信号Ａ＿Ｎの反転信号により高耐圧ＮチャネルＭＯＳトランジスタ４の制御ゲートが駆動される。
【０１０５】
従って、小振幅駆動出力信号Ａ＿Ｎがローレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はローレベルの接地電圧ＧＮＤとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１はオン状態となる。
【０１０６】
反対に、小振幅駆動出力信号Ａ＿Ｎがハイレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はハイレベルの高電源電圧ＶDDHとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタとしての高耐圧ＰチャネルＭＯＳトランジスタ１はオフ状態となる。
【０１０７】
以上説明したように、高電源電圧ＶDDHによって動作するレベルシフト回路(ＬＳ)２００＿Ｎは、電圧振幅が略５ボルトの小振幅駆動出力信号Ａ＿Ｎに応答して、略１００〜２００ボルトの高電源電圧ＶDDHに対応する高電圧振幅の出力信号を生成して、高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１を駆動するものである。
【０１０８】
《低耐圧回路のプリドライバ》
略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００＿Ｎは、図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ｂ＿Ｎに応答するＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。すなわち、電圧振幅が略５ボルトの小振幅信号Ｂ＿ＮはＰチャネルＭＯＳトランジスタ７のゲートとＮチャネルＭＯＳトランジスタ８のゲートとに供給され、ＰチャネルＭＯＳトランジスタ７のソースは略５ボルトの低電源電圧ＶDDに接続され、ＮチャネルＭＯＳトランジスタ８のソースはロジック接地線Ｌ＿ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタ７のドレインとＮチャネルＭＯＳトランジスタ８のドレインとに生成されるプリドライバ(ＰＤ)３００＿Ｎの出力信号は、高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートを駆動する。
【０１０９】
《スキャンドライバの通常駆動動作》
図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作について、以下に説明する。
【０１１０】
小振幅信号Ａ＿Ｎがハイレベルで小振幅信号Ｂ＿Ｎがローレベルである期間において、プリドライバ(ＰＤ)３００＿ＮではＰチャネルＭＯＳトランジスタ７はオン状態、ＮチャネルＭＯＳトランジスタ８はオフ状態となって、レベルシフト回路(ＬＳ)２００＿Ｎでは高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となるので、出力バッファ回路(ＯＢ)１００＿Ｎの出力端子ＯＵＴ＿Ｎは接地電源ＧＮＤの電圧レベルに設定される。
【０１１１】
小振幅信号Ａ＿Ｎがローレベルで小振幅信号Ｂ＿Ｎがハイレベルである期間において、プリドライバ(ＰＤ)３００＿ＮではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となって、レベルシフト回路(ＬＳ)２００＿Ｎでは高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となるので、出力バッファ回路(ＯＢ)１００＿Ｎの出力端子ＯＵＴ＿Ｎは高電源電圧ＶDDHの電圧レベルに設定される。
【０１１２】
《スクリーニングを可能とする接地パッド静電保護回路》
更に図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣでは、接地パッド静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに近接して接続されている。この接地パッド静電保護回路ＥＳＤは、スキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために電気的に分離された第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２との間にＩＣ外部から印加されるサージ電圧のエネルギーを吸収することで、ＩＣ内部の半導体デバイスを静電破壊から保護する。尚、この接地パッド静電保護回路ＥＳＤにおいては、上記特許文献３に記載のような双方向性導通ＥＳＤ保護素子が使用されるのではなく、特に一方向性導通ＥＳＤ保護素子が使用されている。すなわち、この接地パッド静電保護回路ＥＳＤを双方向性導通ＥＳＤ保護素子によって構成すると、スクリーニングのストレス電圧を印加できなくなってスクリーニングが不可能となるので、ストレス電圧を印加可能な極性を有する一方向性導通ＥＳＤ保護素子が使用されたものである。従って、図１に示した接地パッド静電保護回路ＥＳＤは、アノードが第１接地パッドＰＡＤ＿Ｇ１に接続されカソードが第２接地パッドＰＡＤ＿Ｇ２に接続されたダイオードＤによって構成されている。
【０１１３】
図１に示した本発明の実施の形態１による接地パッド静電保護回路ＥＳＤのダイオードＤは、アノードの第１接地パッドＰＡＤ＿Ｇ１の電圧がカソードの第２接地パッドＰＡＤ＿Ｇ２の電圧よりもダイオードＤの順方向電圧ＶFよりも上昇すると、順方向に導通して、外部から印加されたサージ電圧のエネルギーを吸収する。また、接地パッド静電保護回路ＥＳＤのダイオードＤは、アノードの第１接地パッドＰＡＤ＿Ｇ１の電圧がカソードの第２接地パッドＰＡＤ＿Ｇ２の電圧よりもダイオードＤの逆方向降伏電圧ＢＶよりも低下すると、逆方向に導通して、外部から印加されたサージ電圧のエネルギーを吸収する。特にスクリーニングを実行するために、第１接地パッドＰＡＤ＿Ｇ１に略−５ボルトの負電圧を印加する一方、第２接地パッドＰＡＤ＿Ｇ２に略ゼロボルトの接地電圧ＧＮＤを印加した場合に、ダイオードＤが逆方向降伏を起こさないようにダイオードＤの逆方向降伏電圧の絶対値｜ＢＶ｜は、５ボルトよりも大きな値に設定されている。
【０１１４】
《高耐圧ＩＧＢＴのデバイス構造》
図５は、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。
【０１１５】
図５(Ａ)に示す回路素子シンボルの高耐圧ＩＧＢＴは、図５(Ｂ)の等価回路に示すように入力部とその出力部とはＮチャネルＭＯＳトランジスタＮ−ＭＯＳとＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓによってそれぞれ構成される。ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲートＧは、高耐圧ＩＧＢＴの制御ゲートＧとなり、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレインＤはＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのベースＢと接続される。ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのエミッタＥは高耐圧ＩＧＢＴのコレクタＣとなり、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのコレクタＣとＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソースＳは共通接続され高耐圧ＩＧＢＴのエミッタＥとなる。
【０１１６】
図５(Ｂ)の高耐圧ＩＧＢＴの等価回路は、図５(Ｃ)の半導体デバイス構造によって実現される。すなわち、高耐圧ＩＧＢＴのコレクタ端子Ｃに接続されたＰ＋型不純物領域と、Ｎ型不純物領域と、Ｐ型不純物領域とによって、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのエミッタ領域と、ベース領域と、コレクタ領域がそれぞれ形成されている。更に、Ｎ型不純物領域と、Ｐ型不純物領域と、Ｎ＋型不純物領域と、高耐圧ＩＧＢＴのゲート端子Ｇに接続された導電層とによって、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレイン領域と、基板領域と、ソース領域と、ゲート電極がそれぞれ形成されている。また、高耐圧ＩＧＢＴのエミッタ端子Ｅと接続される電極は、Ｐ＋型不純物領域およびＮ＋型不純物領域とオーミック・接触を形成することにより、高耐圧ＩＧＢＴのエミッタ端子Ｅの動作電圧がＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソース領域とＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのコレクタ領域とに供給されるものである。尚、図５(Ｃ)には図示されていないが、高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極とＰ型不純物領域との間には、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲート絶縁膜としての二酸化シリコン膜が形成されている。
【０１１７】
図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために、図５(Ｃ)の半導体デバイス構造において高耐圧ＩＧＢＴのゲート端子Ｇとエミッタ端子Ｅに略５ボルトの正電圧と略−５ボルトの負電圧とがそれぞれ印加されることによって高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極の直下のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。
【０１１８】
上述したスクリーニングを実行するために、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣでは、ドライバ接地線Ｄ＿ＧＮＤと第１接地パッドＰＡＤ＿Ｇ１とに略−５ボルトの負電圧が印加される一方、ロジック接地線Ｌ＿ＧＮＤと第２接地パッドＰＡＤ＿Ｇ２とに略ゼロボルトの接地電圧ＧＮＤが印加され、更に高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートにはプリドライバ(ＰＤ)３００＿Ｎの略５ボルトの低電源電圧ＶDDのハイレベル出力信号が印加される。
【０１１９】
具体的には、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの複数の半導体ペレットを含んだ半導体ウェーファの段階で、スクリーニングが実行される。複数の半導体ペレットの各第１接地パッドＰＡＤ＿Ｇ１と各第２接地パッドＰＡＤ＿Ｇ２とにそれぞれ接触端子を電気的に接続することで、高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。このプルダウン出力トランジスタの高耐圧ＩＧＢＴ２は、レベルシフト回路(ＬＳ)２００＿Ｎの２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と２個の高耐圧NチャネルＭＯＳトランジスタ３、４やプリドライバ(ＰＤ)３００＿ＮのＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８と比較して極めて大きな素子サイズを有している。従って、スクリーニングのストレス印加によってゲート絶縁膜の初期欠陥が加速的に悪化してゲート絶縁膜のリーク電流が増大する際に、極めて大きな素子サイズを有するプルダウン出力トランジスタの高耐圧ＩＧＢＴ２はリーク電流の測定が容易なものである。
【０１２０】
従って、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣが上述の接地パッド静電保護回路ＥＳＤを使用しているので、スクリーニングを実行するために、第１接地パッドＰＡＤ＿Ｇ１に略−５ボルトの負電圧を印加する一方、第２接地パッドＰＡＤ＿Ｇ２に略ゼロボルトの接地電圧ＧＮＤを印加したとしても、接地パッド静電保護回路ＥＳＤのダイオードＤは上述したように高い逆方向降伏電圧の絶対値｜ＢＶ｜を有するので逆バイアスされるのみで、ダイオードＤに逆方向降伏電流が流れないので、スクリーニングが不可能となることはない。
【０１２１】
《出力パッド静電保護回路》
図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの出力回路(ＯＣ)１０＿Ｎは、特にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎを含んでいる。
【０１２２】
このダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎは、特に、出力パッド静電保護回路として機能するものである。すなわち、ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加されて高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２がオン状態となる場合に、このダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎは、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスＬｐによる電圧降下を低減するものである。ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加されることによって、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタ端子と制御ゲート端子との間の寄生容量を介して高電圧がプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲート端子に印加されて、高耐圧ＩＧＢＴ２がオン状態となり、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２自身が出力端子ＯＵＴ＿Ｎに印加されるサージ電圧のエネルギーを吸収するものである。
【０１２３】
しかし、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣでは、第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２が電気的に分離され、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤが電気的に分離されていたため、上述したようにドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスでの電圧降下によって高耐圧ＩＧＢＴ２の導通度が低下するものとなった。
【０１２４】
それに対して、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣによれば、ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加された場合には、ドライバ接地線Ｄ＿ＧＮＤの高電位とロジック接地線Ｌ＿ＧＮＤの低電位の間の電位差によってダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎが順方向に導通する。ダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎの順方向導通によってドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤは実質的に並列接続されるので、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスによる電圧降下が低減され、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２によるサージ電圧のエネルギー吸収能力を改善することが可能となる。尚、ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加される場合には、第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２はＩＣ外部でプラズマディスプレイパネル(ＰＤＰ)を搭載する電子機器のマザーボードの接地配線等の適切な接地電圧ＧＮＤに接続されているものである。
【０１２５】
更に上述したスクリーニングを実行するために、第１接地パッドＰＡＤ＿Ｇ１に略−５ボルトの負電圧を印加する一方、第２接地パッドＰＡＤ＿Ｇ２に略ゼロボルトの接地電圧ＧＮＤを印加したとしても、出力パッド静電保護回路の一方向性導通素子のダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎが逆方向降伏しないように、ダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎの逆方向降伏電圧の絶対値｜ＢＶ｜は、５ボルトよりも大きな値に設定されている。
【０１２６】
《スキャンドライバの詳細な構成》
図２は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの構成をより詳細に示す図である。
【０１２７】
図２に示すスキャンドライバ半導体集積回路ＩＣは、図１に示した出力回路(ＯＣ)１０＿Ｎと同様に構成された複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎを含んでいる。また、図２に示すスキャンドライバ半導体集積回路ＩＣにおいても、図１と同様に静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２に近接して接続されている。
【０１２８】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに近接して配置された出力回路(ＯＣ)１０＿０は、高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０とを含んでいる。
【０１２９】
高耐圧出力バッファ回路(ＯＢ＿０)１００＿０は、図１と同様にプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１とプルダウン出力トランジスタの高耐圧ＩＧＢＴ２とダイオード(ＬＯ＿Ｄｉ)９を含んでいる。高耐圧出力バッファ回路(ＯＢ＿０)１００＿０の出力端子ＯＵＴ＿０は、第１出力パッドＰＡＤ＿０として、スキャンドライバ半導体集積回路ＩＣの外部に導出される。
【０１３０】
レベルシフト回路(ＬＳ)２００＿０は、図１と同様に、ラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４とによって構成されている。プリドライバ(ＰＤ)３００＿０は、図１と同様に、ＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。
【０１３１】
更に、出力回路(ＯＣ)１０＿０は、図１と同様にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿０を含んでいる。
【０１３２】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに２番目に近接して配置された出力回路(ＯＣ)１０＿１は、高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とを含んでいる。出力回路(ＯＣ)１０＿１の高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【０１３３】
更に、出力回路(ＯＣ)１０＿１は、出力回路(ＯＣ)１０＿０と同様にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿１を含んでいる。
【０１３４】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とから最遠に離間して配置された出力回路(ＯＣ)１０＿Ｎは、高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとを含んでいる。出力回路(ＯＣ)１０＿Ｎの高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【０１３５】
更に、出力回路(ＯＣ)１０＿Ｎは、出力回路(ＯＣ)１０＿０と同様にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎを含んでいる。
【０１３６】
図２に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣでは、スクリーニングを可能とするためドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとの分離によってドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとはそれぞれ複数の寄生インダクタンスＬｐを含んでいる。しかし、図２に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣでは、それぞれ１ビットの駆動出力信号を生成する複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎの内部にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤに接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿０、１１＿１…１１＿Ｎを含むものである。その結果、図２に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣによれば、それぞれ１ビットの駆動出力信号を生成する複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎの内部の高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿０、１００＿１…１００＿Ｎ自身のサージ電圧のエネルギーの吸収能力を向上することが可能となる。
【０１３７】
《スキャンドライバのチップレイアウト》
図３は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣのチップレイアウトを示す図である。
【０１３８】
図３に示すチップレイアウトの構成を有する本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの半導体チップの中央には、シフトレジスタを含むロジック部Ｌｏｇｉｃが配置されている。このロジック部Ｌｏｇｉｃのシフトレジスタには、半導体チップの上辺エッジに配置された複数の入力パッドＩｎｐｕｔから表示データが供給される。
【０１３９】
半導体チップの中央に配置されたロジック部Ｌｏｇｉｃの左右には、高電源電圧ＶDDHで動作する高耐圧回路のレベルシフト回路(ＬＳ)２００と低電源電圧ＶDDで動作する低耐圧回路のプリドライバ(ＰＤ)３００とを含むレベルシフト・プリドライバ部ＬＳ＆ＰＤが配置されている。従って、半導体チップの中央に配置されたロジック部Ｌｏｇｉｃのシフトレジスタは複数の入力パッドＩｎｐｕｔから供給される表示データのシリアル・パラレル変換を実行して、パラレル表示データをレベルシフト・プリドライバ部ＬＳ＆ＰＤのプリドライバ(ＰＤ)３００とレベルシフト回路(ＬＳ)２００とに供給する。
【０１４０】
半導体チップの上辺エッジの略中央に配置された低電源電圧供給パッドＶDDには、低電源電圧ＶDDが印加可能とされる。この低電源電圧ＶDDが、ロジック部Ｌｏｇｉｃのシフトレジスタとレベルシフト・プリドライバ部ＬＳ＆ＰＤのプリドライバ(ＰＤ)３００とに供給される。半導体チップの下辺エッジの略中央には、ロジック接地電圧供給パッドＬ＿ＧＮＤが配置されている。このロジック接地電圧供給パッドＬ＿ＧＮＤは、ロジック接地線Ｌ＿ＧＮＤを介してロジック部Ｌｏｇｉｃのシフトレジスタとレベルシフト・プリドライバ部ＬＳ＆ＰＤのプリドライバ(ＰＤ)３００とにロジック接地電圧を供給する。特に、図３に示す本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのチップレイアウトでは、下辺エッジの略中央のロジック接地電圧供給パッドＬ＿ＧＮＤに近接して一方向性導通ＥＳＤ保護素子を具備する接地パッド静電保護回路ＥＳＤが配置されている。
【０１４１】
また特に、図３に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのチップレイアウトでは、半導体チップの中央に配置されたロジック部Ｌｏｇｉｃと中央の左右に配置されたレベルシフト・プリドライバ部ＬＳ＆ＰＤとの間に、出力パッド静電保護のためのダイオードＧＮＤ＿Ｄｉが１ビットデータ出力の出力バッファ回路(ＯＢ)１００に対応して配置されている。
【０１４２】
更に、半導体チップの略中央に配置されたレベルシフト・プリドライバ部ＬＳ＆ＰＤの左右には、プルアップ出力トランジスタとしての高耐圧ＰチャネルＭＯＳトランジスタ１とプルダウン出力トランジスタとしての高耐圧ＩＧＢＴ２とダイオード(ＬＯ＿Ｄｉ)９を含む出力バッファ回路(ＯＢ)１００が多数配列された出力バッファ回路部ＯＢが配置されている。半導体チップの上辺エッジの複数の複数の入力パッドＩｎｐｕｔの左右には、ドライバ接地電圧供給パッドＤ＿ＧＮＤが配置されている。この上辺エッジのドライバ接地電圧供給パッドＤ＿ＧＮＤは、ドライバ接地線Ｄ＿ＧＮＤを介して、多数の出力バッファ回路(ＯＢ)１００にドライバ接地電圧を供給する。半導体チップの下辺エッジの略中央のロジック接地電圧供給パッドＬ＿ＧＮＤの左右には、複数のドライバ接地電圧供給パッドＤ＿ＧＮＤが配置されている。この下辺エッジの複数のドライバ接地電圧供給パッドＤ＿ＧＮＤは、ドライバ接地線Ｄ＿ＧＮＤを介して、出力バッファ回路部ＯＢの多数の出力バッファ回路(ＯＢ)１００にドライバ接地電圧を供給する。
【０１４３】
半導体チップの上辺エッジの上左コーナーと上右コーナーとに高電源電圧供給パッドＶDDHが配置され、半導体チップの下辺エッジの下左コーナーと下右コーナーとに高電源電圧供給パッドＶDDHが配置される。これらの高電源電圧供給パッドＶDDHは、レベルシフト・プリドライバ部ＬＳ＆ＰＤのレベルシフト回路(ＬＳ)２００と出力バッファ回路部ＯＢの出力バッファ回路(ＯＢ)１００に高電源電圧ＶDDHを供給する。
【０１４４】
半導体チップの左辺エッジにはプラズマディスプレイパネル(ＰＤＰ)の複数の走査線を駆動する４８個の出力端子ＯＵＴ１〜ＯＵＴ４８が配置されて、半導体チップの右辺エッジにはプラズマディスプレイパネル(ＰＤＰ)の複数の走査線を駆動する他の４８個の出力端子ＯＵＴ４９〜ＯＵＴ９６が配置されている。左側の出力端子ＯＵＴ１〜ＯＵＴ４８は左側の出力バッファ回路部ＯＢの出力バッファ回路(ＯＢ)１００により駆動されて、右側の出力端子ＯＵＴ４９〜ＯＵＴ９６は右側の出力バッファ回路部ＯＢの出力バッファ回路(ＯＢ)１００により駆動される。
【０１４５】
《多層アルミニューム配線》
図４は、図３に示したチップレイアウトを有する本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの半導体チップの上部に形成された第１層と第２層のアルミニューム配線ＡＬ＿１、ＡＬ＿２を示す図である。
【０１４６】
図４に示すように、上層の第２層アルミニューム配線ＡＬ＿２と下層の第１層アルミニューム配線ＡＬ＿１とは、図示されていない層間絶縁膜によって相互に電気的に分離されている。
【０１４７】
半導体チップの中央のロジック部Ｌｏｇｉｃの周辺には、一番濃い網掛けで示した下層の第１層アルミニューム配線ＡＬ＿１で形成されるロジック接地線Ｌ＿ＧＮＤが形成される。この下層の第１層アルミニューム配線ＡＬ＿１で形成されるロジック接地線Ｌ＿ＧＮＤは、半導体チップの下辺エッジの略中央のロジック接地電圧供給パッドＬ＿ＧＮＤと電気的に接続されている。この下層の第１層アルミニューム配線ＡＬ＿１で形成されるロジック接地線Ｌ＿ＧＮＤには、出力パッド静電保護のための複数のダイオードＧＮＤ＿Ｄｉのカソードが接続されている。
【０１４８】
図４に示すように、チップの左側と右側には一番薄い網掛けで示した上層の第２層アルミニューム配線ＡＬ＿２で形成されるドライバ接地線Ｄ＿ＧＮＤが形成される。チップの左側と右側の上層の第２層アルミニューム配線ＡＬ＿２で形成されたドライバ接地線Ｄ＿ＧＮＤからは、チップ中央に向かって中間濃度の網掛けで示した下層の第１層アルミニューム配線ＡＬ＿１で形成される複数のドライバ接地線Ｄ＿ＧＮＤが形成される。上層の第２層アルミニューム配線ＡＬ＿２で形成されたドライバ接地線Ｄ＿ＧＮＤと下層の第１層アルミニューム配線ＡＬ＿１で形成されたドライバ接地線Ｄ＿ＧＮＤとは、層間絶縁膜のスルーホールを介して電気的に接続されている。
【０１４９】
図４に示すようにチップ中央に向かって形成された中間濃度の網掛けの下層の第１層アルミニューム配線ＡＬ＿１で形成された複数のドライバ接地線Ｄ＿ＧＮＤは、出力パッド静電保護のための複数のダイオードＧＮＤ＿Ｄｉのアノードに接続されている。
【０１５０】
尚、図４には示してはいないが、半導体チップの中央のロジック部Ｌｏｇｉｃの周辺の下層の第１層アルミニューム配線ＡＬ＿１で形成されたロジック接地線Ｌ＿ＧＮＤの上部には、上層の第２層アルミニューム配線ＡＬ＿２で形成されたロジック接地線Ｌ＿ＧＮＤが形成されることが可能である。上層の第２層アルミニューム配線ＡＬ＿２で形成されたロジック接地線Ｌ＿ＧＮＤと下層の第１層アルミニューム配線ＡＬ＿１で形成されたロジック接地線Ｌ＿ＧＮＤとは、層間絶縁膜のスルーホールを介して電気的に接続されることが可能である。
【０１５１】
《出力バッファとプリドライバのデバイス構造》
図６は、図３に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの出力バッファ(ＯＢ)１００とプリドライバ(ＰＤ)３００のデバイス構造を示す図である。
【０１５２】
図６に示すように、出力バッファ(ＯＢ)１００とプリドライバ(ＰＤ)３００とは、高耐圧を実現することが容易なシリコン・オン・インシュレータ(ＳＯＩ)型のデバイス構造で形成される。すなわち、シリコン半導体基板Ｓｕｂの主表面上に二酸化シリコン層Ｏｘｄが形成されて、二酸化シリコン層Ｏｘｄの主表面上には複数のＮ型不純物領域が形成されている。複数のＮ型不純物領域は、トレンチ絶縁物アイソレーション領域Ｉｓｏによって相互に電気的に分離されている。すなわち、トレンチ絶縁物アイソレーション領域Ｉｓｏは、二酸化シリコン層Ｏｘｄの主表面上に形成されたＮ型不純物領域を貫通するように方向性ドライエッチングにより形成されたトレンチ(溝)を二酸化シリコン等の絶縁物を充填することで形成される。二酸化シリコン等の絶縁物の充填の後にトレンチ(溝)に残留した凹部には、高抵抗多結晶シリコンが充填される。
【０１５３】
まず複数のＮ型不純物領域のうちの３個のＮ型不純物領域を使用して、出力バッファ(ＯＢ)１００のダイオードＬＯ＿Ｄｉとプルダウン出力トランジスタのＩＧＢＴとプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタＰ−ＭＯＳが形成される。
【０１５４】
ダイオードＬＯ＿Ｄｉは、第１番目のＮ型不純物領域の内部に形成されたＰ型ウェル領域Ｐ−ＷｅｌｌとＮ型ウェル領域Ｎ−Ｗｅｌｌにより構成され、Ｐ型ウェル領域Ｐ−ＷｅｌｌはアノードＡとして機能して、Ｎ型ウェル領域Ｎ−ＷｅｌｌはカソードＣとして機能する。
【０１５５】
プルダウン出力トランジスタのＩＧＢＴは、コレクタ端子Ｃに接続されたＰ＋型不純物領域と第２番目のＮ型不純物領域とＰ型不純物領域とをそれぞれエミッタ領域とベース領域とコレクタ領域とするＰＮＰバイポーラトランジスタと、第２番目のＮ型不純物領域とＰ型不純物領域とＮ＋型不純物領域とゲート端子Ｇに接続された導電層とをそれぞれドレイン領域と基板領域とソース領域とゲート電極とするＮチャネルＭＯＳトランジスタとによって構成されている。
【０１５６】
次にプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタＰ−ＭＯＳは、ドレイン端子Ｄに接続されたＰ＋型不純物領域とＰ型オフセット不純物領域Ｐ−ｏｆｆｓｅｔとをドレイン領域とし、第３番目のＮ型不純物領域とＮ型ウェル領域Ｎ−Ｗｅｌｌとを基板領域とし、ソース端子Ｓに接続されたＰ＋型不純物領域をソース領域として構成されている。
【０１５７】
更にプリドライバ(ＰＤ)３００のＮチャネルＭＯＳトランジスタ８は、第４番目のＮ型不純物領域の内部に形成されたＰ型ウェル領域Ｐ−Ｗｅｌｌを基板領域としＰ型ウェル領域Ｐ−Ｗｅｌｌの内部に形成された２個のＮ＋型不純物領域をソース領域およびドレイン領域とし、ゲート端子Ｇに接続された導電層をゲート電極として形成される。
【０１５８】
最後に、プリドライバ(ＰＤ)３００のＰチャネルＭＯＳトランジスタ７は、第４番目のＮ型不純物領域の内部に形成されたＮ型ウェル領域Ｎ−Ｗｅｌｌを基板領域としＮ型ウェル領域Ｎ−Ｗｅｌｌの内部に形成された２個のＰ＋型不純物領域をソース領域およびドレイン領域として、ゲート端子Ｇに接続された導電層をゲート電極として形成される。
【０１５９】
以上説明したように、図６に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのデバイス構造によれば、出力バッファ回路(ＯＢ)１００のダイオードＬＯ＿Ｄｉとプルダウン出力トランジスタのＩＧＢＴとプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタＰ−ＭＯＳとプリドライバ(ＰＤ)３００との４個の機能素子は、下部の二酸化シリコン層Ｏｘｄと側部のトレンチ絶縁物アイソレーション領域Ｉｓｏとによって絶縁体素子分離されている。
【０１６０】
従って、図６に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのデバイス構造は、ＰＮ接合素子分離と比較して高耐圧を実現することが容易な絶縁体素子分離が採用しているので、プラズマディスプレイパネル(ＰＤＰ)の走査線を駆動するために略１００ボルト〜２００ボルトの電圧を有する高電源電圧ＶDDHを使用することが可能となる。
【０１６１】
《スキャンドライバの他の構成》
図１０は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの他の構成を示す図である。
【０１６２】
図１０に示す本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣが図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣと相違するのは、以下の点である。
【０１６３】
すなわち、図１０に示す本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣにおいては、高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎの高電源電圧ＶDDHと出力端子ＯＵＴ＿Ｎとの間に接続されたプルアップ出力トランジスタ１は、図１のように高耐圧ＰチャネルＭＯＳトランジスタではなく、ソースフォロワ動作の高耐圧ＮチャネルＭＯＳトランジスタ１によって構成されている。
【０１６４】
更に、図１０の高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎでは、高耐圧ＮチャネルＭＯＳトランジスタ３のソースは、ロジック接地線Ｌ＿ＧＮＤではなく、ドライバ接地線Ｄ＿ＧＮＤに接続されている。
【０１６５】
従って、図１０に示すように、プルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ１のドレイン・ソース電流経路は高電源電圧ＶDDHと出力端子ＯＵＴ＿Ｎとの間に接続されて、プルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ１のゲートは高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎの高耐圧ＰチャネルＭＯＳトランジスタ５のドレインと高耐圧ＮチャネルＭＯＳトランジスタ３のドレインとに接続されている。またソースフォロワ動作の高耐圧ＮチャネルＭＯＳトランジスタ１のゲートとソースとの間には、ツェナーダイオード１２のカソードとアノードとがそれぞれ接続されている。従って、高耐圧ＮチャネルＭＯＳトランジスタ１のゲートとソースの間の電圧が異常に増大する際に、ツェナーダイオード１２がツェナー降伏するので、高耐圧ＮチャネルＭＯＳトランジスタ１のゲート絶縁膜の破壊が防止されることが可能となる。
【０１６６】
従って、小振幅駆動出力信号Ａ＿Ｎがローレベルの場合には、高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎでは、高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ３のドレインと高耐圧ＰチャネルＭＯＳトランジスタ５のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はハイレベルの高電源電圧ＶDDHとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ１はオン状態となる。
【０１６７】
反対に、小振幅駆動出力信号Ａ＿Ｎがハイレベルの場合には、高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎでは、高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ３のドレインと高耐圧ＰチャネルＭＯＳトランジスタ５のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はローレベルの接地電圧ＧＮＤとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタとしての高耐圧ＮチャネルＭＯＳトランジスタ１はオフ状態となる。
【０１６８】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６９】
例えば、高耐圧の出力バッファ回路(ＯＢ)１００＿Ｎにおいて、プルダウン出力トランジスタ２は、高耐圧ＩＧＢＴ以外にも高耐圧ＮチャネルＭＯＳトランジスタを使用することも可能である。その際のスクリーニングは、高耐圧ＮチャネルＭＯＳトランジスタのゲート電極とＰ型基板領域との間にストレス電圧を印加することで可能となる。
【０１７０】
更に、高耐圧の出力バッファ回路(ＯＢ)１００＿Ｎにおいて、プルアップ出力トランジスタ１は、高耐圧ＰチャネルＭＯＳトランジスタやソースフォロワ動作の高耐圧ＮチャネルＭＯＳトランジスタ以外にもエミッタフォロワ動作を行うように入力部と出力部とがＮチャネルＭＯＳトランジスタとＰＮＰバイポーラトランジスタとによってそれぞれ構成された高耐圧ＩＧＢＴを使用することも可能である。
【０１７１】
更に高耐圧のレベルシフト回路(ＬＳ)２００において、２個の高耐圧トランジスタ３、４は高耐圧のＮチャネルＭＯＳトランジスタ以外にも高耐圧ＩＧＢＴを使用することも可能である。
【０１７２】
また本発明による高耐圧回路と低耐圧回路とを内蔵する半導体集積回路は、プラズマディスプレイパネル(ＰＤＰ)の走査線を駆動するスキャンドライバ以外にもプラズマディスプレイパネル(ＰＤＰ)のアドレス線を駆動するアドレスドライバ等にも適用することが可能であり、更に自動車のエンジン制御等の高耐圧半導体集積回路等にも適用することが可能である。
【符号の説明】
【０１７３】
ＩＣ…半導体集積回路
１…プルアップ高耐圧ＰチャネルＭＯＳトランジスタ
２…プルダウン高耐圧ＩＧＢＴ
３、４…高耐圧ＮチャネルＭＯＳトランジスタ
５、６…高耐圧ＰチャネルＭＯＳトランジスタ
７…ＮチャネルＭＯＳトランジスタ
８…ＰチャネルＭＯＳトランジスタ
９…ダイオード(ＬＯ＿Ｄｉ)
１１＿Ｎ…ダイオード(ＧＮＤ＿Ｄｉ)
１０＿Ｎ…出力回路(ＯＣ)
１２…ツェナーダイオード
１００＿Ｎ…出力バッファ回路(ＯＢ)
２００＿Ｎ…レベルシフト回路(ＬＳ)
３００＿Ｎ…プリドライバ回路(ＰＤ)
ＶDDH…高電源電圧
ＶDD…低電源電圧
Ｄ＿ＧＮＤ…ドライバ接地線
Ｌ＿ＧＮＤ…ロジック接地線
Ｌｐ…寄生インダクタンス
ＥＳＤ…接地パッド静電保護回路
Ｄ…一方向性導通ＥＳＤ保護素子
ＰＡＤ＿Ｇ１…第１接地パッド
ＰＡＤ＿Ｇ２…第２接地パッド
ＯＵＴ＿Ｎ…出力端子
【技術分野】
【０００１】
本発明は、出力バッファ回路を内蔵する半導体集積回路に関し、特に絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
プラズマディスプレイパネル(ＰＤＰ)は、ブラウン管と比較すると画面の大型化が容易である一方、液晶ディスプレイ(ＬＣＤ)と比較すると視野角が広いことから、大画面ディスプレイパネルの高精細化のために近年、急速に普及している。
【０００３】
プラズマディスプレイパネル(ＰＤＰ)は、アドレスドライバＩＣとスキャンドライバＩＣとの２種類の半導体集積回路によって駆動される。この２種類の半導体集積回路は、１００Ｖから２００Ｖの耐圧を有する出力回路を６４個から３８４個まで内蔵するものである。更に、スキャンドライバＩＣは高耐圧特性だけではなく４００ｍＡ〜１５００ｍＡまでの大電流駆動能力が必要とされるので、スキャンドライバＩＣの出力回路は電流駆動能力の大きな出力素子を内蔵する必要がある。
【０００４】
下記特許文献１には、プラズマディスプレイパネル(ＰＤＰ)の複数のＸ電極と複数のＹ電極と複数のアドレス電極とを駆動する方法が記載されている。プラズマディスプレイパネル(ＰＤＰ)では、複数のＸ電極と複数のＹ電極とは互いに平行に配置され、複数のアドレス電極はＸ電極およびＹ電極と交差するように配置される。リセット期間では、Ｘ電極は負電圧に維持され、Ｙ電極に正電圧から徐々に増加するランプ電圧を印加して、アドレス電極にゼロボルトを印加して、全ての表示セルを均一に初期化する。アドレス期間では、Ｘ電極は正電圧に維持され、Ｙ電極に１ライン毎に順次大きな負電圧を印加(走査)して、選択する表示セルのアドレス電極に正のアドレス電圧を印加(走査)することで、選択する表示セルにはＹ電極とアドレス電極との間の電圧によって放電が発生する。サステイン期間では、アドレス電極にはゼロボルトを印加して、Ｘ電極とＹ電極には正のサステイン電圧と負のサステイン電圧が交互に印加され、アドレス期間で選択された表示セルが放電発光を繰り返すものである。
【０００５】
更に下記特許文献１には、プラズマディスプレイパネル(ＰＤＰ)のアドレス電極を駆動するアドレスドライバが、プルアップ出力トランジスタと、プルダウン出力トランジスタと、レベルシフト回路によって構成されることも記載されている。プルアップ出力トランジスタは電源電圧とアドレス電極との間に接続され、プルダウン出力トランジスタはアドレス電極と接地電圧との間に接続され、プルアップ出力トランジスタの制御入力端子に接続されたレベルシフト回路は、電源電圧側にラッチ回路形式で接続された２個のｐチャネルＭＯＳＦＥＴと、接地電圧側に差動回路形式で接続された２個のｎチャネルＭＯＳＦＥＴとによって構成されている。
【０００６】
更に、下記特許文献２には、プラズマディスプレイパネルに配置された走査線を駆動するためのスキャンドライバの負荷駆動回路が、プルアップ出力トランジスタと、プルダウン出力トランジスタと、レベルシフト回路によって構成されることも記載されている。プルアップ出力トランジスタは第１電源と出力端子との間に接続され、プルダウン出力トランジスタは出力端子と第２電源との間に接続され、プルアップ出力トランジスタの制御入力端子に接続されたレベルシフト回路は、第１電源側にラッチ回路形式で接続された２個のｐチャネルＭＯＳＦＥＴと、第２電源側に差動回路形式で接続された２個のｎチャネルＭＯＳＦＥＴとによって構成されている。
【０００７】
一方、従来から半導体集積回路を静電放電(ＥＳＤ：Electrostatic Discharge)による破壊から保護するために、半導体集積回路はＥＳＤ保護回路を具備している。
【０００８】
下記特許文献３には、複数の電源端子と複数の接地端子とを有する半導体集積回路において、複数の電源端子の間および複数の接地端子の間に双方向電源間ＥＳＤ保護素子および双方向接地間ＥＳＤ保護素子を接続することが記載されている。双方向電源間ＥＳＤ保護素子と双方向接地間ＥＳＤ保護素子とは、いわゆるバックツーバックダイオード(Back-to-back diode)と呼ばれる逆並列接続された２個のｐｎ接合ダイオードによって構成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１０７６９７号 公報
【特許文献２】特開２００９−８９３４９号 公報
【特許文献３】特開２００１−２９８１５７号 公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者等は本発明に先立って、プラズマディスプレイパネル(ＰＤＰ)上に配置された走査線を駆動するためのスキャンドライバと呼ばれる半導体集積回路の開発に従事した。
【００１１】
図７は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【００１２】
図７に示したスキャンドライバとして構成された半導体集積回路ＩＣの出力回路(ＯＣ)１０は、外部から供給される高電源電圧ＶDDHによって動作する高耐圧回路としての出力バッファ回路(ＯＢ)１００とレベルシフト回路(ＬＳ)２００と、外部から供給される低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００とを含んでいる。尚、低電源電圧ＶDDは略５ボルトの電圧で、高電源電圧ＶDDHは略１００ボルトから２００ボルトの電圧である。
【００１３】
図７に示すように、高耐圧回路としての出力バッファ回路(ＯＢ)１００においては、プルアップ出力トランジスタとしての高耐圧ＰチャネルＭＯＳトランジスタ１のソース・ドレイン電流経路は高電源電圧ＶDDHと出力端子ＯＵＴの間に接続されて、プルダウン出力トランジスタとしての高耐圧絶縁ゲートバイポーラトランジスタ(以下、ＩＧＢＴと言う)２のコレクタ・エミッタ電流経路は出力端子ＯＵＴと接地電源ＧＮＤとの間に接続されている。尚、ＩＧＢＴ２は、その入力部とその出力部とはＮチャネルＭＯＳトランジスタとＰＮＰバイポーラトランジスタによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタ・エミッタ電流経路での大電流駆動能力とを持つものである。また更にプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタとエミッタとには、サステイン期間に接地電圧ＧＮＤから放電電流を流すダイオード(ＬＯ＿Ｄｉ)９のカソードとアノードとがそれぞれ接続されている。
【００１４】
プラズマディスプレイパネル(ＰＤＰ)ではアドレスドライバＩＣの出力パルスとスキャンドライバＩＣの出力パルスとの組み合わせによって、表示セルの選択・非選択が実行される。アドレス期間の選択の場合にはプルダウン出力トランジスタの高耐圧ＩＧＢＴ２がオンする一方、アドレス期間の非選択の場合にはプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１がオンすることにより波形が出力される。選択された表示セルは、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２を介して大電流を流し、予備放電が実行される。サステイン期間では、アドレス期間に選択された表示セルは繰り返しパルスによって放電を持続して、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２は出力端子ＯＵＴから接地電圧ＧＮＤに放電電流を流し、ダイオード(ＬＯ＿Ｄｉ)９は接地電圧ＧＮＤから出力端子ＯＵＴに放電電流を流す。
【００１５】
高耐圧回路としてのレベルシフト回路(ＬＳ)２００は、高電源電圧ＶDDHにラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と、接地電源ＧＮＤに差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４によって構成されている。すなわち、２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６のソースは高電源電圧ＶDDHに接続され、高耐圧ＰチャネルＭＯＳトランジスタ５のゲートは高耐圧ＰチャネルＭＯＳトランジスタ６のドレインと高耐圧ＮチャネルＭＯＳトランジスタ４のドレインとに接続され、高耐圧ＰチャネルＭＯＳトランジスタ６のゲートは高耐圧ＰチャネルＭＯＳトランジスタ５のドレインと高耐圧ＮチャネルＭＯＳトランジスタ３のドレインとに接続されている。２個の高耐圧ＮチャネルＭＯＳトランジスタ３、４のソースは接地電源ＧＮＤに接続されて、高耐圧ＮチャネルＭＯＳトランジスタ３の制御ゲートは、図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ａによって駆動される。小振幅駆動出力信号Ａは、略５ボルトの低電源電圧ＶDDによって動作するインバータ１０の入力端子に供給され、インバータ１０の出力端子から生成される小振幅駆動出力信号Ａの反転信号により高耐圧ＮチャネルＭＯＳトランジスタ４の制御ゲートが駆動される。
【００１６】
従って、小振幅駆動出力信号Ａがローレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインの共通接続ノードであるレベルシフト回路(ＬＳ)２００の出力端子はローレベルの接地電圧ＧＮＤとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１はオン状態となる。
【００１７】
反対に、小振幅駆動出力信号Ａがハイレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインの共通接続ノードであるレベルシフト回路(ＬＳ)２００の出力端子はハイレベルの高電源電圧ＶDDHとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１はオフ状態となる。
【００１８】
以上説明したように、高電源電圧ＶDDHによって動作するレベルシフト回路(ＬＳ)２００は、電圧振幅が略５ボルトの小振幅駆動出力信号Ａに応答して、略１００〜２００ボルトの高電源電圧ＶDDHに対応する高電圧振幅の出力信号を生成して、高耐圧出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１を駆動するものである。
【００１９】
略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００は、図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ｂに応答するＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。すなわち、電圧振幅が略５ボルトの小振幅信号ＢはＰチャネルＭＯＳトランジスタ７のゲートとＮチャネルＭＯＳトランジスタ８のゲートとに供給され、ＰチャネルＭＯＳトランジスタ７のソースは略５ボルトの低電源電圧ＶDDに接続され、ＮチャネルＭＯＳトランジスタ８のソースは接地電源ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタ７のドレインとＮチャネルＭＯＳトランジスタ８のドレインに生成されるプリドライバ(ＰＤ)３００の出力信号は、高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートを駆動する。
【００２０】
図７に示したスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作について、以下に説明する。
【００２１】
小振幅信号Ａがハイレベルで小振幅信号Ｂがローレベルである期間において、プリドライバ(ＰＤ)３００ではＰチャネルＭＯＳトランジスタ７はオン状態、ＮチャネルＭＯＳトランジスタ８はオフ状態となって、レベルシフト回路(ＬＳ)２００では高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となるので、出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴは接地電源ＧＮＤの電圧レベルに設定される。
【００２２】
小振幅信号Ａがローレベルで小振幅信号Ｂがハイレベルである期間において、プリドライバ(ＰＤ)３００ではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となって、レベルシフト回路(ＬＳ)２００では高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となるので、出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴは高電源電圧ＶDDHの電圧レベルに設定される。
【００２３】
一方、本発明者等は本発明に先立って半導体集積回路の微細化半導体プロセスを利用することによって、図７に示したスキャンドライバ半導体集積回路ＩＣに形成されるＭＯＳトランジスタの微細化を検討した。
【００２４】
すなわち、良く知られているようにゲート絶縁膜圧ＴＯＸの薄膜化およびチャネル長Ｌの縮小化によって、ＭＯＳトランジスタの性能を向上することが可能となり、その結果、チャネル幅Ｗも縮小可能となるため、半導体チップのチップ占有面積が可能となるものである。
【００２５】
しかしながら、ＭＯＳトランジスタの微細化によって、良く知られているように、半導体集積回路の初期故障率が増加する。すなわち、初期故障率(ＥＦＲ：Early Failure Rate)は、時間経過に対して単調減少する。半導体デバイスの初期故障の大部分は、ウェーハ製造プロセス中にデバイスに作り込まれた欠陥に起因する。欠陥の原因として最も多いものは、ウェーハ製造工程中のダスト付着による欠陥と、ゲート酸化膜中の欠陥やシリコン基板中の結晶欠陥等である。
【００２６】
半導体製造プロセスに起因する欠陥を含んだ半導体デバイスは、そのほとんどが製造工程中で故障となり最終選別工程で不良として取り除かれる。しかし、比較的軽微な欠陥を含んだ半導体デバイスは、ある程度の確率で最終測定時には不良として検出されずに、最終測定に合格して製品として出荷されてしまう場合がある。この軽微な欠陥を含んだ半導体デバイスは、比較的短期間の電圧や温度等のストレス印加により故障となる場合が多く、電子機器への半導体デバイスの組み込み工程や電子機器として製品出荷された後の初期段階において故障となり、短期間で高い故障率を示す。
【００２７】
従って、半導体デバイスの製造では、製品出荷前の段階で短時間のストレスを印加することで初期欠陥を含んだ半導体デバイスを取り除くためのスクリーニングテストが行なわれている。このストレス試験により初期欠陥を内在する半導体デバイスがある程度取り除かれた半導体製品群は、市場における初期故障率が改善され、長期間に高い品質を維持することができる。
【００２８】
図８は、本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣの構成を示す図である。
【００２９】
図８に示す本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣが、図７に示したスキャンドライバの半導体集積回路ＩＣと相違するのは下記の点である。
【００３０】
すなわち、図８に示すスキャンドライバ半導体集積回路ＩＣでは、高耐圧回路としての出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のエミッタとサステイン期間に放電電流を流すダイオード(ＬＯ＿Ｄｉ)９のアノードとは、接地電圧ＧＮＤに直接接続されるのではなくドライバ接地線Ｄ＿ＧＮＤと第１接地パッドＰＡＤ＿Ｇ１に接続されている。
【００３１】
次に、図８に示すスキャンドライバ半導体集積回路ＩＣでは、レベルシフト回路(ＬＳ)２００の高耐圧NチャネルＭＯＳトランジスタ３、４のソースとプリドライバ(ＰＤ)３００のＮチャネルＭＯＳトランジスタ８のソースとは、接地電圧ＧＮＤに直接接続されるのではなくロジック接地線Ｌ＿ＧＮＤと第２接地パッドＰＡＤ＿Ｇ２に接続されている。
【００３２】
図５は、図１および図８に示すスキャンドライバ半導体集積回路ＩＣの高耐圧回路としての出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。
【００３３】
図５(Ａ)に示す回路素子シンボルの高耐圧ＩＧＢＴは、図５(Ｂ)の等価回路に示すように入力部とその出力部とはＮチャネルＭＯＳトランジスタＮ−ＭＯＳとＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓによってそれぞれ構成される。ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲートＧは、高耐圧ＩＧＢＴの制御ゲートＧとなり、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレインＤはＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのベースＢと接続される。ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのエミッタＥは高耐圧ＩＧＢＴのコレクタＣとなり、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのコレクタＣとＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソースＳは共通接続され高耐圧ＩＧＢＴのエミッタＥとなる。
【００３４】
図５(Ｂ)の高耐圧ＩＧＢＴの等価回路は、図５(Ｃ)の半導体デバイス構造によって実現される。すなわち、高耐圧ＩＧＢＴのコレクタ端子Ｃに接続されたＰ＋型不純物領域と、Ｎ型不純物領域と、Ｐ型不純物領域とにより、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのエミッタ領域と、ベース領域と、コレクタ領域がそれぞれ形成されている。更にＮ型不純物領域と、Ｐ型不純物領域と、Ｎ＋型不純物領域と、高耐圧ＩＧＢＴのゲート端子Ｇに接続された導電層とによって、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレイン領域と、基板領域と、ソース領域と、ゲート電極がそれぞれ形成されている。また、高耐圧ＩＧＢＴのエミッタ端子Ｅと接続される電極は、Ｐ＋型不純物領域およびＮ＋型不純物領域とオーミック・接触を形成することにより、高耐圧ＩＧＢＴのエミッタ端子Ｅの動作電圧がＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソース領域とＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのコレクタ領域とに供給されるものである。尚、図５(Ｃ)には図示されていないが、高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極とＰ型不純物領域との間には、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲート絶縁膜としての二酸化シリコン膜が形成されている。
【００３５】
スキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために、図５(Ｃ)の半導体デバイス構造において、ゲート端子Ｇとエミッタ端子Ｅとの間にストレスとして１０Ｖの電圧を印加するものとする。この場合に、例えば高耐圧ＩＧＢＴのゲート端子Ｇとエミッタ端子Ｅに略５ボルトの正電圧と略−５ボルトの負電圧とがそれぞれ印加されることによって、高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極の直下のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。ストレス電圧の値は、一般的には半導体製造プロセスによって最適値が決定される。また、正電圧と負電圧の比率も、場合によって変化する。
【００３６】
上述したスクリーニングを実行するために、図８に示す本発明に先立って本発明者等によって検討されたスキャンドライバ半導体集積回路ＩＣでは、ドライバ接地線Ｄ＿ＧＮＤと第１接地パッドＰＡＤ＿Ｇ１とに略−５ボルトの負電圧が印加される一方、ロジック接地線Ｌ＿ＧＮＤと第２接地パッドＰＡＤ＿Ｇ２とに略ゼロボルトの接地電圧ＧＮＤが印加され、更に高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートにはプリドライバ(ＰＤ)３００の略５ボルトの低電源電圧ＶDDのハイレベル出力信号が印加される。
【００３７】
具体的には、図８に示したスキャンドライバ半導体集積回路ＩＣの複数の半導体ペレットを含んだ半導体ウェーファの段階で、スクリーニングが実行される。複数の半導体ペレットの各第１接地パッドＰＡＤ＿Ｇ１と各第２接地パッドＰＡＤ＿Ｇ２にそれぞれ接触端子を電気的に接続することで、高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。このプルダウン出力トランジスタの高耐圧ＩＧＢＴ２は、レベルシフト回路(ＬＳ)２００の２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と２個の高耐圧NチャネルＭＯＳトランジスタ３、４やプリドライバ(ＰＤ)３００のＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８と比較して極めて大きな素子サイズを有している。従って、スクリーニングのストレス印加によってゲート絶縁膜の初期欠陥が加速的に悪化してゲート絶縁膜のリーク電流が増大する際に、極めて大きな素子サイズを有するプルダウン出力トランジスタの高耐圧ＩＧＢＴ２はリーク電流の測定が容易なものである。
【００３８】
尚、このスクリーニングのストレス印加時には、高電源電圧ＶDDHは、通常オープン状態とされる。
【００３９】
更に、図８に示す本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣでは、静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２に近接して接続されている。この静電保護回路ＥＳＤは、スキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために電気的に分離された第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２との間にＩＣ外部から印加されるサージ電圧のエネルギーを吸収することで、ＩＣ内部の半導体デバイスを静電破壊から保護するものである。尚、この静電保護回路ＥＳＤにおいては、上記特許文献３に記載されたような双方向性導通ＥＳＤ保護素子が使用されるのではなく、特に一方向性導通ＥＳＤ保護素子が使用されている。すなわち、この静電保護回路ＥＳＤを双方向性導通ＥＳＤ保護素子によって構成すると、スクリーニングのストレス電圧を印加できなくなってスクリーニングが不可能となるので、ストレス電圧を印加可能な極性を有する一方向性導通ＥＳＤ保護素子が使用されたものである。
【００４０】
しかし、本発明者等が本発明に先立って図８に示すスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣを更に詳細に検討したところ、以下のような問題が見い出されたものである。
【００４１】
それは、高耐圧出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加される際に、高耐圧出力バッファ回路(ＯＢ)１００自身のサージ電圧のエネルギーの吸収能力が低下して、高耐圧出力バッファ回路(ＯＢ)１００が静電破壊されると言うものである。
【００４２】
図７に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣでは、高耐圧出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加される際に、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタ端子と制御ゲート端子との間の寄生容量を介して高電圧がプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲート端子に印加されて、高耐圧ＩＧＢＴ２がオン状態となるものである。従って、高耐圧出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２自身が、出力端子ＯＵＴに印加されるサージ電圧のエネルギーを吸収する能力を有していた。
【００４３】
しかし、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣでは、スクリーニングを可能とするために第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とが電気的に分離され、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとが電気的に分離された。従って、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとの分離によってドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスが、分離される以前の接地線の寄生インダクタンスよりも増加することとなった。その結果、高耐圧の出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加されて高耐圧ＩＧＢＴ２がオン状態となる際に、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスでの電圧降下によって高耐圧ＩＧＢＴ２の導通度が低下するものとなった。
【００４４】
特に、プラズマディスプレイパネル(ＰＤＰ)を駆動する図８に示したスキャンドライバＩＣは、１００Ｖ〜２００Ｖの耐圧を有する出力回路(ＯＣ)１０を６４個から９６個まで内蔵するものである。従って、多数の出力回路(ＯＣ)１０の中で第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とから離間されて半導体チップの中央部に配置された出力回路(ＯＣ)１０に含まれる高耐圧の出力バッファ回路(ＯＢ)１００の出力端子ＯＵＴにＩＣ外部からサージ電圧が印加される際に、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスが大きくなり高耐圧出力バッファ回路(ＯＢ)１００自身のサージ電圧のエネルギーの吸収能力が低下するものである。
【００４５】
図９は、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成をより詳細に示す図である。
【００４６】
図９に示すスキャンドライバ半導体集積回路ＩＣは、図７と図８とに示した出力回路(ＯＣ)１０と同様に構成された複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎを含んでいる。また、図９に示すスキャンドライバ半導体集積回路ＩＣにおいても、図８と同様に静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２に近接して接続されている。
【００４７】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに近接して配置された出力回路(ＯＣ)１０＿０は、高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０とを含んでいる。
【００４８】
高耐圧出力バッファ回路(ＯＢ＿０)１００＿０は、図７および図８と同様にプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１とプルダウン出力トランジスタの高耐圧ＩＧＢＴ２とダイオード(ＬＯ＿Ｄｉ)９を含んでいる。高耐圧出力バッファ回路(ＯＢ＿０)１００＿０の出力端子ＯＵＴ＿０は、第１出力パッドＰＡＤ＿０として、スキャンドライバ半導体集積回路ＩＣの外部に導出される。
【００４９】
レベルシフト回路(ＬＳ)２００＿０は、図７および図８と同様に、ラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４とによって構成されている。プリドライバ(ＰＤ)３００＿０は、図７および図８と同様に、ＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。
【００５０】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに２番目に近接して配置された出力回路(ＯＣ)１０＿１は、高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とを含んでいる。出力回路(ＯＣ)１０＿１の高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【００５１】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とから最遠に離間して配置された出力回路(ＯＣ)１０＿Ｎは、高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとを含んでいる。出力回路(ＯＣ)１０＿Ｎの高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【００５２】
図９に示したスキャンドライバ半導体集積回路ＩＣでは、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとの分離によってドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとはそれぞれ複数の寄生インダクタンスＬｐを含んでいる。従って、図９に示したスキャンドライバ半導体集積回路ＩＣでは、第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２から最遠に離間して配置された出力回路(ＯＣ)１０＿Ｎの高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎ自身のサージ電圧のエネルギーの吸収能力が低下するものである。
【００５３】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００５４】
従って、本発明の目的とするところは、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することにある。
【００５５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００５６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００５７】
すなわち、本発明の代表的な実施の形態は、プルアップ出力トランジスタ(１)とプルダウン出力トランジスタ(２)とを含む出力バッファ回路(１００＿Ｎ)と、前記出力バッファ回路(１００＿Ｎ)の前記プルダウン出力トランジスタ(２)の制御入力端子を駆動するプリドライバ(３００＿Ｎ)とを具備する出力回路(１０＿Ｎ)を内蔵する半導体集積回路(ＩＣ)である(図１、図１０参照)。
【００５８】
前記出力バッファ回路(１００＿Ｎ)の前記プルアップ出力トランジスタ(１)と前記プルダウン出力トランジスタ(２)との共通接続ノードは、出力端子(ＯＵＴ＿Ｎ)として前記半導体集積回路(ＩＣ)の外部と接続可能とされる。
【００５９】
前記プルダウン出力トランジスタ(２)は、絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)を少なくとも有するものである(図５(Ｂ)、図５(Ｃ)参照)。
【００６０】
前記プリドライバ(３００＿Ｎ)の出力端子は、前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)の制御ゲート電極に接続される。
【００６１】
前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)のソース領域と基板領域は第１接地線(Ｄ＿ＧＮＤ)に接続され、前記プリドライバ(３００＿Ｎ)は第２接地線(Ｌ＿ＧＮＤ)に接続される。
【００６２】
前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)とは、第１接地端子(ＰＡＤ＿Ｇ１)と第２接地端子(ＰＡＤ＿Ｇ２)とを介してそれぞれ前記半導体集積回路(ＩＣ)の前記外部と接続可能とされる。
【００６３】
前記出力回路(１０＿Ｎ)は、前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)の間に接続された出力保護ダイオード(１１＿Ｎ)を更に具備することを特徴とするものである(図１、図１０参照)。
【発明の効果】
【００６４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６５】
すなわち、本発明によれば、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することができる。
【図面の簡単な説明】
【００６６】
【図１】図１は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの構成をより詳細に示す図である。
【図３】図３は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣのチップレイアウトを示す図である。
【図４】図４は、図３に示したチップレイアウトを有する本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの半導体チップの上部に形成された第１層と第２層のアルミニューム配線ＡＬ＿１、ＡＬ＿２を示す図である。
【図５】図５は、図１および図８に示すスキャンドライバ半導体集積回路ＩＣの高耐圧回路としての出力バッファ回路(ＯＢ)１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。
【図６】図６は、図３に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの出力バッファ(ＯＢ)１００とプリドライバ(ＰＤ)３００のデバイス構造を示す図である。
【図７】図７は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【図８】図８は、本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ＩＣの構成を示す図である。
【図９】図９は、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成をより詳細に示す図である。
【図１０】図１０は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの他の構成を示す図である。
【発明を実施するための形態】
【００６７】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００６８】
〔１〕本発明の代表的な実施の形態は、プルアップ出力トランジスタ(１)とプルダウン出力トランジスタ(２)とを含む出力バッファ回路(１００＿Ｎ)と、前記出力バッファ回路(１００＿Ｎ)の前記プルダウン出力トランジスタ(２)の制御入力端子を駆動するプリドライバ(３００＿Ｎ)とを具備する出力回路(１０＿Ｎ)を内蔵する半導体集積回路(ＩＣ)である(図１、図１０参照)。
【００６９】
前記出力バッファ回路(１００＿Ｎ)の前記プルアップ出力トランジスタ(１)と前記プルダウン出力トランジスタ(２)との共通接続ノードは、出力端子(ＯＵＴ＿Ｎ)として前記半導体集積回路(ＩＣ)の外部と接続可能とされる。
【００７０】
前記プルダウン出力トランジスタ(２)は、絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)を少なくとも有するものである(図５(Ｂ)、図５(Ｃ)参照)。
【００７１】
前記プリドライバ(３００＿Ｎ)の出力端子は、前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)の制御ゲート電極に接続される。
【００７２】
前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)のソース領域と基板領域は第１接地線(Ｄ＿ＧＮＤ)に接続され、前記プリドライバ(３００＿Ｎ)は第２接地線(Ｌ＿ＧＮＤ)に接続される。
【００７３】
前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)とは、第１接地端子(ＰＡＤ＿Ｇ１)と第２接地端子(ＰＡＤ＿Ｇ２)とを介してそれぞれ前記半導体集積回路(ＩＣ)の前記外部と接続可能とされる。
【００７４】
前記出力回路(１０＿Ｎ)は、前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)の間に接続された出力保護ダイオード(１１＿Ｎ)を更に具備することを特徴とするものである(図１、図１０参照)。
【００７５】
前記実施の形態によれば、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することができる。
【００７６】
好適な実施の形態では、前記出力保護ダイオード(１１＿Ｎ)は、前記第１接地線(Ｄ＿ＧＮＤ)にアノードが接続されて前記第２接地線(Ｌ＿ＧＮＤ)にカソードが接続された一方向性導通素子であることを特徴とするものである(図１参照)。
【００７７】
他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、前記第１接地端子(ＰＡＤ＿Ｇ１)にアノードが接続されて前記第２接地端子(ＰＡＤ＿Ｇ２)にカソードが接続された他の一方向性導通素子(Ｄ)を含む静電保護回路(ＥＳＤ)を更に内蔵することを特徴とするものである(図１参照)。
【００７８】
更に他の好適な実施の形態では、前記プルアップ出力トランジスタ(１)は、高電源電圧(ＶDDH)と前記出力バッファ回路(１００＿Ｎ)の前記出力端子(ＯＵＴ＿Ｎ)との間に接続される。
【００７９】
前記出力回路(１０＿Ｎ)は、前記高電源電圧(ＶDDH)と前記第２接地線(Ｌ＿ＧＮＤ)の間に接続されたレベルシフト回路(２００＿Ｎ)を更に具備する。
【００８０】
前記レベルシフト回路(２００＿Ｎ)は、前記高電源電圧(ＶDDH)に接続された第１と第２のプルアップ・トランジスタ(５、６)と、前記第２接地線(Ｌ＿ＧＮＤ)に接続された第１と第２のプルダウン・トランジスタ(３、４)とを含む。
【００８１】
前記第１のプルアップ・トランジスタ(５)の出力電流経路と前記第１のプルダウン・トランジスタ(３)の出力電流経路とは、前記高電源電圧(ＶDDH)と前記第２接地線(Ｌ＿ＧＮＤ)との間に直列接続される。
【００８２】
前記第２のプルアップ・トランジスタ(６)の出力電流経路と前記第２のプルダウン・トランジスタ(４)の出力電流経路とは、前記高電源電圧(ＶDDH)と前記第２接地線(Ｌ＿ＧＮＤ)との間に直列接続される。
【００８３】
前記第１のプルダウン・トランジスタ(３)と前記第２のプルダウン・トランジスタ(４)とは、第１入力信号(Ａ＿Ｎ)に応答して相補的に動作するものである。
【００８４】
前記第１のプルアップ・トランジスタ(５)の制御入力は、前記第２のプルアップ・トランジスタ(６)の出力電極と前記第２のプルダウン・トランジスタ(４)の出力電極と前記プルアップ出力トランジスタ(１)の制御入力とに接続される。
【００８５】
前記第２のプルアップ・トランジスタ(６)の制御入力は、前記第１のプルアップ・トランジスタ(５)の出力電極と前記第１のプルダウン・トランジスタ(３)の出力電極とに接続されたことを特徴とするものである(図１参照)。
【００８６】
より好適な実施の形態では、前記プリドライバ(３００＿Ｎ)は、第３のプルアップ・トランジスタ(７)と第３のプルダウン・トランジスタ(８)とを含む。
【００８７】
前記プリドライバ(３００＿Ｎ)の前記第３のプルアップ・トランジスタ(７)の出力電流経路と前記第３のプルダウン・トランジスタ(８)の出力電流経路とは、前記高電源電圧(ＶDDH)よりも低い低電源電圧(ＶDD)と前記第２接地線(Ｌ＿ＧＮＤ)との間に直列接続される。
【００８８】
前記プリドライバ(３００＿Ｎ)の前記第３のプルアップ・トランジスタ(７)と前記第３のプルダウン・トランジスタ(８)との接続点から生成されるプリドライバ出力信号は、前記出力バッファ回路(１００＿Ｎ)の前記プルダウン出力トランジスタ(２)の前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)の前記制御ゲート電極を駆動することを特徴とするものである(図１参照)。
【００８９】
他のより好適な実施の形態では、前記プルダウン出力トランジスタ(２)は、前記絶縁ゲート電界効果トランジスタ構造(Ｎ−ＭＯＳ)以外にバイポーラトランジスタ(ＰＮＰ−Ｂｉｐ−Ｔｒｓ)を有した絶縁ゲートバイポーラトランジスタであることを特徴とするものである(図１、図１０参照)。
【００９０】
更に他のより好適な実施の形態では、前記出力バッファ回路(１００＿Ｎ)は、前記絶縁ゲートバイポーラトランジスタのコレクタとエミッタとにカソードとアノードとがそれぞれ接続されたローサイドダイオード(９)を更に含むことを特徴とするものである(図１、図１０参照)。
【００９１】
別のより好適な実施の形態では、前記半導体集積回路(ＩＣ)のスクリーニングのために前記第２接地端子(ＰＡＤ＿Ｇ２)を基準として所定の負のストレス電圧が前記第１接地端子(ＰＡＤ＿Ｇ１)に印加される場合に、前記出力保護ダイオード(１１＿Ｎ)の前記一方向性導通素子と前記静電保護回路(ＥＳＤ)の前記他の一方向性導通素子(Ｄ)とがそれぞれ逆方向降伏しないような所定の逆方向降伏電圧をそれぞれ有することを特徴とするものである(図１参照)。
【００９２】
更に別のより好適な実施の形態では、前記プルアップ出力トランジスタ(１)と前記プルダウン出力トランジスタ(２)とは、前記半導体集積回路(ＩＣ)の半導体チップの内部で絶縁体素子分離によって分離されたことを特徴とするものである(図６参照)。
【００９３】
具体的な実施の形態では、前記出力回路(１０＿Ｎ)と同一の構成の複数の出力回路(１０＿０、１０＿１…１０＿Ｎ)を、前記半導体集積回路(ＩＣ)が内蔵するものである。
【００９４】
前記複数の出力回路(１０＿０、１０＿１…１０＿Ｎ)の前記第１接地線(Ｄ＿ＧＮＤ)と前記第２接地線(Ｌ＿ＧＮＤ)とは、前記第１接地端子(ＰＡＤ＿Ｇ１)と前記第２接地端子(ＰＡＤ＿Ｇ２)とにそれぞれ接続されたことを特徴とするものである(図２参照)。
【００９５】
他の具体的な実施の形態では、前記半導体集積回路(ＩＣ)の半導体チップの中央部分には、前記複数の出力回路(１０＿０、１０＿１…１０＿Ｎ)の前記プリドライバ(３００＿Ｎ)と前記レベルシフト回路(２００＿Ｎ)とに複数の入力信号を供給するためのロジック部(Ｌｏｇｉｃ)が配置される。
【００９６】
前記半導体集積回路(ＩＣ)の前記半導体チップの前記中央部分の左側部分と右側部分とには、前記複数の出力回路(ＯＢ：１０＿０、１０＿１…１０＿Ｎ)が分割されて配置される。
【００９７】
前記半導体チップの前記中央部分と前記左側部分との左側境界部分と前記半導体チップの前記中央部分と前記右側部分との右側境界部分とには、前記複数の出力回路の複数の前記出力保護ダイオード(ＧＮＤ＿Ｄｉ)が分割されて配置されたことを特徴とするものである(図３参照)。
【００９８】
最も具体的な実施の形態では、前記半導体集積回路(ＩＣ)は、プラズマディスプレイパネル(ＰＤＰ)の複数の走査線を駆動するスキャンドライバである。
【００９９】
前記半導体集積回路の前記複数の出力回路は、前記プラズマディスプレイパネルの前記複数の走査線を駆動可能とされたことを特徴とするものである(図３参照)。
【０１００】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１０１】
［実施の形態１］
《スキャンドライバの構成》
図１は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【０１０２】
図１に示した本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣの出力回路(ＯＣ)１０＿Ｎは、外部から供給される高電源電圧ＶDDHによって動作する高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎと、外部から供給される低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００＿Ｎとを含んでいる。尚、低電源電圧ＶDDは略５ボルトの電圧で、高電源電圧ＶDDHは略１００ボルトから２００ボルトの電圧である。
【０１０３】
《高耐圧の出力バッファ回路》
図１に示すように、高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎにおいては、プルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１のソース・ドレイン電流経路は高電源電圧ＶDDHと出力端子ＯＵＴ＿Ｎの間に接続されて、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタ・エミッタ電流経路は出力端子ＯＵＴ＿Ｎとドライバ接地線Ｄ＿ＧＮＤとの間に接続される。尚、ＩＧＢＴ２は、その入力部とその出力部とはＮチャネルＭＯＳトランジスタとＰＮＰバイポーラトランジスタとによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタ・エミッタ電流経路での大電流駆動能力とを持っている。また更にプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタとエミッタとには、サステイン期間にドライバ接地線Ｄ＿ＧＮＤから放電電流を流すダイオード(ＬＯ＿Ｄｉ)９のカソードとアノードとがそれぞれ接続されている。
【０１０４】
《高耐圧のレベルシフト回路》
高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎは、高電源電圧ＶDDHにラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と、ロジック接地線Ｌ＿ＧＮＤに差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４によって構成されている。すなわち、２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６のソースは高電源電圧ＶDDHに接続され、高耐圧ＰチャネルＭＯＳトランジスタ５のゲートは高耐圧ＰチャネルＭＯＳトランジスタ６のドレインと高耐圧ＮチャネルＭＯＳトランジスタ４のドレインとに接続され、高耐圧ＰチャネルＭＯＳトランジスタ６のゲートは高耐圧ＰチャネルＭＯＳトランジスタ５のドレインと高耐圧ＮチャネルＭＯＳトランジスタ３のドレインとに接続されている。２個の高耐圧ＮチャネルＭＯＳトランジスタ３、４のソースはロジック接地線Ｌ＿ＧＮＤに接続され、高耐圧ＮチャネルＭＯＳトランジスタ３の制御ゲートは図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ａ＿Ｎによって駆動される。小振幅駆動出力信号Ａ＿Ｎは、略５ボルトの低電源電圧ＶDDによって動作するインバータ１０の入力端子に供給され、インバータ１０の出力端子から生成される小振幅駆動出力信号Ａ＿Ｎの反転信号により高耐圧ＮチャネルＭＯＳトランジスタ４の制御ゲートが駆動される。
【０１０５】
従って、小振幅駆動出力信号Ａ＿Ｎがローレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はローレベルの接地電圧ＧＮＤとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１はオン状態となる。
【０１０６】
反対に、小振幅駆動出力信号Ａ＿Ｎがハイレベルの場合には、高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ４のドレインと高耐圧ＰチャネルＭＯＳトランジスタ６のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はハイレベルの高電源電圧ＶDDHとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタとしての高耐圧ＰチャネルＭＯＳトランジスタ１はオフ状態となる。
【０１０７】
以上説明したように、高電源電圧ＶDDHによって動作するレベルシフト回路(ＬＳ)２００＿Ｎは、電圧振幅が略５ボルトの小振幅駆動出力信号Ａ＿Ｎに応答して、略１００〜２００ボルトの高電源電圧ＶDDHに対応する高電圧振幅の出力信号を生成して、高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１を駆動するものである。
【０１０８】
《低耐圧回路のプリドライバ》
略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路としてのプリドライバ(ＰＤ)３００＿Ｎは、図示されていないが略５ボルトの低電源電圧ＶDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Ｂ＿Ｎに応答するＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。すなわち、電圧振幅が略５ボルトの小振幅信号Ｂ＿ＮはＰチャネルＭＯＳトランジスタ７のゲートとＮチャネルＭＯＳトランジスタ８のゲートとに供給され、ＰチャネルＭＯＳトランジスタ７のソースは略５ボルトの低電源電圧ＶDDに接続され、ＮチャネルＭＯＳトランジスタ８のソースはロジック接地線Ｌ＿ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタ７のドレインとＮチャネルＭＯＳトランジスタ８のドレインとに生成されるプリドライバ(ＰＤ)３００＿Ｎの出力信号は、高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートを駆動する。
【０１０９】
《スキャンドライバの通常駆動動作》
図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作について、以下に説明する。
【０１１０】
小振幅信号Ａ＿Ｎがハイレベルで小振幅信号Ｂ＿Ｎがローレベルである期間において、プリドライバ(ＰＤ)３００＿ＮではＰチャネルＭＯＳトランジスタ７はオン状態、ＮチャネルＭＯＳトランジスタ８はオフ状態となって、レベルシフト回路(ＬＳ)２００＿Ｎでは高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となるので、出力バッファ回路(ＯＢ)１００＿Ｎの出力端子ＯＵＴ＿Ｎは接地電源ＧＮＤの電圧レベルに設定される。
【０１１１】
小振幅信号Ａ＿Ｎがローレベルで小振幅信号Ｂ＿Ｎがハイレベルである期間において、プリドライバ(ＰＤ)３００＿ＮではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となって、レベルシフト回路(ＬＳ)２００＿Ｎでは高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となるので、出力バッファ回路(ＯＢ)１００＿Ｎの出力端子ＯＵＴ＿Ｎは高電源電圧ＶDDHの電圧レベルに設定される。
【０１１２】
《スクリーニングを可能とする接地パッド静電保護回路》
更に図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣでは、接地パッド静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに近接して接続されている。この接地パッド静電保護回路ＥＳＤは、スキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために電気的に分離された第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２との間にＩＣ外部から印加されるサージ電圧のエネルギーを吸収することで、ＩＣ内部の半導体デバイスを静電破壊から保護する。尚、この接地パッド静電保護回路ＥＳＤにおいては、上記特許文献３に記載のような双方向性導通ＥＳＤ保護素子が使用されるのではなく、特に一方向性導通ＥＳＤ保護素子が使用されている。すなわち、この接地パッド静電保護回路ＥＳＤを双方向性導通ＥＳＤ保護素子によって構成すると、スクリーニングのストレス電圧を印加できなくなってスクリーニングが不可能となるので、ストレス電圧を印加可能な極性を有する一方向性導通ＥＳＤ保護素子が使用されたものである。従って、図１に示した接地パッド静電保護回路ＥＳＤは、アノードが第１接地パッドＰＡＤ＿Ｇ１に接続されカソードが第２接地パッドＰＡＤ＿Ｇ２に接続されたダイオードＤによって構成されている。
【０１１３】
図１に示した本発明の実施の形態１による接地パッド静電保護回路ＥＳＤのダイオードＤは、アノードの第１接地パッドＰＡＤ＿Ｇ１の電圧がカソードの第２接地パッドＰＡＤ＿Ｇ２の電圧よりもダイオードＤの順方向電圧ＶFよりも上昇すると、順方向に導通して、外部から印加されたサージ電圧のエネルギーを吸収する。また、接地パッド静電保護回路ＥＳＤのダイオードＤは、アノードの第１接地パッドＰＡＤ＿Ｇ１の電圧がカソードの第２接地パッドＰＡＤ＿Ｇ２の電圧よりもダイオードＤの逆方向降伏電圧ＢＶよりも低下すると、逆方向に導通して、外部から印加されたサージ電圧のエネルギーを吸収する。特にスクリーニングを実行するために、第１接地パッドＰＡＤ＿Ｇ１に略−５ボルトの負電圧を印加する一方、第２接地パッドＰＡＤ＿Ｇ２に略ゼロボルトの接地電圧ＧＮＤを印加した場合に、ダイオードＤが逆方向降伏を起こさないようにダイオードＤの逆方向降伏電圧の絶対値｜ＢＶ｜は、５ボルトよりも大きな値に設定されている。
【０１１４】
《高耐圧ＩＧＢＴのデバイス構造》
図５は、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。
【０１１５】
図５(Ａ)に示す回路素子シンボルの高耐圧ＩＧＢＴは、図５(Ｂ)の等価回路に示すように入力部とその出力部とはＮチャネルＭＯＳトランジスタＮ−ＭＯＳとＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓによってそれぞれ構成される。ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲートＧは、高耐圧ＩＧＢＴの制御ゲートＧとなり、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレインＤはＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのベースＢと接続される。ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのエミッタＥは高耐圧ＩＧＢＴのコレクタＣとなり、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−ＴｒｓのコレクタＣとＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソースＳは共通接続され高耐圧ＩＧＢＴのエミッタＥとなる。
【０１１６】
図５(Ｂ)の高耐圧ＩＧＢＴの等価回路は、図５(Ｃ)の半導体デバイス構造によって実現される。すなわち、高耐圧ＩＧＢＴのコレクタ端子Ｃに接続されたＰ＋型不純物領域と、Ｎ型不純物領域と、Ｐ型不純物領域とによって、ＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのエミッタ領域と、ベース領域と、コレクタ領域がそれぞれ形成されている。更に、Ｎ型不純物領域と、Ｐ型不純物領域と、Ｎ＋型不純物領域と、高耐圧ＩＧＢＴのゲート端子Ｇに接続された導電層とによって、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのドレイン領域と、基板領域と、ソース領域と、ゲート電極がそれぞれ形成されている。また、高耐圧ＩＧＢＴのエミッタ端子Ｅと接続される電極は、Ｐ＋型不純物領域およびＮ＋型不純物領域とオーミック・接触を形成することにより、高耐圧ＩＧＢＴのエミッタ端子Ｅの動作電圧がＮチャネルＭＯＳトランジスタＮ−ＭＯＳのソース領域とＰＮＰバイポーラトランジスタＰＮＰ−Ｂｉｐ−Ｔｒｓのコレクタ領域とに供給されるものである。尚、図５(Ｃ)には図示されていないが、高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極とＰ型不純物領域との間には、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳのゲート絶縁膜としての二酸化シリコン膜が形成されている。
【０１１７】
図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのスクリーニングを可能とするために、図５(Ｃ)の半導体デバイス構造において高耐圧ＩＧＢＴのゲート端子Ｇとエミッタ端子Ｅに略５ボルトの正電圧と略−５ボルトの負電圧とがそれぞれ印加されることによって高耐圧ＩＧＢＴのゲート端子Ｇに接続されたゲート電極の直下のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。
【０１１８】
上述したスクリーニングを実行するために、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣでは、ドライバ接地線Ｄ＿ＧＮＤと第１接地パッドＰＡＤ＿Ｇ１とに略−５ボルトの負電圧が印加される一方、ロジック接地線Ｌ＿ＧＮＤと第２接地パッドＰＡＤ＿Ｇ２とに略ゼロボルトの接地電圧ＧＮＤが印加され、更に高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲートにはプリドライバ(ＰＤ)３００＿Ｎの略５ボルトの低電源電圧ＶDDのハイレベル出力信号が印加される。
【０１１９】
具体的には、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの複数の半導体ペレットを含んだ半導体ウェーファの段階で、スクリーニングが実行される。複数の半導体ペレットの各第１接地パッドＰＡＤ＿Ｇ１と各第２接地パッドＰＡＤ＿Ｇ２とにそれぞれ接触端子を電気的に接続することで、高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２のゲート絶縁膜に略１０ボルトのストレス電圧が印加される。このプルダウン出力トランジスタの高耐圧ＩＧＢＴ２は、レベルシフト回路(ＬＳ)２００＿Ｎの２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と２個の高耐圧NチャネルＭＯＳトランジスタ３、４やプリドライバ(ＰＤ)３００＿ＮのＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８と比較して極めて大きな素子サイズを有している。従って、スクリーニングのストレス印加によってゲート絶縁膜の初期欠陥が加速的に悪化してゲート絶縁膜のリーク電流が増大する際に、極めて大きな素子サイズを有するプルダウン出力トランジスタの高耐圧ＩＧＢＴ２はリーク電流の測定が容易なものである。
【０１２０】
従って、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣが上述の接地パッド静電保護回路ＥＳＤを使用しているので、スクリーニングを実行するために、第１接地パッドＰＡＤ＿Ｇ１に略−５ボルトの負電圧を印加する一方、第２接地パッドＰＡＤ＿Ｇ２に略ゼロボルトの接地電圧ＧＮＤを印加したとしても、接地パッド静電保護回路ＥＳＤのダイオードＤは上述したように高い逆方向降伏電圧の絶対値｜ＢＶ｜を有するので逆バイアスされるのみで、ダイオードＤに逆方向降伏電流が流れないので、スクリーニングが不可能となることはない。
【０１２１】
《出力パッド静電保護回路》
図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの出力回路(ＯＣ)１０＿Ｎは、特にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎを含んでいる。
【０１２２】
このダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎは、特に、出力パッド静電保護回路として機能するものである。すなわち、ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加されて高耐圧出力バッファ回路(ＯＢ)１００＿Ｎのプルダウン出力トランジスタの高耐圧ＩＧＢＴ２がオン状態となる場合に、このダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎは、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスＬｐによる電圧降下を低減するものである。ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加されることによって、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２のコレクタ端子と制御ゲート端子との間の寄生容量を介して高電圧がプルダウン出力トランジスタの高耐圧ＩＧＢＴ２の制御ゲート端子に印加されて、高耐圧ＩＧＢＴ２がオン状態となり、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２自身が出力端子ＯＵＴ＿Ｎに印加されるサージ電圧のエネルギーを吸収するものである。
【０１２３】
しかし、図８に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣでは、第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２が電気的に分離され、ドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤが電気的に分離されていたため、上述したようにドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスでの電圧降下によって高耐圧ＩＧＢＴ２の導通度が低下するものとなった。
【０１２４】
それに対して、図１に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣによれば、ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加された場合には、ドライバ接地線Ｄ＿ＧＮＤの高電位とロジック接地線Ｌ＿ＧＮＤの低電位の間の電位差によってダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎが順方向に導通する。ダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎの順方向導通によってドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤは実質的に並列接続されるので、ドライバ接地線Ｄ＿ＧＮＤの寄生インダクタンスによる電圧降下が低減され、プルダウン出力トランジスタの高耐圧ＩＧＢＴ２によるサージ電圧のエネルギー吸収能力を改善することが可能となる。尚、ＩＣ外部から出力端子ＯＵＴ＿Ｎにサージ電圧が印加される場合には、第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２はＩＣ外部でプラズマディスプレイパネル(ＰＤＰ)を搭載する電子機器のマザーボードの接地配線等の適切な接地電圧ＧＮＤに接続されているものである。
【０１２５】
更に上述したスクリーニングを実行するために、第１接地パッドＰＡＤ＿Ｇ１に略−５ボルトの負電圧を印加する一方、第２接地パッドＰＡＤ＿Ｇ２に略ゼロボルトの接地電圧ＧＮＤを印加したとしても、出力パッド静電保護回路の一方向性導通素子のダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎが逆方向降伏しないように、ダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎの逆方向降伏電圧の絶対値｜ＢＶ｜は、５ボルトよりも大きな値に設定されている。
【０１２６】
《スキャンドライバの詳細な構成》
図２は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの構成をより詳細に示す図である。
【０１２７】
図２に示すスキャンドライバ半導体集積回路ＩＣは、図１に示した出力回路(ＯＣ)１０＿Ｎと同様に構成された複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎを含んでいる。また、図２に示すスキャンドライバ半導体集積回路ＩＣにおいても、図１と同様に静電保護回路ＥＳＤが第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２に近接して接続されている。
【０１２８】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに近接して配置された出力回路(ＯＣ)１０＿０は、高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０とを含んでいる。
【０１２９】
高耐圧出力バッファ回路(ＯＢ＿０)１００＿０は、図１と同様にプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタ１とプルダウン出力トランジスタの高耐圧ＩＧＢＴ２とダイオード(ＬＯ＿Ｄｉ)９を含んでいる。高耐圧出力バッファ回路(ＯＢ＿０)１００＿０の出力端子ＯＵＴ＿０は、第１出力パッドＰＡＤ＿０として、スキャンドライバ半導体集積回路ＩＣの外部に導出される。
【０１３０】
レベルシフト回路(ＬＳ)２００＿０は、図１と同様に、ラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ３、４とによって構成されている。プリドライバ(ＰＤ)３００＿０は、図１と同様に、ＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８とによって構成される。
【０１３１】
更に、出力回路(ＯＣ)１０＿０は、図１と同様にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿０を含んでいる。
【０１３２】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とに２番目に近接して配置された出力回路(ＯＣ)１０＿１は、高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とを含んでいる。出力回路(ＯＣ)１０＿１の高耐圧出力バッファ回路(ＯＢ＿１)１００＿１とレベルシフト回路(ＬＳ)２００＿１とプリドライバ(ＰＤ)３００＿１とは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【０１３３】
更に、出力回路(ＯＣ)１０＿１は、出力回路(ＯＣ)１０＿０と同様にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿１を含んでいる。
【０１３４】
第１接地パッドＰＡＤ＿Ｇ１と第２接地パッドＰＡＤ＿Ｇ２とから最遠に離間して配置された出力回路(ＯＣ)１０＿Ｎは、高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとを含んでいる。出力回路(ＯＣ)１０＿Ｎの高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿Ｎとレベルシフト回路(ＬＳ)２００＿Ｎとプリドライバ(ＰＤ)３００＿Ｎとは、上述した出力回路(ＯＣ)１０＿０の高耐圧出力バッファ回路(ＯＢ＿０)１００＿０とレベルシフト回路(ＬＳ)２００＿０とプリドライバ(ＰＤ)３００＿０と全く同様にそれぞれ構成されている。
【０１３５】
更に、出力回路(ＯＣ)１０＿Ｎは、出力回路(ＯＣ)１０＿０と同様にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤにアノードとカソードとがそれぞれ接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿Ｎを含んでいる。
【０１３６】
図２に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣでは、スクリーニングを可能とするためドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとの分離によってドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤとはそれぞれ複数の寄生インダクタンスＬｐを含んでいる。しかし、図２に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣでは、それぞれ１ビットの駆動出力信号を生成する複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎの内部にドライバ接地線Ｄ＿ＧＮＤとロジック接地線Ｌ＿ＧＮＤに接続されたダイオード(ＧＮＤ＿Ｄｉ)１１＿０、１１＿１…１１＿Ｎを含むものである。その結果、図２に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣによれば、それぞれ１ビットの駆動出力信号を生成する複数の出力回路(ＯＣ)１０＿０、１０＿１…１０＿Ｎの内部の高耐圧出力バッファ回路(ＯＢ＿Ｎ)１００＿０、１００＿１…１００＿Ｎ自身のサージ電圧のエネルギーの吸収能力を向上することが可能となる。
【０１３７】
《スキャンドライバのチップレイアウト》
図３は、図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣのチップレイアウトを示す図である。
【０１３８】
図３に示すチップレイアウトの構成を有する本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの半導体チップの中央には、シフトレジスタを含むロジック部Ｌｏｇｉｃが配置されている。このロジック部Ｌｏｇｉｃのシフトレジスタには、半導体チップの上辺エッジに配置された複数の入力パッドＩｎｐｕｔから表示データが供給される。
【０１３９】
半導体チップの中央に配置されたロジック部Ｌｏｇｉｃの左右には、高電源電圧ＶDDHで動作する高耐圧回路のレベルシフト回路(ＬＳ)２００と低電源電圧ＶDDで動作する低耐圧回路のプリドライバ(ＰＤ)３００とを含むレベルシフト・プリドライバ部ＬＳ＆ＰＤが配置されている。従って、半導体チップの中央に配置されたロジック部Ｌｏｇｉｃのシフトレジスタは複数の入力パッドＩｎｐｕｔから供給される表示データのシリアル・パラレル変換を実行して、パラレル表示データをレベルシフト・プリドライバ部ＬＳ＆ＰＤのプリドライバ(ＰＤ)３００とレベルシフト回路(ＬＳ)２００とに供給する。
【０１４０】
半導体チップの上辺エッジの略中央に配置された低電源電圧供給パッドＶDDには、低電源電圧ＶDDが印加可能とされる。この低電源電圧ＶDDが、ロジック部Ｌｏｇｉｃのシフトレジスタとレベルシフト・プリドライバ部ＬＳ＆ＰＤのプリドライバ(ＰＤ)３００とに供給される。半導体チップの下辺エッジの略中央には、ロジック接地電圧供給パッドＬ＿ＧＮＤが配置されている。このロジック接地電圧供給パッドＬ＿ＧＮＤは、ロジック接地線Ｌ＿ＧＮＤを介してロジック部Ｌｏｇｉｃのシフトレジスタとレベルシフト・プリドライバ部ＬＳ＆ＰＤのプリドライバ(ＰＤ)３００とにロジック接地電圧を供給する。特に、図３に示す本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのチップレイアウトでは、下辺エッジの略中央のロジック接地電圧供給パッドＬ＿ＧＮＤに近接して一方向性導通ＥＳＤ保護素子を具備する接地パッド静電保護回路ＥＳＤが配置されている。
【０１４１】
また特に、図３に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのチップレイアウトでは、半導体チップの中央に配置されたロジック部Ｌｏｇｉｃと中央の左右に配置されたレベルシフト・プリドライバ部ＬＳ＆ＰＤとの間に、出力パッド静電保護のためのダイオードＧＮＤ＿Ｄｉが１ビットデータ出力の出力バッファ回路(ＯＢ)１００に対応して配置されている。
【０１４２】
更に、半導体チップの略中央に配置されたレベルシフト・プリドライバ部ＬＳ＆ＰＤの左右には、プルアップ出力トランジスタとしての高耐圧ＰチャネルＭＯＳトランジスタ１とプルダウン出力トランジスタとしての高耐圧ＩＧＢＴ２とダイオード(ＬＯ＿Ｄｉ)９を含む出力バッファ回路(ＯＢ)１００が多数配列された出力バッファ回路部ＯＢが配置されている。半導体チップの上辺エッジの複数の複数の入力パッドＩｎｐｕｔの左右には、ドライバ接地電圧供給パッドＤ＿ＧＮＤが配置されている。この上辺エッジのドライバ接地電圧供給パッドＤ＿ＧＮＤは、ドライバ接地線Ｄ＿ＧＮＤを介して、多数の出力バッファ回路(ＯＢ)１００にドライバ接地電圧を供給する。半導体チップの下辺エッジの略中央のロジック接地電圧供給パッドＬ＿ＧＮＤの左右には、複数のドライバ接地電圧供給パッドＤ＿ＧＮＤが配置されている。この下辺エッジの複数のドライバ接地電圧供給パッドＤ＿ＧＮＤは、ドライバ接地線Ｄ＿ＧＮＤを介して、出力バッファ回路部ＯＢの多数の出力バッファ回路(ＯＢ)１００にドライバ接地電圧を供給する。
【０１４３】
半導体チップの上辺エッジの上左コーナーと上右コーナーとに高電源電圧供給パッドＶDDHが配置され、半導体チップの下辺エッジの下左コーナーと下右コーナーとに高電源電圧供給パッドＶDDHが配置される。これらの高電源電圧供給パッドＶDDHは、レベルシフト・プリドライバ部ＬＳ＆ＰＤのレベルシフト回路(ＬＳ)２００と出力バッファ回路部ＯＢの出力バッファ回路(ＯＢ)１００に高電源電圧ＶDDHを供給する。
【０１４４】
半導体チップの左辺エッジにはプラズマディスプレイパネル(ＰＤＰ)の複数の走査線を駆動する４８個の出力端子ＯＵＴ１〜ＯＵＴ４８が配置されて、半導体チップの右辺エッジにはプラズマディスプレイパネル(ＰＤＰ)の複数の走査線を駆動する他の４８個の出力端子ＯＵＴ４９〜ＯＵＴ９６が配置されている。左側の出力端子ＯＵＴ１〜ＯＵＴ４８は左側の出力バッファ回路部ＯＢの出力バッファ回路(ＯＢ)１００により駆動されて、右側の出力端子ＯＵＴ４９〜ＯＵＴ９６は右側の出力バッファ回路部ＯＢの出力バッファ回路(ＯＢ)１００により駆動される。
【０１４５】
《多層アルミニューム配線》
図４は、図３に示したチップレイアウトを有する本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣの半導体チップの上部に形成された第１層と第２層のアルミニューム配線ＡＬ＿１、ＡＬ＿２を示す図である。
【０１４６】
図４に示すように、上層の第２層アルミニューム配線ＡＬ＿２と下層の第１層アルミニューム配線ＡＬ＿１とは、図示されていない層間絶縁膜によって相互に電気的に分離されている。
【０１４７】
半導体チップの中央のロジック部Ｌｏｇｉｃの周辺には、一番濃い網掛けで示した下層の第１層アルミニューム配線ＡＬ＿１で形成されるロジック接地線Ｌ＿ＧＮＤが形成される。この下層の第１層アルミニューム配線ＡＬ＿１で形成されるロジック接地線Ｌ＿ＧＮＤは、半導体チップの下辺エッジの略中央のロジック接地電圧供給パッドＬ＿ＧＮＤと電気的に接続されている。この下層の第１層アルミニューム配線ＡＬ＿１で形成されるロジック接地線Ｌ＿ＧＮＤには、出力パッド静電保護のための複数のダイオードＧＮＤ＿Ｄｉのカソードが接続されている。
【０１４８】
図４に示すように、チップの左側と右側には一番薄い網掛けで示した上層の第２層アルミニューム配線ＡＬ＿２で形成されるドライバ接地線Ｄ＿ＧＮＤが形成される。チップの左側と右側の上層の第２層アルミニューム配線ＡＬ＿２で形成されたドライバ接地線Ｄ＿ＧＮＤからは、チップ中央に向かって中間濃度の網掛けで示した下層の第１層アルミニューム配線ＡＬ＿１で形成される複数のドライバ接地線Ｄ＿ＧＮＤが形成される。上層の第２層アルミニューム配線ＡＬ＿２で形成されたドライバ接地線Ｄ＿ＧＮＤと下層の第１層アルミニューム配線ＡＬ＿１で形成されたドライバ接地線Ｄ＿ＧＮＤとは、層間絶縁膜のスルーホールを介して電気的に接続されている。
【０１４９】
図４に示すようにチップ中央に向かって形成された中間濃度の網掛けの下層の第１層アルミニューム配線ＡＬ＿１で形成された複数のドライバ接地線Ｄ＿ＧＮＤは、出力パッド静電保護のための複数のダイオードＧＮＤ＿Ｄｉのアノードに接続されている。
【０１５０】
尚、図４には示してはいないが、半導体チップの中央のロジック部Ｌｏｇｉｃの周辺の下層の第１層アルミニューム配線ＡＬ＿１で形成されたロジック接地線Ｌ＿ＧＮＤの上部には、上層の第２層アルミニューム配線ＡＬ＿２で形成されたロジック接地線Ｌ＿ＧＮＤが形成されることが可能である。上層の第２層アルミニューム配線ＡＬ＿２で形成されたロジック接地線Ｌ＿ＧＮＤと下層の第１層アルミニューム配線ＡＬ＿１で形成されたロジック接地線Ｌ＿ＧＮＤとは、層間絶縁膜のスルーホールを介して電気的に接続されることが可能である。
【０１５１】
《出力バッファとプリドライバのデバイス構造》
図６は、図３に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣの出力バッファ(ＯＢ)１００とプリドライバ(ＰＤ)３００のデバイス構造を示す図である。
【０１５２】
図６に示すように、出力バッファ(ＯＢ)１００とプリドライバ(ＰＤ)３００とは、高耐圧を実現することが容易なシリコン・オン・インシュレータ(ＳＯＩ)型のデバイス構造で形成される。すなわち、シリコン半導体基板Ｓｕｂの主表面上に二酸化シリコン層Ｏｘｄが形成されて、二酸化シリコン層Ｏｘｄの主表面上には複数のＮ型不純物領域が形成されている。複数のＮ型不純物領域は、トレンチ絶縁物アイソレーション領域Ｉｓｏによって相互に電気的に分離されている。すなわち、トレンチ絶縁物アイソレーション領域Ｉｓｏは、二酸化シリコン層Ｏｘｄの主表面上に形成されたＮ型不純物領域を貫通するように方向性ドライエッチングにより形成されたトレンチ(溝)を二酸化シリコン等の絶縁物を充填することで形成される。二酸化シリコン等の絶縁物の充填の後にトレンチ(溝)に残留した凹部には、高抵抗多結晶シリコンが充填される。
【０１５３】
まず複数のＮ型不純物領域のうちの３個のＮ型不純物領域を使用して、出力バッファ(ＯＢ)１００のダイオードＬＯ＿Ｄｉとプルダウン出力トランジスタのＩＧＢＴとプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタＰ−ＭＯＳが形成される。
【０１５４】
ダイオードＬＯ＿Ｄｉは、第１番目のＮ型不純物領域の内部に形成されたＰ型ウェル領域Ｐ−ＷｅｌｌとＮ型ウェル領域Ｎ−Ｗｅｌｌにより構成され、Ｐ型ウェル領域Ｐ−ＷｅｌｌはアノードＡとして機能して、Ｎ型ウェル領域Ｎ−ＷｅｌｌはカソードＣとして機能する。
【０１５５】
プルダウン出力トランジスタのＩＧＢＴは、コレクタ端子Ｃに接続されたＰ＋型不純物領域と第２番目のＮ型不純物領域とＰ型不純物領域とをそれぞれエミッタ領域とベース領域とコレクタ領域とするＰＮＰバイポーラトランジスタと、第２番目のＮ型不純物領域とＰ型不純物領域とＮ＋型不純物領域とゲート端子Ｇに接続された導電層とをそれぞれドレイン領域と基板領域とソース領域とゲート電極とするＮチャネルＭＯＳトランジスタとによって構成されている。
【０１５６】
次にプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタＰ−ＭＯＳは、ドレイン端子Ｄに接続されたＰ＋型不純物領域とＰ型オフセット不純物領域Ｐ−ｏｆｆｓｅｔとをドレイン領域とし、第３番目のＮ型不純物領域とＮ型ウェル領域Ｎ−Ｗｅｌｌとを基板領域とし、ソース端子Ｓに接続されたＰ＋型不純物領域をソース領域として構成されている。
【０１５７】
更にプリドライバ(ＰＤ)３００のＮチャネルＭＯＳトランジスタ８は、第４番目のＮ型不純物領域の内部に形成されたＰ型ウェル領域Ｐ−Ｗｅｌｌを基板領域としＰ型ウェル領域Ｐ−Ｗｅｌｌの内部に形成された２個のＮ＋型不純物領域をソース領域およびドレイン領域とし、ゲート端子Ｇに接続された導電層をゲート電極として形成される。
【０１５８】
最後に、プリドライバ(ＰＤ)３００のＰチャネルＭＯＳトランジスタ７は、第４番目のＮ型不純物領域の内部に形成されたＮ型ウェル領域Ｎ−Ｗｅｌｌを基板領域としＮ型ウェル領域Ｎ−Ｗｅｌｌの内部に形成された２個のＰ＋型不純物領域をソース領域およびドレイン領域として、ゲート端子Ｇに接続された導電層をゲート電極として形成される。
【０１５９】
以上説明したように、図６に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのデバイス構造によれば、出力バッファ回路(ＯＢ)１００のダイオードＬＯ＿Ｄｉとプルダウン出力トランジスタのＩＧＢＴとプルアップ出力トランジスタの高耐圧ＰチャネルＭＯＳトランジスタＰ−ＭＯＳとプリドライバ(ＰＤ)３００との４個の機能素子は、下部の二酸化シリコン層Ｏｘｄと側部のトレンチ絶縁物アイソレーション領域Ｉｓｏとによって絶縁体素子分離されている。
【０１６０】
従って、図６に示した本発明の実施の形態１によるスキャンドライバ半導体集積回路ＩＣのデバイス構造は、ＰＮ接合素子分離と比較して高耐圧を実現することが容易な絶縁体素子分離が採用しているので、プラズマディスプレイパネル(ＰＤＰ)の走査線を駆動するために略１００ボルト〜２００ボルトの電圧を有する高電源電圧ＶDDHを使用することが可能となる。
【０１６１】
《スキャンドライバの他の構成》
図１０は、プラズマディスプレイパネル(ＰＤＰ)に配置された走査線を駆動するための本発明の実施の形態１によるスキャンドライバとしての半導体集積回路ＩＣの他の構成を示す図である。
【０１６２】
図１０に示す本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣが図１に示した本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣと相違するのは、以下の点である。
【０１６３】
すなわち、図１０に示す本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣにおいては、高耐圧回路としての出力バッファ回路(ＯＢ)１００＿Ｎの高電源電圧ＶDDHと出力端子ＯＵＴ＿Ｎとの間に接続されたプルアップ出力トランジスタ１は、図１のように高耐圧ＰチャネルＭＯＳトランジスタではなく、ソースフォロワ動作の高耐圧ＮチャネルＭＯＳトランジスタ１によって構成されている。
【０１６４】
更に、図１０の高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎでは、高耐圧ＮチャネルＭＯＳトランジスタ３のソースは、ロジック接地線Ｌ＿ＧＮＤではなく、ドライバ接地線Ｄ＿ＧＮＤに接続されている。
【０１６５】
従って、図１０に示すように、プルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ１のドレイン・ソース電流経路は高電源電圧ＶDDHと出力端子ＯＵＴ＿Ｎとの間に接続されて、プルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ１のゲートは高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎの高耐圧ＰチャネルＭＯＳトランジスタ５のドレインと高耐圧ＮチャネルＭＯＳトランジスタ３のドレインとに接続されている。またソースフォロワ動作の高耐圧ＮチャネルＭＯＳトランジスタ１のゲートとソースとの間には、ツェナーダイオード１２のカソードとアノードとがそれぞれ接続されている。従って、高耐圧ＮチャネルＭＯＳトランジスタ１のゲートとソースの間の電圧が異常に増大する際に、ツェナーダイオード１２がツェナー降伏するので、高耐圧ＮチャネルＭＯＳトランジスタ１のゲート絶縁膜の破壊が防止されることが可能となる。
【０１６６】
従って、小振幅駆動出力信号Ａ＿Ｎがローレベルの場合には、高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎでは、高耐圧NチャネルＭＯＳトランジスタ３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ３のドレインと高耐圧ＰチャネルＭＯＳトランジスタ５のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はハイレベルの高電源電圧ＶDDHとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ１はオン状態となる。
【０１６７】
反対に、小振幅駆動出力信号Ａ＿Ｎがハイレベルの場合には、高耐圧回路のレベルシフト回路(ＬＳ)２００＿Ｎでは、高耐圧NチャネルＭＯＳトランジスタ３はオン状態、高耐圧NチャネルＭＯＳトランジスタ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となる。その結果、高耐圧NチャネルＭＯＳトランジスタ３のドレインと高耐圧ＰチャネルＭＯＳトランジスタ５のドレインとの共通接続ノードであるレベルシフト回路(ＬＳ)２００＿Ｎの出力端子はローレベルの接地電圧ＧＮＤとなるので、高耐圧の出力バッファ回路(ＯＢ)１００のプルアップ出力トランジスタとしての高耐圧ＮチャネルＭＯＳトランジスタ１はオフ状態となる。
【０１６８】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６９】
例えば、高耐圧の出力バッファ回路(ＯＢ)１００＿Ｎにおいて、プルダウン出力トランジスタ２は、高耐圧ＩＧＢＴ以外にも高耐圧ＮチャネルＭＯＳトランジスタを使用することも可能である。その際のスクリーニングは、高耐圧ＮチャネルＭＯＳトランジスタのゲート電極とＰ型基板領域との間にストレス電圧を印加することで可能となる。
【０１７０】
更に、高耐圧の出力バッファ回路(ＯＢ)１００＿Ｎにおいて、プルアップ出力トランジスタ１は、高耐圧ＰチャネルＭＯＳトランジスタやソースフォロワ動作の高耐圧ＮチャネルＭＯＳトランジスタ以外にもエミッタフォロワ動作を行うように入力部と出力部とがＮチャネルＭＯＳトランジスタとＰＮＰバイポーラトランジスタとによってそれぞれ構成された高耐圧ＩＧＢＴを使用することも可能である。
【０１７１】
更に高耐圧のレベルシフト回路(ＬＳ)２００において、２個の高耐圧トランジスタ３、４は高耐圧のＮチャネルＭＯＳトランジスタ以外にも高耐圧ＩＧＢＴを使用することも可能である。
【０１７２】
また本発明による高耐圧回路と低耐圧回路とを内蔵する半導体集積回路は、プラズマディスプレイパネル(ＰＤＰ)の走査線を駆動するスキャンドライバ以外にもプラズマディスプレイパネル(ＰＤＰ)のアドレス線を駆動するアドレスドライバ等にも適用することが可能であり、更に自動車のエンジン制御等の高耐圧半導体集積回路等にも適用することが可能である。
【符号の説明】
【０１７３】
ＩＣ…半導体集積回路
１…プルアップ高耐圧ＰチャネルＭＯＳトランジスタ
２…プルダウン高耐圧ＩＧＢＴ
３、４…高耐圧ＮチャネルＭＯＳトランジスタ
５、６…高耐圧ＰチャネルＭＯＳトランジスタ
７…ＮチャネルＭＯＳトランジスタ
８…ＰチャネルＭＯＳトランジスタ
９…ダイオード(ＬＯ＿Ｄｉ)
１１＿Ｎ…ダイオード(ＧＮＤ＿Ｄｉ)
１０＿Ｎ…出力回路(ＯＣ)
１２…ツェナーダイオード
１００＿Ｎ…出力バッファ回路(ＯＢ)
２００＿Ｎ…レベルシフト回路(ＬＳ)
３００＿Ｎ…プリドライバ回路(ＰＤ)
ＶDDH…高電源電圧
ＶDD…低電源電圧
Ｄ＿ＧＮＤ…ドライバ接地線
Ｌ＿ＧＮＤ…ロジック接地線
Ｌｐ…寄生インダクタンス
ＥＳＤ…接地パッド静電保護回路
Ｄ…一方向性導通ＥＳＤ保護素子
ＰＡＤ＿Ｇ１…第１接地パッド
ＰＡＤ＿Ｇ２…第２接地パッド
ＯＵＴ＿Ｎ…出力端子
【特許請求の範囲】
【請求項１】
プルアップ出力トランジスタとプルダウン出力トランジスタとを含む出力バッファ回路と、前記出力バッファ回路の前記プルダウン出力トランジスタの制御入力端子を駆動するプリドライバとを具備する出力回路を内蔵する半導体集積回路であって、
前記出力バッファ回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとの共通接続ノードは、出力端子として前記半導体集積回路の外部と接続可能とされ、
前記プルダウン出力トランジスタは、絶縁ゲート電界効果トランジスタ構造を少なくとも有し、
前記プリドライバの出力端子は、前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の制御ゲート電極に接続され、
前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造のソース領域と基板領域は第１接地線に接続され、前記プリドライバは第２接地線に接続され、
前記第１接地線と前記第２接地線とは、第１接地端子と第２接地端子とを介してそれぞれ前記半導体集積回路の前記外部と接続可能とされ、
前記出力回路は、前記第１接地線と前記第２接地線の間に接続された出力保護ダイオードを更に具備する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記出力保護ダイオードは、前記第１接地線にアノードが接続されて前記第２接地線にカソードが接続された一方向性導通素子である
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記半導体集積回路は、前記第１接地端子にアノードが接続されて前記第２接地端子にカソードが接続された他の一方向性導通素子を含む静電保護回路を更に内蔵する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記プルアップ出力トランジスタは、高電源電圧と前記出力バッファ回路の前記出力端子との間に接続され、
前記出力回路は、前記高電源電圧と前記第２接地線の間に接続されたレベルシフト回路を更に具備して、
前記レベルシフト回路は、前記高電源電圧に接続された第１と第２のプルアップ・トランジスタと、前記第２接地線に接続された第１と第２のプルダウン・トランジスタとを含み、
前記第１のプルアップ・トランジスタの出力電流経路と前記第１のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記第２接地線との間に直列接続され、
前記第２のプルアップ・トランジスタの出力電流経路と前記第２のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記第２接地線との間に直列接続され、
前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、第１入力信号に応答して相補的に動作するものであり、
前記第１のプルアップ・トランジスタの制御入力は、前記第２のプルアップ・トランジスタの出力電極と前記第２のプルダウン・トランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、
前記第２のプルアップ・トランジスタの制御入力は、前記第１のプルアップ・トランジスタの出力電極と前記第１のプルダウン・トランジスタの出力電極とに接続された
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記プリドライバは、第３のプルアップ・トランジスタと第３のプルダウン・トランジスタとを含み、
前記プリドライバの前記第３のプルアップ・トランジスタの出力電流経路と前記第３のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧よりも低い低電源電圧と前記第２接地線との間に直列接続され、
前記プリドライバの前記第３のプルアップ・トランジスタと前記第３のプルダウン・トランジスタとの接続点から生成されるプリドライバ出力信号は、前記出力バッファ回路の前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の前記制御ゲート電極を駆動する
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記プルダウン出力トランジスタは、前記絶縁ゲート電界効果トランジスタ構造以外にバイポーラトランジスタを有した絶縁ゲートバイポーラトランジスタである
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記出力バッファ回路は、前記絶縁ゲートバイポーラトランジスタのコレクタとエミッタとにカソードとアノードとがそれぞれ接続されたローサイドダイオードを更に含む
ことを特徴とする半導体集積回路。
【請求項８】
請求項５において、
前記半導体集積回路のスクリーニングのために前記第２接地端子を基準として所定の負のストレス電圧が前記第１接地端子に印加される場合に、前記出力保護ダイオードの前記一方向性導通素子と前記静電保護回路の前記他の一方向性導通素子とがそれぞれ逆方向降伏しないような所定の逆方向降伏電圧をそれぞれ有する
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記半導体集積回路の半導体チップの内部で絶縁体素子分離によって分離された
ことを特徴とする半導体集積回路。
【請求項１０】
請求項８において、
前記出力回路と同一の構成の複数の出力回路を、前記半導体集積回路が内蔵するものであり、
前記複数の出力回路の前記第１接地線と前記第２接地線とは、前記第１接地端子と前記第２接地端子とにそれぞれ接続された
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、
前記半導体集積回路の半導体チップの中央部分には、前記複数の出力回路の前記プリドライバと前記レベルシフト回路とに複数の入力信号を供給するためのロジック部が配置され、
前記半導体集積回路の前記半導体チップの前記中央部分の左側部分と右側部分とには、前記複数の出力回路が分割されて配置され、
前記半導体チップの前記中央部分と前記左側部分との左側境界部分と前記半導体チップの前記中央部分と前記右側部分との右側境界部分とには、前記複数の出力回路の複数の前記出力保護ダイオードが分割されて配置された
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１において、
前記半導体集積回路は、プラズマディスプレイパネルの複数の走査線を駆動するスキャンドライバであり、
前記半導体集積回路の前記複数の出力回路は、前記プラズマディスプレイパネルの前記複数の走査線を駆動可能とされた
ことを特徴とする半導体集積回路。
【請求項１】
プルアップ出力トランジスタとプルダウン出力トランジスタとを含む出力バッファ回路と、前記出力バッファ回路の前記プルダウン出力トランジスタの制御入力端子を駆動するプリドライバとを具備する出力回路を内蔵する半導体集積回路であって、
前記出力バッファ回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとの共通接続ノードは、出力端子として前記半導体集積回路の外部と接続可能とされ、
前記プルダウン出力トランジスタは、絶縁ゲート電界効果トランジスタ構造を少なくとも有し、
前記プリドライバの出力端子は、前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の制御ゲート電極に接続され、
前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造のソース領域と基板領域は第１接地線に接続され、前記プリドライバは第２接地線に接続され、
前記第１接地線と前記第２接地線とは、第１接地端子と第２接地端子とを介してそれぞれ前記半導体集積回路の前記外部と接続可能とされ、
前記出力回路は、前記第１接地線と前記第２接地線の間に接続された出力保護ダイオードを更に具備する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記出力保護ダイオードは、前記第１接地線にアノードが接続されて前記第２接地線にカソードが接続された一方向性導通素子である
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記半導体集積回路は、前記第１接地端子にアノードが接続されて前記第２接地端子にカソードが接続された他の一方向性導通素子を含む静電保護回路を更に内蔵する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記プルアップ出力トランジスタは、高電源電圧と前記出力バッファ回路の前記出力端子との間に接続され、
前記出力回路は、前記高電源電圧と前記第２接地線の間に接続されたレベルシフト回路を更に具備して、
前記レベルシフト回路は、前記高電源電圧に接続された第１と第２のプルアップ・トランジスタと、前記第２接地線に接続された第１と第２のプルダウン・トランジスタとを含み、
前記第１のプルアップ・トランジスタの出力電流経路と前記第１のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記第２接地線との間に直列接続され、
前記第２のプルアップ・トランジスタの出力電流経路と前記第２のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記第２接地線との間に直列接続され、
前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、第１入力信号に応答して相補的に動作するものであり、
前記第１のプルアップ・トランジスタの制御入力は、前記第２のプルアップ・トランジスタの出力電極と前記第２のプルダウン・トランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、
前記第２のプルアップ・トランジスタの制御入力は、前記第１のプルアップ・トランジスタの出力電極と前記第１のプルダウン・トランジスタの出力電極とに接続された
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記プリドライバは、第３のプルアップ・トランジスタと第３のプルダウン・トランジスタとを含み、
前記プリドライバの前記第３のプルアップ・トランジスタの出力電流経路と前記第３のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧よりも低い低電源電圧と前記第２接地線との間に直列接続され、
前記プリドライバの前記第３のプルアップ・トランジスタと前記第３のプルダウン・トランジスタとの接続点から生成されるプリドライバ出力信号は、前記出力バッファ回路の前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の前記制御ゲート電極を駆動する
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記プルダウン出力トランジスタは、前記絶縁ゲート電界効果トランジスタ構造以外にバイポーラトランジスタを有した絶縁ゲートバイポーラトランジスタである
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記出力バッファ回路は、前記絶縁ゲートバイポーラトランジスタのコレクタとエミッタとにカソードとアノードとがそれぞれ接続されたローサイドダイオードを更に含む
ことを特徴とする半導体集積回路。
【請求項８】
請求項５において、
前記半導体集積回路のスクリーニングのために前記第２接地端子を基準として所定の負のストレス電圧が前記第１接地端子に印加される場合に、前記出力保護ダイオードの前記一方向性導通素子と前記静電保護回路の前記他の一方向性導通素子とがそれぞれ逆方向降伏しないような所定の逆方向降伏電圧をそれぞれ有する
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記半導体集積回路の半導体チップの内部で絶縁体素子分離によって分離された
ことを特徴とする半導体集積回路。
【請求項１０】
請求項８において、
前記出力回路と同一の構成の複数の出力回路を、前記半導体集積回路が内蔵するものであり、
前記複数の出力回路の前記第１接地線と前記第２接地線とは、前記第１接地端子と前記第２接地端子とにそれぞれ接続された
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、
前記半導体集積回路の半導体チップの中央部分には、前記複数の出力回路の前記プリドライバと前記レベルシフト回路とに複数の入力信号を供給するためのロジック部が配置され、
前記半導体集積回路の前記半導体チップの前記中央部分の左側部分と右側部分とには、前記複数の出力回路が分割されて配置され、
前記半導体チップの前記中央部分と前記左側部分との左側境界部分と前記半導体チップの前記中央部分と前記右側部分との右側境界部分とには、前記複数の出力回路の複数の前記出力保護ダイオードが分割されて配置された
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１において、
前記半導体集積回路は、プラズマディスプレイパネルの複数の走査線を駆動するスキャンドライバであり、
前記半導体集積回路の前記複数の出力回路は、前記プラズマディスプレイパネルの前記複数の走査線を駆動可能とされた
ことを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−８５１２２（Ｐ２０１３−８５１２２Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２３６６４（Ｐ２０１１−２２３６６４）
【出願日】平成２３年１０月１１日（２０１１．１０．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月１１日（２０１１．１０．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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