【課題】ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作するヒステリシス特性を有する入力回路を提供すること。
【解決手段】低電源電圧条件下でヒステリシス電圧が小さくなる回路（ＰＭＯＳトランジスタ１０１〜１０３及び、インバータ５０１）と、低電源電圧条件下でヒステリシス電圧が大きくなる回路（ＰＭＯＳトランジスタ１０１、１０４及び、インバータ５０１）とを設けた。 （もっと読む）

【課題】従来の負荷駆動装置は、電源が正常に接続された場合の待機時において消費電流が増大するという問題があった。
【解決手段】本発明にかかる負荷駆動装置は、電源端子ＰＷＲと出力端子ＯＵＴとの間に接続された出力トランジスタＴ１と、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続された負荷１１と、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に設けられ、電源１１の極性が逆になった場合に出力トランジスタＴ１を導通状態にする保護トランジスタＭＮ３と、電源１０の極性が正常の場合に接地端子ＧＮＤと保護トランジスタＭＮ３のバックゲートとを導通状態に制御するバックゲート制御回路１７と、を備える。 （もっと読む）

【課題】半導体装置側において自動的にキャリブレーション動作を行う。
【解決手段】出力バッファ７１のインピーダンスを調整するキャリブレーション回路１００と、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション回路１００を活性化させるキャリブレーション起動回路２００とを備える。本発明によれば、コントローラ側からキャリブレーションコマンドを発行することなく、半導体装置側にて自動的にキャリブレーション動作を行うことが可能となる。しかも、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション動作を行っていることから、定期的なキャリブレーション動作が確保されるとともに、キャリブレーション動作中にコントローラからリード動作やライト動作を要求されることもない。 （もっと読む）

【課題】単調に減衰するだけの出力電圧特性に比べて、急峻に減衰した後に緩やかに減衰する出力電圧特性が得られる時定数回路等を提供する。
【解決手段】時定数回路１０は、抵抗素子１１１と容量素子１２１との並列回路１３１，…が第一の端子１４と第二の端子１５との間に複数直列に接続されて成る直並列回路１６と、第二の端子１５に接続された第三の端子１７と第四の端子１８との間に接続された分圧用抵抗素子１９と、を備えている。並列回路１３１は抵抗素子１１１と容量素子１２１とから成り、並列回路１３２は抵抗素子１１２と容量素子１２２とから成り、・・・、並列回路１３ｎは抵抗素子１１ｎと容量素子１２ｎとから成る。ｎは、並列回路１３１〜１３ｎの数であり、２以上の整数である。 （もっと読む）

【課題】プルアップ回路（バスホールド回路）の電源電圧Ｖｃｃ及び入力端子ＩＮに電位差が生じる場合でもリーク電流を発生させない手段を提供する。
【解決手段】パスホールド回路に制御端子ＣＮＴを設ける。この制御端子ＣＮＴの反転出力で動作するスイッチとしてＭＯＳＦＥＴ１３を備える。一方入力端子ＩＮと制御端子ＣＮＴの入力はＮＯＲゲート３１に入力され、このＮＯＲゲート３１の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するＭＯＳＦＥＴ１２のゲート端子に入力される。ＭＯＳＦＥＴ１２及びＭＯＳＦＥＴ１３を直列に接続することで、入力端子・電源電圧間の接続をより制度よく制御し、リーク電流の発生を抑止する。 （もっと読む）

【課題】スイッチ素子の発熱を抑制して小型化を図りつつ、開閉タイミングを正確に制御して、調光制御等の高度な負荷制御を行うことができる負荷制御装置を提供する
【解決手段】操作部２８に入力された操作に応じて、制御部１３が交流電源の１／２周期のうちトランジスタ構造の主開閉部１１を導通させるために計数される主開閉部導通時間を設定し、電圧検出部１８が第３電源部１６に入力される電圧が所定の閾値に達したときから計数される第１所定時間と、主開閉部導通時間とが重複している時間だけ、主開閉部１１を導通させることにより調光制御する。 （もっと読む）

【解決手段】ｐ−チャネル電界効果トランジスタタイプの第１および第２のトランジスタ（Ｐ１，Ｐ２）を備えるカップリング回路において、第１のトランジスタ（Ｐ１）のドレイン端子は信号入力端子（１）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のソース端子はともに信号出力端子（２）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のバルク端子はともに第２のトランジスタ（Ｐ２）のドレイン端子に接続し、第１のトランジスタ（Ｐ１）のゲート端子は第２のトランジスタ（Ｐ２）のゲート端子に接続する。このカップリング回路には、さらに 負電圧を生成する電荷ポンプ回路（１１０）を含むゲート制御回路（１０）も設ける。このゲート制御回路（１０）は、負電圧に基づいて、第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子におけるゲート電圧を制御する。 （もっと読む）

【課題】負荷への電力投入時における突入電流による素子の破壊又は劣化を防止しうる負荷制御装置を提供する。
【解決手段】操作スイッチ４から起動信号を受信したときに、制御部１３は、第１電源部１４への電力を供給する電源が第２電源部１５から第３電源部１６に切り替わる前に、主開閉部１１に対して主スイッチ素子１１ａを導通させるための初期駆動信号を出力する。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【課題】ハイ・インピーダンスにする際に発生する電源ノイズを低減させる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする （もっと読む）

【課題】出力負荷を駆動する電圧帰還型Ｄ級増幅回路の周波数特性を改善する。
【解決手段】入力信号のＰＷＭ変調を行なう比較回路（２６Ａ，２６Ｂ）に、ＰＷＭキャリアとなる三角波（ＴＯＳＣ）を与える三角波信号発生器（３０）に対し、三角波の勾配を補正する三角波補正回路（３２）を設ける。三角波（ＴＯＳＣ）のスルーレート（勾配）を出力回路駆動用指令値（ＣＯＭＰＯＵＴＰ，ＣＯＭＰＯＵＴＭ）のデューティが５０％近傍となる領域において小さくする。 （もっと読む）

【課題】ゲート面積を増大させることなく、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させる。
【解決手段】補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、その電気的特性の劣化量の小さい方の半導体素子の劣化を進行させ、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、その電気的特性に差のある半導体素子の劣化を所定の周期ごとに交互に進行させる。 （もっと読む）

【課題】常時電源オン回路領域の電源が先に遮断されても電源オフ回路領域に悪影響を及ぼすことを防止する半導体集積回路を提供する。
【解決手段】第１電源から電力供給される回路領域である電源オンドメインと、第２電源から電力供給される回路領域である電源オフドメインとを同一チップ上に備え、電源オンドメインは、第１電源がオンかつ第２電源がオフであるときに電源オフドメインと電源オンドメインとの間で入出力される信号を遮断する第１信号遮断部と、第２信号遮断部の遮断を有効または無効にする旨を示す第１制御信号を出力する遮断制御部とを備え、電源オフドメインは、遮断制御部からの遮断を有効にする旨を示す第１制御信号に基づき、電源オンドメインと電源オフドメインとの間で入力される信号を遮断する第２信号遮断部を備え、前記遮断制御部は、第１電源からの電源供給の停止を検出したとき、遮断を有効にする旨を示す第１制御信号を出力する。 （もっと読む）

【課題】パワースイッチをオンとする際に発生する電源ノイズが許容値を超えないようにし、かつ、内部回路に与える電源電圧の立ち上がり時間を短縮することができるようにした半導体集積回路装置を提供する。
【解決手段】信号処理回路１５に対する電源投入時に、パワースイッチをなすＮＭＯＳトランジスタ２１−１〜２１−４、２２−１〜２２−４のうち、まず、ＮＭＯＳトランジスタ２１−１〜２１−４をオンとする。その後、信号処理回路１５が出力端子２０−１に出力する出力信号ＯＵＴの電圧変化を検出し、電源ノイズがピーク値に達したことが検出されると、ＮＭＯＳトランジスタ２２−１〜２２−４をオンとする。 （もっと読む）

【課題】パルス幅変調（PWM）制御装置とその駆動方法を提供する。
【解決手段】パルス幅変調PWM制御装置とその駆動方法を提供し、PWM制御装置は、複数のPWM信号を提供するPWM装置２１０と、PWM装置２１０と複数の駆動回路２３２、２３４、２３６に電気的に接続されるコントローラー２２０と、からなり、複数の駆動回路２３２、２３４、２３６が連接する負荷２６０の容量に基づいて、PWM信号を制御し、複数の駆動回路２３２、２３４、２３６を適宜有効、或いは、無効にする。駆動回路２３２、２３４、２３６が損壊する時、コントローラー２２０が損壊した駆動回路を無効にして、その他の駆動回路により、損壊した駆動回路を代替する。 （もっと読む）

【課題】 充電回路の動作を安定化させる。
【解決手段】 充電回路（１００）は、第１出力信号を出力するＴｒ制御回路（２４）と、第１出力信号が入力されて動作するトランジスタ（Ｔｒ）及びコンデンサ（Ｃ１）と、その状態を検出し、その結果としての第２出力信号を出力するコンパレータ（２１）と、第２出力信号に基づいて、Ｔｒ制御回路をして前記第１出力信号を出力させるかどうかを決定する第３出力信号をＴｒ制御回路に供給するフリップフロップ（２４）と、を備え、フリップフロップの入出力特性の遷移帯は、Ｔｒ制御回路の入出力特性の遷移帯と重ならない。 （もっと読む）

【課題】電源オフした直後に電源を再投入しても正常にパルス生成動作を再開できるようにすること。
【解決手段】このパルス発生回路は、第１のＤフリップフロップ回路１１のセット端子及びリセット端子をそれぞれコンデンサＣ１１，Ｃ１２を介してグラウンド又は電源に接続し、第１のＤフリップフロップ回路１１のＱ出力端子とセット端子間及びＱバー出力端子とリセット端子間にそれぞれ第１の抵抗Ｒ１１，Ｒ１２を接続し、前記セット端子、リセット端子、Ｑ出力端子又はＱバー出力端子のうちのいずれかの端子とグラウンド間に第２の抵抗ＲＧを接続している。また、第１のＤフリップフロップ回路１１のＱ出力端子を第２のＤフリップフロップ回路２０のクロック端子に接続し、第２のＤフリップフロップ回路２０のデータ端子及びセット端子を電源に接続し、第２のＤフリップフロップ回路２０のＱバー出力端子とリセット端子間に第３の抵抗Ｒ２を接続した。 （もっと読む）

【課題】電流加算型Ｄ／Ａコンバータに用いられる電流スイッチ回路において、低電源電圧時にしきい値電圧の低いトランジスタを用いた際に課題となるダイナミックレンジの低下を改善し、出力電圧範囲を大きく取る。
【解決手段】電流スイッチ回路１は、差動スイッチ１２を構成する第１及び第２のトランジスタＴｒ１２１、Ｔｒ１２２を有する。しきい値電圧制御回路５は、その出力端子Ｖｂｏｕｔから前記差動スイッチ１２を構成する２個のトランジスタＴｒ１２１、Ｔｒ１２２のサブストレート端子に出力するサブストレート電圧を制御して、前記差動スイッチの２個のトランジスタのしきい値電圧を制御する。従って、電流スイッチ回路１の電源電圧を低減させても、特性劣化を生じることなく、差動スイッチ１２内の２個のトランジスタのしきい値に依存する電流スイッチ回路１の出力電圧範囲を大きく取ることができる。 （もっと読む）

【課題】閾値回路を低消費電力化する。
【解決手段】閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続され、ドレイン端子が出力端子ＯＵＴに接続された第１のＰＭＯＳトランジスタＱ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電流制限部Ｉ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電荷蓄積部Ｃ１とから構成される。電流制限部Ｉ１の電流値は、サブマイクロアンペア以下に設定される。 （もっと読む）

【課題】従来の半導体集積回路は、クロスオーバー電圧の変動幅が増大するという問題があった。
【解決手段】本発明にかかる半導体集積回路は、差動入力の一方に基づいて第１及び第２の信号を生成するプリドライバ４ｃと、差動入力の他方に基づいて第３及び第４の信号を生成するプリドライバ回路４ｄと、ＶＤＤとＶＳＳとの間に設けられ、第１の信号に基づいて制御されるＭＮ４と、第２の信号に基づいて制御されるＭＰ４と、からなる出力回路５ａと、ＶＤＤとＶＳＳとの間に設けられ、第３の信号に基づいて制御されるＭＮ８と、第４の信号に基づいて制御されるＭＰ８と、からなる出力回路５ｂと、ＶＤＤに応じた第１の制御信号を生成する制御信号生成回路６と、を備える。さらに、プリドライバ４ｃは、第１の制御信号に基づいて第１の信号を制御し、第２のプリドライバ４ｄは、第１の制御信号に基づいて第３の信号を制御する。 （もっと読む）