【課題】複数の異なる差動小振幅インターフェイス規格に対応しながらも回路面積の増大を抑えた差動出力回路を提供する。
【解決手段】差動出力回路は、直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１の出力駆動回路と、直列接続された第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２の出力駆動回路と、制御信号が第１の値の場合に第１及び第２のＰＭＯＳトランジスタの一方を選択的に導通状態とし且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とし、制御信号が第２の値の場合に第１及び第２のＰＭＯＳトランジスタの何れにも電流を流さず且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより、第１及び第２の出力駆動回路から一対の差動信号を出力させる制御回路とを含む。 （もっと読む）

【課題】 冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。
【解決手段】 ＦＰＧＡ１０は、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路１及び論理ブロックに新規に構成される新規な論理回路１１に対して、分配された信号を出力する分配回路部２と、論理回路１及び新規な論理回路１１からの各出力信号のうちいずれかを選択するセレクタ回路部３と、新規な論理回路１１に出力信号を出力するように分配回路部２を制御すると共に、新規な論理回路１１からの出力信号を出力するようにセレクタ回路部３を制御する切り替え制御部４と、を備える。 （もっと読む）

【課題】本発明の目的は、Ｉ^２Ｃインタフェースを有するシステムを提供することである。
【解決手段】本発明の第１の態様によると、マスター装置と前記マスター装置により制御されるスレーブ装置との間のインタフェースをとるＩ^２Ｃインタフェースを有するシステムが提供される。前記マスター装置は第１のデータ・バスと接続され第１の駆動電圧で動作し、前記スレーブ装置は第２のデータ・バスと接続され第２の駆動電圧で動作し、前記システムは、それぞれ前記第１及び第２の駆動電圧の間のレベルシフト機能を有する第１及び第２の双方向デジタル入出力回路、及び前記第１及び第２の双方向デジタル入出力回路を制御するシーケンサ回路、を有し、前記シーケンサ回路は、前記第１及び第２の双方向デジタル入出力回路の出力に基づき、データの伝達方向を前記マスター装置から前記スレーブ装置へ、又は前記スレーブ装置から前記マスター装置へ切り替える。 （もっと読む）

電気的に画素化された発光素子、電気的に画素化された発光素子を形成するための方法、電気的に画素化された発光素子を含むシステム、電気的に画素化された発光素子の使用方法。 （もっと読む）

【課題】インピーダンスコードを更新して出力インピーダンスの調整を行う際、インピーダンスコードの更新に影響されない安定した出力を得ることが可能な出力バッファ回路及び半導体装置を提供すること。
【解決手段】ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路において、ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対してインピーダンスコードを更新するコード更新制御回路を備える構成とする。 （もっと読む）

【課題】外付抵抗を要せずに、出力端子がオープンドレイン出力端子であるデバイスをインバータ出力デバイスとしても用いることができる多機能ドライブ回路を提供することである。
【解決手段】多機能ドライバ回路１０は、Ｖ_ＤＤ端子１２とＶ_ＳＳ端子１３と、入力信号が供給される入力端子１４と、出力信号が出力される出力端子１６と、出力端子１６をオープンドレイン出力端子としての機能とインバータ出力端子としての機能との間で切り替えを行う外部指令信号が供給される外部切替端子１８とを有し、入力信号を適当に増幅して作動電圧範囲に調整する機能等を有する増幅器２０と、Ｖ_ＤＤ端子１２とＶ_ＳＳ端子１３との間に直列に接続されるドライバ素子２２と第１負荷素子２４と第２負荷素子２６とを含み、さらに、第２負荷素子２６のゲート端子と外部切替端子１８との間に切替部３０が設けられる。 （もっと読む）

【課題】回路の面積を増大させることなく、高い分解能及び広い抵抗値の範囲を有するターミネーション抵抗回路を提供すること。
【解決手段】本発明に係るターミネーション抵抗回路は、キャリブレーションコードが所定値を有すると、論理値が、前記キャリブレーションコードが前記所定値と異なる値を有する場合の論理値から変化する制御信号を生成する制御信号生成部と、前記キャリブレーションコードに応答してそれぞれオン／オフされる、相互に並列接続された複数の並列抵抗と、前記制御信号に応答してターミネーション抵抗回路全体の抵抗値を変更する抵抗値変更手段とを備える。 （もっと読む）

【課題】二種類のスイッチを混在して使用する場合において、容易な構成でプリント基板の共通化を図ることができる入力判定装置を提供する。
【解決手段】単一のプリント基板１０に、判定部４０を有する同一構成の入力回路３０が複数形成されている。プリント基板１０の外部にはグランド接地型のスイッチＳＷ１と電位接続型のスイッチＳＷ２，ＳＷ３が配置され、スイッチＳＷ１は入力回路３０のスイッチ接続端子５３に接続されているとともに当該入力回路３０の電位設定端子５２が外部ケーブル６０により電源端子１１に接続されている。スイッチＳＷ２，ＳＷ３は他の入力回路３０のスイッチ接続端子５３に接続されている。 （もっと読む）

【課題】入力信号電圧の許容範囲が広く、異なる入力信号電圧に対応可能であり、且つ簡単な構成で安価な入力インターフェイス回路を提供する。
【解決手段】電源（ＶＣＣ）端子と接地（ＧＮＤ）端子の間でＰチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ２が直列接続されたＣＭＯＳインバータＣ１を有してなる入力インターフェイス回路Ｉ１であって、ＮチャネルＭＯＳトランジスタＭ２のゲート端子を入力端子とし、ＰチャネルＭＯＳトランジスタＭ１のゲート端子とＮチャネルＭＯＳトランジスタＭ２のゲート端子の間に、閾値電圧を有する半導体素子Ｌ１が接続され、ＰチャネルＭＯＳトランジスタＭ１のゲート端子の電位が、前記閾値電圧だけ、ＮチャネルＭＯＳトランジスタＭ２のゲート端子の電位より高くなるように構成されてなる入力インターフェイス回路Ｉ１とする。 （もっと読む）

【課題】双方向タイプの信号レベル変換回路の信号方向を切り替える制御信号を不用とする。
【解決手段】信号レベル変換回路７０には、方向検知回路ＨＫＣ１が設けられる。方向検知回路ＨＫＣ１は、ノードＮ２の信号Ｓ１とノードＮ７の信号Ｓ２が入力され、信号Ｓ１と信号Ｓ２の信号レベルを比較し、信号レベル変換回路７０に入力される入力信号が第１の入出力端子ＰａｄＡに入力される第１の入力信号か、或いは第２の入出力端子ＰａｄＢに入力される第２の入力信号かを判断し、この判断に基づいて信号Ｓｅｎ１を出力する。信号Ｓｅｎ１に基づいて、ＶＣＣＡ系回路部１のスイッチＳＷ１がオン・オフ動作して第１のラッチ回路ＬＡＴＣＨ１の接続或いは遮断が行われ、信号Ｓｅｎ１の反転信号である信号Ｓｅｎ２に基づいて、ＶＣＣＢ系回路部２のスイッチＳＷ２がオン・オフ動作して第２のラッチ回路ＬＡＴＣＨ２の接続或いは遮断が行われる。 （もっと読む）

【課題】複数種のどの周波数でも最適化された状態で信号を伝送することを可能した電子機器、及び電子機器における切換制御方法を提供する。
【解決手段】本願は、複数の電子部品と、前記電子部品に接続され信号が伝送される伝送線路と、前記伝送線路においてインピーダンスマッチングを行うためのマッチング回路と、前記伝送線路のインピーダンスが、何れかの前記電子部品に入力される信号の周波数に応じた値になるように、前記マッチング回路の回路構成を切り換える制御を行う切換制御手段と、を備える。 （もっと読む）

【課題】 ガロア体逆元計算回路などの多段論理ゲートで構成される組合せ論理回路への入力信号に過渡的な遷移が発生する場合でも、ハザードの発生を能動的に除去し、無駄な電力消費を回避する。
【解決手段】 論理ゲート回路を２段以上接続して所定の演算処理を行う論理回路をさらに２段以上接続して構成される組合せ論理回路において、論理回路のうち最終段の論理回路を含む１以上の論理回路の初段の論理ゲート回路は、入力信号の値が確定するまでは前回の演算結果を保持してその保持した値を出力する動作モードと、入力信号の値が確定した後に入力信号に対する演算結果を出力する動作モードを制御信号により切り替える構成である。 （もっと読む）

【課題】モードパッドの配置に関して、レイアウト的な制限がかかっていた。
【解決手段】本発明に係る半導体装置は、第１内部端子と、第２内部端子と、前記第２内部端子に接続され、第２内部端子が第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第１スイッチ回路と、第２内部端子に接続され、第２内部端子が第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第２スイッチ回路と、第１及び第２内部端子に接続され、第１内部端子の電位と第２内部端子の電位とを比較する比較器と、を備える半導体装置であって、第１及び第２スイッチ回路は、第１内部端子の電位に応じて排他的に動作することを特徴とする。 （もっと読む）

【課題】動作条件が厳しい場合でも、クロックゲーティング信号を含む経路のタイミング違反の発生を防ぐことができるクロック供給回路を提供する。
【解決手段】クロック供給回路１は、クロックツリー１３からのクロック信号に基づく信号を複数のインバータ回路３２ａ及び３２ｂによって遅延させ、複数のインバータ回路３２ａ及び３２ｂによる遅延量に基づいてタイミング違反を推定するモニタ回路１７を有する。さらに、クロック供給回路１は、モニタ回路１７の推定結果に基づいて、組合せ回路１６により生成されたクロックゲーティング信号を制御するＯＲ回路１８と、ＯＲ回路１８の出力信号に基づいて、クロック信号を供給又はクロック信号の供給を停止するクロックゲーティング回路１２とを有する。 （もっと読む）

【課題】低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第１の遅延回路及び第３のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第２の遅延回路及び第４のフリップ・フロップと、第２のフリップ・フロップの出力と第３のフリップ・フロップの出力とを比較する第１の比較回路と、第２のフリップ・フロップの出力と第４のフリップ・フロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第１の遅延回路による遅延時間と第２の遅延回路による遅延時間は異なる。 （もっと読む）

【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。 （もっと読む）

電力有効検出を自動的および／または局所的に適合させる方法およびシステム。実施形態の１つの種類では、ローカルパワーオンリセット回路は、個々の電力アイランドに含まれ、実施形態の他の種類では、パワーオンリセット回路は、どちらのケースでも同じ回路を電力有効検出に使用するために、検出されたインターフェイス電圧レベルに応じて、自動的に再プログラムされる。
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【課題】選択的にパワーアップまたはパワーダウンさせることができる電力領域ＰＤ０，ＰＤ１，ＰＤ２，ＰＤ３を集積回路に設ける。
【解決手段】電力領域内のコア回路１０によって生成された信号１２をバッファする働きをする出力回路８は、それぞれ出力電力供給電圧ＩＯＶ_ｄｄを有している。適応型電圧感知回路２４は、コア回路１０へのコア電力供給電圧が閾値レベルを下回ったことを感知するとともに、低電圧信号を生成する。出力信号保持が事前に選択され、関係する出力信号に対してアクティブにされた場合に、出力回路８は、出力状態（低電圧で駆動される出力信号、高電圧で駆動される出力信号、またはハイインピーダンス駆動状態における出力信号）を維持することによって、低電圧信号に応答する。保持モードは、保持が要求されているか否かを示すモードラッチ２４内に格納された値とともにオンショットパルスによって事前に選択される。 （もっと読む）

【課題】本発明は、電界効果トランジスタのソース・ドレインいずれが高電位となるか不定であるシステムにも好適に用いることが可能なバックゲート切替回路、並びに、これを用いた充電制御装置及び電子機器を提供することを目的とする。
【解決手段】本発明に係るバックゲート切替回路２０は、端子Ｔ２から電力供給を受けて電圧Ｖａ、Ｖｂの比較信号を生成する比較部（ＣＭＰ、Ｒ１〜Ｒ５、Ｎ１）と；端子Ｔ３から電力供給を受けて反転比較信号を生成するインバータＩＮＶと；トランジスタ１４のバックゲートと端子Ｔ２との間に接続され、反転比較信号に応じてオン／オフ制御されるトランジスタＰ１と；トランジスタ１４のバックゲートと端子Ｔ３との間に接続され、比較信号に応じてオン／オフ制御されるトランジスタＰ２と；インバータＩＮＶの入力端及びトランジスタＰ２のゲートをプルダウンする抵抗（Ｒ６、Ｒ７）と；を有して成る。 （もっと読む）

出力段は、ＶＤＤＡノードと出力ノードとの間のプルアップ電流経路内において直列に結合された２つのトランジスタ（スイッチングトランジスタ及びバイアシングトランジスタ）を含み、前記出力ノードと接地ノードとの間のプルダウン電流経路内において直列に結合された２つのトランジスタ（スイッチングトランジスタ及びバイアシングトランジスタ）も含む。前記バイアシングトランジスタを提供することは、前記トランジスタにおいて低下される最大電圧を低減させ、それによって前記トランジスタがＶＤＤＡよりも低い破壊電圧を有するのを可能にする。適応型バイアシング回路は、前記出力ノード電圧に基づいてバイアシングトランジスタにおける前記ゲート電圧を調整する。前記出力電圧が中間範囲内にある場合は、前記ゲート電圧は、電圧ストレスを低減させるためにレール電圧から離れた電圧に設定される。前記出力電圧が前記レール電圧の方に近い範囲内にある場合は、前記ゲート電圧は、前記レール電圧により近い電圧に設定され、それによりレールツーレール出力電圧スイングを容易にする。 （もっと読む）