【課題】入力段バッファアンプの動作状態に影響を与えずに、且つ低消費電流の回路で、レベルシフト量を大きく増減させることができる直流レベルシフト回路を提供する。
【解決手段】駆動するための入力段電源電流が電源入力端に入力され、入力電圧に応じた電圧と、入力電圧のレベルをシフトするべきシフト量に応じたレベルシフト電流とを出力端から出力し、入力段電源電流からレベルシフト電流を除いた入力段電源出力電流を電源出力端から出力する入力段バッファアンプと、入力段バッファアンプの出力端に一端が接続され、入力段バッファアンプが出力する電圧のレベルを、レベルシフト電流に応じてシフトするレベルシフト用抵抗と、レベルシフト電流を増加させた場合に、入力段電源出力電流を減少させ、レベルシフト電流を減少させた場合に、入力段電源出力電流を増加させる制御部とを備える直流レベルシフト回路を提供する。 （もっと読む）

【課題】本発明は、信号の電流量の増加を抑え低消費電力化が可能な信号線ドライバ回路を提供することを目的とする。
【解決手段】本発明では、第１電圧である電源電圧Ｖｄｄと、第１電圧である電源電圧Ｖｄｄを昇圧することによって得られる第２電圧である電圧Ｖｐｐとを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、出力信号を第１電圧である電源電圧Ｖｄｄに昇圧した後に第２電圧である電圧Ｖｐｐに昇圧する２段昇圧を行い、立ち上がり時の出力信号ＳＩＧを生成する２段昇圧制御手段を備える。 （もっと読む）

【課題】 省エネルギー化すると共に、感度良く出力の論理状態を変化させるダイナミック回路を得る。
【解決手段】 セレクタ回路８では、クロック信号ｃｌｋの“Ｌ”レベル、すなわち、プリチャージ期間に応じて高い基板電圧ＶＢＰＡを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加し、クロック信号ｃｌｋの“Ｈ”レベル、すなわち、エバリュエート期間に応じて低い基板電圧ＶＢＰＢを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加する。これにより、ＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈは、プリチャージ期間に高く、エバリュエート期間に低くなるように設定され、プリチャージ期間にはＰｃｈＭＯＳＦＥＴ５ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、エバリュエート期間のＰｃｈＭＯＳＦＥＴ５ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。 （もっと読む）

【課題】出力バッファを含む半導体集積回路のテストにおける、不要な不良品判定を減らし、歩留の改善を図る。
【解決手段】ＬＳＩ２０内に、ＬＳＩテスタ３０による、出力バッファのテストを補助するための構成（スイッチ切換手段１０，特性記憶メモリ１１，補正電圧算出手段１２，リミッタ１３）を設ける。まず、各出力段トランジスタ（Ｍ１，Ｍ２）の電圧／電流特性を実測し、特性記憶メモリ１１に記憶されている特性と比較し、同一性を調べる。同一性が肯定されない場合には、補正電圧算出手段１２が、両特性の差異に基づき、ＬＳＩ２０の規格に抵触しない範囲内で、最適な入力電圧レベルを算出し、これに基づき、再検査を行い、運悪く不良品と判定されていたものを救済する。 （もっと読む）

【課題】 入力信号の変化時におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの同時導通による貫通電流が発生しても、駆動回路の動作不安定を防止することができるＣＭＯＳ駆動回路を提供する。
【解決手段】 ＣＭＯＳインバータを構成するＮチャネルＭＯＳトランジスタ１３とＰチャネルＭＯＳトランジスタ２４の間に、ソース電位に応じてオン状態とオフ状態が自動的に切り替わるＮチャネルＭＯＳトランジスタ１４とＰチャネルＭＯＳトランジスタ２５を直列に挿入することにより、プッシュプル回路を構成するＭＯＳトランジスタ１２，２３のゲート・ソース間電圧を素子耐圧以下に抑え、かつ過渡的にＮチャネルＭＯＳトランジスタ１３，１４とＰチャネルＭＯＳトランジスタ２４，２５が共にオン状態となり貫通電流が流れた際のバイアス電圧の電圧変動を防止でき、安定したスイッチング素子の駆動を可能とする。 （もっと読む）

【課題】 従来の回路よりさらに低い電圧によって駆動することができるレベルシフト回路を提供する。
【解決手段】 ＦＥＴ２１はそのソース−ドレイン電流が常時３μＡになるようにゲート電圧が設定されている。また、ＦＥＴ２１、２２のトランジスタ特性と、ＦＥＴ１０、８のトランジスタ特性が同一特性に揃えられており、ＦＥＴ２１、２２の回路とＦＥＴ１０、８の回路がカレントミラー回路を構成している。これにより、ＦＥＴ８のソース電圧が、常時、ＦＥＴ２２のソース電圧と同一となり、５Ｖに保持される。ＦＥＴ１１、９の回路も同様である。そして、ＦＥＴ６、７のドレイン電圧が、常時、低電圧電源端子２の電圧と同一となり、この結果、低電圧電源端子２の電圧が低下した場合においてもＦＥＴ６、７のソース−ドレイン電流を従来の回路より流すことが可能となり、従来の回路より低い入力信号によって駆動することが可能となる。 （もっと読む）

【課題】階調選択回路のストレステストを効率的に行う。
【解決手段】レベルシフタ回路は、電位供給ライン１０２，１０１と、ＰＭＯＳ１１１，１２１と、ＮＭＯＳ１１２，１２２と、ＮＭＯＳ１２２のドレインをＰＭＯＳ１１１のゲートに接続するライン１２４と、ＮＭＯＳ１１２のドレインをＰＭＯＳ１２１のゲートに接続するライン１１４と、ＮＭＯＳ１１２，１２２のゲートのそれぞれに入力信号ＩＮ，ＩＮｂを供給するライン１３１，１３２と、ＮＭＯＳ１１２のドレイン電位を出力するライン１４２と、ＮＭＯＳ１２２のドレイン電位を出力するライン１４１と、ストレステスト回路１５３を有する。階調選択動作時には、入力ライン１３１，１３２のそれぞれに異なる電位ＩＮ，ＩＮｂが入力され、出力ライン１４２，１４１から異なる電位が出力され、ストレステスト時には、出力ライン１４２，１４１の両方から同じ電位が出力される。 （もっと読む）

【課題】 電源電圧の大きさに応じて、昇圧回路と降圧回路とを選択的に動作させることにより、効率的に一定電圧を供給することが可能な電源回路を提供する。
【解決手段】 ＵＳＢ電源１３が５（Ｖ）の電圧を入力し、イネーブルスイッチ２６がオン状態である場合、第１〜第３デジタルトランジスタ１６〜１８、ｎチャンネルＭＯＳＦＥＴ２０、及び電圧検出部６０が、変圧回路である昇圧回路４０及び降圧回路５０を制御して、降圧回路５０のみを機能させる。一方、バッテリ１４が１．８（Ｖ）の電圧を入力し、イネーブルスイッチ２６がオン状態である場合、これらの素子は、昇圧回路４０のみを機能させるように、変圧回路を制御する。いずれの場合においても、電源回路１０は、出力端子２４から３．３（Ｖ）の一定電圧を出力する。 （もっと読む）

プルアップ回路は、プルアップ回路出力を参照電圧入力に等しくさせるように作用する、帰還回路の一部を形成する演算増幅器を備える。該プルアップ回路は、ＵＳＢ装置に組込むためのＵＳＢ送受信器の一部を形成し得る。該プルアップ回路は、ＵＳＢ装置の供給電圧が十分高い場合、ＵＳＢ装置の供給電圧が所望のプルアップ電圧を供給するのに十分高くない場合にのみ有効にされる演算増幅器を含む帰還回路に所望のプルアップ電圧を供給するのに用いられる。斯様な場合、ＵＳＢバス電圧は、帰還回路への入力として用いられる参照電圧を発生するのに用いられる。
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改良負荷構成は電力消費を増加することなく回路帯域幅を増加する差動回路用に提供される。差動回路は一般に、相互に結合されたエミッタを有するトランジスタ（Ｑ１，Ｑ２）の差動対を含む。改良負荷構成は各トランジスタ（Ｑ１，Ｑ２）のコレクタに結合された負荷抵抗（Ｒ１，Ｒ２）および各々の負荷抵抗器（Ｒ１，Ｒ２）が結合されたインダクタから構成され、インダクタ（ＸＦ）は相互インダクタンスによって相互に結合されている。
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シリアルリンクトランスミッタにおける節電の局面を説明する。局面は、セグメントのパラレル配列を設けることを含み、各セグメントは、シリアルリンクトランスミッタのプレバッファと出力段回路とを備え、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとを実現する。さらなる局面は、セグメントにおける制御可能なアイドル状態を実施するためのプレバッファ段回路におけるバイパス路と、スルーレート制御機能のためのセクション化された部分として、プレバッファ回路における末尾電流および抵抗負荷要素とを設けることを含む。トランスミッタ信号路におけるプリエンファシス遅延回路を有する制御要素を設けて、プリエンファシス遅延回路の最終遅延化ビットの反転を可能にして、プリエンファシスの重みの極性変更を実現することも含まれる。

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【課題】 この発明は、スキャンＦ／Ｆを使用した半導体装置のテストにおいて、消費電力を低減した低消費電力テスト回路を提供することを課題とする。
【解決手段】 この発明は、スキャンＦ／Ｆ１１，１２と遅延要素１４との間に、テスト動作時又はテスト動作におけるスキャン動作時にのみスキャンデータを遅延要素１４に与えるゲート回路１３を挿入して構成される。 （もっと読む）