【課題】相補信号線対を伝送させる微小振幅デジタル信号の状態を、正確に、製造工程を複雑化させることなく識別することのできる信号検知回路を提供する。
【解決手段】相補信号（Ｄｒｔ，Ｄｒｂ；１０，１１）を高入力インピーダンスで受け、その電圧レベルが異なる差分信号（Ｒｅｆ１，Ｒｅｆ２；１２，１３）の加算値に対応する電流を全波整流回路（ＡＷＲ）で生成する。この全波整流回路で生成された電流加算／電圧変換後の出力信号（２０，２１）を、電圧比較器（ＣＭＰ）で比較する。この電圧比較器の出力信号（３０）は、所定時間以上同一の状態にあるかをタイマ（ＴＭＲ）で検出し、該検出結果を示す信号（４０）を生成する。 （もっと読む）

【課題】簡易な構成で安定したインピーダンス制御を行うことができるインピーダンス制御回路及び半導体チップを提供すること。
【解決手段】本発明にかかるインピーダンスは電流源と、電流源の出力電流が入力されるカレントミラー回路２４と、カレントミラー回路２４の出力電流が流れされるレプリカバッファ２と、カレントミラー回路２４の出力端子の電位とカレントミラー回路２４の入力端子の電位とを比較する比較器９と、比較器９の比較結果に基づいて、Ｐｃｈレプリカバッファ２の抵抗を制御する制御信号を生成する制御信号生成器１４とを備えるものである。 （もっと読む）

【課題】複数のレーンを有し、各レーンからの出力振幅が可変する信号伝送回路において、回路規模の増大を抑制し、マージンテストの実施を容易にする。
【解決手段】４つのレーンを有する信号伝送回路１００は、定電圧を生成する定電圧回路１１０と、電流供給回路１２０と、レーン毎に設けられた差動ドライバ回路１３０Ａ〜１３０Ｄを備える。定電圧回路１１０は、定電圧回路１１０からの定電圧を受けて、所定の電圧電流変換率に応じた大きさの電流を４つ生成して並列に出力する。差動ドライバ回路１３０Ａ〜１３０Ｄは、電流供給回路１２０から出力された電流をそれぞれ受けて、所定の電流電圧変換率に応じた振幅の電圧を出力する。電流供給回路１２０は、分圧回路１１５とアナログセレクタ１２６を備え、それらにより電圧電流変換率を変更可能な電流供給制御回路を構成する。 （もっと読む）

【課題】接地電位と電源ラインとの電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力スイッチング素子Ｍ１、Ｍ２と、出力スイッチング素子Ｍ１、Ｍ２を導通状態に制御する第１スイッチング回路Ｍ４、Ｍ５及び出力スイッチング素子を非導通状態に制御する第２スイッチング回路Ｍ３、Ｍ６を有し、第１スイッチング回路Ｍ４、Ｍ５と第２スイッチング回路Ｍ３、Ｍ６との接続点が出力スイッチング素子Ｍ１、Ｍ２に接続され、入力信号及び出力制御信号に応じ、出力スイッチング素子Ｍ１、Ｍ２を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部２０Ａ、２０Ｂと、第２スイッチング回路Ｍ３、Ｍ６に直列接続され、出力制御信号が入力信号の通過を禁止する出力禁止状態のときに出力スイッチング素子Ｍ１、Ｍ２の駆動能力を制限する駆動能力変更部３０Ａ、３０Ｂと、を備える。 （もっと読む）

【課題】簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得る。
【解決手段】電源電圧ＶＣＣ１の電圧に応じてＰＭＯＳトランジスタ３１のゲート電圧である電圧Ｖｒｅｆを変えると共に、ＰＭＯＳトランジスタ３１にＰＭＯＳトランジスタ３２を直列に接続しＰＭＯＳトランジスタ３２のゲート電圧を電源電圧ＶＣＣ１の電圧に応じて変えるようにした。 （もっと読む）

【課題】低電圧駆動で駆動される低耐圧素子で構成される論理回路部分と駆動電圧に耐える高耐圧の素子を同一チップのＩＣで構成する場合、高耐圧素子の部分に半導体製造プロセスによる微細加工が適用できず、プロセス工程が増加するという問題があった。
【解決手段】電源供給端子ＶＤＤにソース端子が接続されたＰチャンネル型の第１と第２のＭＯＳトランジスタと、グランドにソース端子が接続されたＮチャンネル型の第３と第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインにソース端子が接続されるＮチャンネル型の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのドレインにソース端子が接続されるＮチャンネル型の第６のＭＯＳトランジスタと、第２の電源供給端子ＶＤにソースが接続されたＰチャンネル型の第７と第８のＭＯＳトランジスタとを備える。 （もっと読む）

【課題】回路ブロックの高速動作を可能とし、リーク電流を低減しながら、きめ細かい電源遮断制御を行う。
【解決手段】論理ＬＳＩは、第１電源ドメインＰＤ１〜４と、厚膜電源スイッチＳＷ１〜４と、電源スイッチコントローラＰＳＷＣ１〜４とを備えている。厚膜電源スイッチは、外部入出回路Ｉ／Ｏと共通のプロセスで製造される厚膜電源トランジスタで形成される。第１電源ドメインは、論理ブロックを含む第２電源ドメインＳＰＤ１１〜４２と、制御回路ブロックＳＣＢ１〜４と、厚膜電源スイッチに仮想グランド配線ＶＳＳＭ１〜４を介して接続され、論理ブロックと共通のプロセスで製造される薄膜電源トランジスタで形成された薄膜電源スイッチＳＷＮ１１〜４２とを備えている。このように、ゲート絶縁膜厚の異なる電源スイッチを縦積みにして階層化構造とし、各モードに応じて、電源スイッチコントローラと制御回路ブロックで各電源スイッチを個別制御する。 （もっと読む）

【課題】入出力回路に対し安定な試験を行う。
【解決手段】入出力端子ＤＱに出力信号を出力する出力段は、ＰｃｈトランジスタＰ１と抵抗素子Ｒ１とを負荷とするＮｃｈトランジスタＮ１、ＰｃｈトランジスタＰ２と抵抗素子Ｒ２とを負荷とするＮｃｈトランジスタＮ２から構成される差動対と、差動対への動作電流を供給するＮｃｈトランジスタＮ３と、を含む。入出力端子ＤＱは、ＮｃｈトランジスタＮ１のドレインに接続される。通常動作モード（ＴＭ＝Ｌ）では、ＰｃｈトランジスタＰ１、Ｐ２をオンとし、差動対にリードデータ信号ＲＤを供給し、ＮｃｈトランジスタＮ３のゲートに所定の電圧ＣＣを供給し、テストモード（ＴＭ＝Ｈ）では、ＰｃｈトランジスタＰ１のゲートとＮｃｈトランジスタＮ３のゲートとにリードデータ信号ＲＤを供給し、ＮｃｈトランジスタＮ１をオンとして、出力段をＣＭＯＳ回路で構成する。 （もっと読む）

【課題】高速なデータ伝送を実現する。
【解決手段】第１入力トランジスタＭ５、第１抵抗Ｒ１、第１受信バイアストランジスタＭ７は、第１入力端子Ｔ３と電源電圧Ｖｄｄが印加される電源端子Ｔ５との間に直列に接続される。第２入力トランジスタＭ６、第２抵抗Ｒ２、第２受信バイアストランジスタＭ８は、第２入力端子Ｔ４と電源端子Ｔ５との間に直列に接続される。差動アンプＡＭＰ１は、第１電圧Ｖｘ１と、第２電圧Ｖｘ２と、を差動増幅する。第２入力トランジスタＭ６のゲートに、第３電圧Ｖｘ３を印加するとともに、第１入力トランジスタＭ５のゲートに、第４電圧Ｖｘ４を印加する。受信バイアス回路１６は、第１、第２受信バイアストランジスタＭ７、Ｍ８のゲートに、電源電圧Ｖｄｄに応じて変化するバイアス電圧Ｖｂｉａｓ３を印加する。 （もっと読む）

【課題】Ｇｂｐｓ以上の高速で信号を伝送するシステムにおいてて用いる出力バッファ回路を提供する。
【解決手段】出力バッファ回路は、プレドライバステージとメインドライバステージで構成される。プレドライバステージは低電源電圧の提供を受け、低電源電圧用ゲート酸化膜トランジスタで構成され速い速度で動作し、メインドライバステージは高電源電圧の提供を受け高電源電圧用ゲート酸化膜トランジスタで構成され高い電圧レベルの信頼性のある信号を出力する。 （もっと読む）

【課題】１種類のデプレッション型ＦＥＴのみを提供するＭＭＩＣプロセスにおいて、１つの制御電圧で２つの出力電圧の出力制御が可能である電源回路を提供する。
【解決手段】トランジスタＴ０（デプレッションｎ型ＦＥＴ）のドレインが負の基準電位Ｖｒ１（第１の電圧源）に接続され、トランジスタＴ０のソースが抵抗Ｒ３（第１の抵抗）を介してアース電位（接地電位）に接続され、トランジスタＴ０のゲートが直列接続された抵抗Ｒ１（第２の抵抗）と抵抗Ｒ２（第３の抵抗）とを介して正の基準電位Ｖｒ２（第２の電圧源）と接続される。また、ゲートに負の制御端子（Ｖｃ）（入力端子）が接続され、ソースに出力端子２（Ｖ２）（第１の出力端子）が接続され、抵抗Ｒ１と抵抗Ｒ２との接続部位に出力端子１（Ｖ１）（第２の出力端子）が接続される。 （もっと読む）

【課題】
半導体記憶装置の内部回路に印加される各々のパワーのノイズ量を検出し、前記検出の結果に応答してノイズの少ない側のパワーを用いることによって、メモリ内部の回路が安定した動作を行うことができる電圧供給装置及び方法を提供する。
【解決手段】
本発明の電圧供給装置は、第１電源及び第２電源のノイズを検出してパワーノイズ検出信号を出力するパワーノイズ検出手段と、電圧供給イネーブル信号及び前記パワーノイズ検出信号に応答して、第１駆動信号及び第２駆動信号を出力する電圧選択手段と、前記第１駆動信号及び前記第２駆動信号に応答して、前記第１電源の電圧を印加する第１電源電圧供給手段と、前記第１駆動信号及び前記第２駆動信号に応答して、前記第２電源の電圧を印加する第２電源電圧供給手段とを含む。 （もっと読む）

【課題】低消費電力モードから通常モードに回復する際に内部電源電圧をより高速に正常な電圧レベル値に回復可能な半導体集積回路装置を提供する。
【解決手段】 低消費電力モードにおいては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定され電源供給は遮断される。一方、低消費電力モードから通常モードに切り替えられた場合には、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮが「Ｌ」レベルおよび「Ｈ」レベルに設定され、トランジスタ２０７がオンされる。これにより、ノードＮ１とキャパシタ２０９が電気的に結合され、キャパシタ２０９から電荷がチャージされ、通常モードにおいて、定電流発生回路２００に定電流ｉが流れる場合に設定されるノードＮ１の電圧レベルである内部状態に高速に設定される。 （もっと読む）

【課題】製造プロセスの追加やトランジスタ動作の不安定さを招くことなく、発振用インバータを用いて構成された発振回路を搭載する半導体装置を提供する。
【解決手段】本発明の半導体装置において、複数のＭＯＳトランジスタはノーマリーオフ型のもので、製造プロセスが許容する最小寸法に等しいゲート長において所定の閾値を有し、最小寸法に比較してゲート長が大きくなるにつれて閾値の絶対値が小さくなる特性を有する。本発明の半導体装置は、最小寸法以上の範囲で、相対的に長いゲート長を有する第１のＭＯＳトランジスタからなる第１の発振用インバータと、相対的に短いゲート長を有する第２のＭＯＳトランジスタからなる第２の発振用インバータと、第１および第２の発振用インバータに電源電圧を供給する電源配線と、電源電圧に応じて、第１および第２の発振用インバータの一方を動作可能とする選択回路とを有する。 （もっと読む）

メモリ（１０２）は、ビットセルアレイ（１２０）とアドレス・デコード回路（１１６）を含む。ビットセルアレイ（１２０）は、複数のワード線を含む。アドレス・デコード回路（１１６）は、プレデコード値を与える出力を有する。アドレス・デコード回路（１１６）は、複数の第１厚さトランジスタを含む。第１厚さトランジスタは、第１ゲート酸化物厚さを有する。メモリ（１０２）は更に、ワード線ドライバ回路（１１８）を含む。ワード線ドライバ回路（１１８）は、アドレス・デコード回路（１１６）の出力に接続される入力と、複数の出力とを有する。各々の出力は、複数のワード線のうちの対応するワード線に接続される。ワード線ドライバ回路（１１８）は、複数の第２厚さトランジスタを含む。第２厚さトランジスタは、第１ゲート酸化物厚さよりも大きな第２ゲート酸化物厚さを有する。メモリの動作方法も提供される。
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【課題】外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レベルシフタ回路を設けて低電圧での駆動を可能としながら、レベルシフタ回路の動作の遅延による電圧のドロップを速やかに解消可能とした半導体装置を提供する。
【解決手段】レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、第１の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第１の出力手段と、第２の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第２の出力手段と、第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段を備える。 （もっと読む）

【課題】高速動作が可能でスタンバイ電流が低い半導体装置を提供する。
【解決手段】この半導体集積回路装置では、メモリマクロＭ１〜Ｍ６用の電源回路部Ｐ１〜Ｐ６のそれぞれに負電圧発生回路２を設けたので、負電圧ＶＮＥＧの変動に対する応答性が速くなる。また、スタンバイモード時には、メモリマクロＭ１〜Ｍ６用の負電圧供給線Ｌ１〜Ｌ６をスイッチ回路ＳＷ２〜ＳＷ６によって接続し、６つの電源回路部Ｐ１〜Ｐ６の負電圧発生回路２のうちの１つの電源回路部Ｐ１の負電圧発生回路２のみを活性化させるので、スタンバイ電流の増大を防止できる。 （もっと読む）

【課題】スキャンテストモード時以外の通常動作モード時の消費電力が低減されるスキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法を提供する。
【解決手段】スキャンテストモード時、ｐＭＯＳトランジスタ５３及びｎＭＯＳ５４トランジスタがオン状態となってインバータ４７に電源電圧が印加される一方、通常動作モード時、ｐＭＯＳトランジスタ５３及びｎＭＯＳトランジスタ５４がオフ状態となって同電源電圧の印加が停止され、また、通常動作モード時、ｎＭＯＳトランジスタ５５がオン状態となってインバータ４７の出力側から後段のフリップフロップ又はスキャンテスト装置に対する信号の伝送が停止されるので、同インバータ４７で電力消費がなく、かつ後段にも電流が流れないため、通常動作モード時の消費電力が低減される。 （もっと読む）

【課題】無駄な電流を減少させると共に入出力特性のヒステリシス幅の調整範囲を広くすることが可能なシュミットトリガ回路を提供する。
【解決手段】このシュミットトリガ回路１は、入力信号を反転して出力する第１のインバータ２と、第１のインバータ２の出力信号を反転して出力する第２のインバータ３と、入力信号及び第２のインバータ３の出力信号に基づいて、第１のインバータ２の出力ノードと高電位側の電源電位との間及び／又は第１のインバータ２の出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路４とを具備する。 （もっと読む）

【課題】本発明は、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させた、スイッチングデバイスの駆動回路の提供を目的とする。
【解決手段】トランジスタ３０をターンオンさせるためのパルス状のセット電圧を出力するセット側レベルシフト回路と、トランジスタ３０をターンオフさせるためのパルス状のリセット電圧を出力するリセット側レベルシフト回路と、セット電圧の入力時にセット状態となってトランジスタ３０をターンオンし、リセット電圧の入力時にリセット状態となってトランジスタ３０をターンオフするラッチ回路と、ラッチ回路に入力されるセット電圧とラッチ回路に入力されるリセット電圧との同論理部分を除去する同相除去フィルタ１２，１３とを備え、リセット側レベルシフト回路の出力特性である時定数がセット側レベルシフト回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路。 （もっと読む）