【課題】電磁気学に忠実でありながら設計が容易で電磁適合性に優れ、高い性能を有するディジタル回路システムを提供する。
【解決手段】 損失線路部品４２および低インピーダンス損失線路部品５２は印刷配線基板４７に搭載され、損失線路部品４２の信号端子４３、４６はビア５１によって信号配線４９に直列に挿入され、低インピーダンス損失線路部品５２の電源端子５３，５６はビア５１によって電源配線５０に直列に挿入されている。損失線路部品４２および低インピーダンス損失線路部品５２のグランド端子４４，４５，５４，５５は、ビア５１によってグランドプレーン４９に並列に接続されている。また、損失線路部品４２および低インピーダンス損失線路部品５２は、印刷配線基板４７上のＭＰＵ３９の近傍に搭載され最短の長さの配線で接続される。これにより、電磁干渉が少なく高い性能を有するディジタル回路システムが実現できる。 （もっと読む）

【課題】パワーグランドとシグナルグランドとの差電圧がそれほど大きくない場合に、回路規模を大きくせずに信号のレベルシフトを行うことができるようにする。
【解決手段】入力部１は、一定電流が流れるバイアス部５と、一定電流に比例した比例電流を出力部２に流すための差動対回路部７とを備えている。一方、出力部２は、差動対回路部７を介して流れ込む比例電流によって信号のレベル変換を行う第１変換部１７および第２変換部１８を備えている。このような回路構成によると、入力部１側のシグナル電源電位ＳＶＤＤと出力部２側のパワーグランド１６の電位ＰＧＮＤとの間に電位差を設けることができ、入力部１から出力部２に比例電流を流すことができる。こうして、信号のレベル変換が可能となる。 （もっと読む）

【課題】半導体集積回路のドライブ能力調整を、量産出荷時の検査時に頼ることなく行う。
【解決手段】半導体集積回路２１は、各々出力バッファと入力バッファを含み、外部の装置との間でデータのやり取りを行う複数のＩ／Ｏセル３７，３８，３９，４０，４１と、テストモード時に論理素子を通じて、当該複数のＩ／Ｏセルをチェーン状に接続するテストモード設定回路３４と、テストモード時に、チェーン接続された複数のＩ／Ｏセルの総遅延値を測定する遅延測定回路２７とを備える。 （もっと読む）

【課題】接地電圧と電源電圧の電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力制御信号に応じて入力信号に対応する信号を出力する場合、第１スイッチング素子により出力スイッチング素子を導通状態に駆動し、第２および第３スイッチング素子により出力スイッチング素子を非導通状態に駆動する。一方、出力制御信号に応じてハイインピーダンス状態を出力する場合、第３スイッチング素子は非導通に制御されるので、出力スイッチング素子は、第２スイッチング素子のみにより非導通状態に駆動される。 （もっと読む）

【課題】本発明は、小規模かつ低消費な回路構成で、微小信号を高速かつ安定に伝達することが可能なバッファ回路及びこれを用いた信号伝達装置を提供することを目的とする。
【解決手段】本発明に係るバッファ回路３１は、定電流を生成する定電流生成部（Ｐ１〜Ｐ３、Ｎ１、Ｒ１、Ｅ１、ＡＭＰ）と；トランジスタＮ２、Ｎ３から成り、トランジスタＮ２、Ｎ３のゲートがトランジスタＮ２のドレインに共通接続され、トランジスタＮ２、Ｎ３のドレインが前記定電流の入力端とされ、トランジスタＮ３のソースが電流信号ＩＮＡの入力端とされ、トランジスタＮ３のドレインが電圧信号Ｏ１の出力端とされるカレントミラーと；トランジスタＮ２のソースに接続され、前記定電流を電圧変換することで閾値電圧Ｖａを生成する抵抗Ｒ２と；を有して成る。 （もっと読む）

【課題】部品点数の増大を抑止しつつ、消費電力の削減を図れ、システムの複雑化を防止できる出力バッファ回路および集積回路を提供する。
【解決手段】出力回路２１の第１電界効果トランジスタＭＰ１の基板を、出力回路の電源オン時には電源に接続する基板電圧制御回路２２と、電源がオフで、かつ出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときには、上記第１電界効果トランジスタのゲートに他の集積回路から入力される第１レベルの信号を供給するゲート電圧制御回路２３と、の電源がオフで、かつ出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときに、出力回路の第１電界効果トランジスタの基板に他の集積回路から入力される第１レベルの信号を供給する信号供給部２５と、を有する。 （もっと読む）

【課題】ホットキャリア劣化による素子性能の低下を低減すること。
【解決手段】メイン−ｎＭＯＳ５２を含む第１回路部分Ｃ１及びメイン−ｐＭＯＳ５４を含む第２回路部分Ｃ２の双方又はいずれか一方を備えており、第１回路部分は、メイン−ｎＭＯＳと電気的に並列に接続されていて、メイン−ｎＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｎＭＯＳ１４を備えており、第２回路部分は、メイン−ｐＭＯＳと電気的に並列に接続されていて、メイン−ｐＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｐＭＯＳ１８を備えている。 （もっと読む）

【課題】使い勝手の良い単一チャネル型のバッファ回路を提案する。
【解決手段】絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路を、（ａ）第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、（ｂ）一方の主電極が第１の薄膜トランジスタの制御配線に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第２の制御配線に接続される第７の薄膜トランジスタと、（ｃ）一方の主電極が第２の薄膜トランジスタの制御配線に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第１の制御配線に接続される第８の薄膜トランジスタとで構成される。 （もっと読む）

【課題】温度変化や製造プロセスのばらつきに起因する出力の変動を抑制する。
【解決手段】温度が上昇するとバイアス電圧生成回路28からNMOSトランジスタ26のゲートに供給されるバイアス電圧Ｖ_ＧＳが低下することで参照電流Ｉrefが低下し、温度上昇に伴う電圧Ｖcの低下幅が小さくなり、温度が低下するとバイアス電圧Ｖ_ＧＳが上昇することで参照電流Ｉrefが増大し、温度低下に伴う電圧Ｖcの増加幅が小さくなる。、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より低下した場合は、バイアス電圧Ｖ_ＧＳも低下することで参照電流Ｉrefが低下し、閾値電圧Ｖtの低下に伴う電圧Ｖcの低下幅が小さくなり、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より上昇している場合は、バイアス電圧Ｖ_ＧＳも上昇することで参照電流Ｉrefが増大し、閾値電圧Ｖtの上昇に伴う電圧Ｖcの増加幅が小さくなる。 （もっと読む）

【課題】 高速及び長距離のデータ転送のためには多タップ（Ｔａｐ）、高精度かつ設定範囲の広い電流モード出力回路（ＣＭＬ）が必要だが、エンハシス量の設定を単位ソース結合対回路の付加により実現する方式の場合、電流モードロジック出力容量が増大し、高速化に問題が生じていた。
【解決手段】 電流モード出力回路（ＣＭＬ）をm分割した単位ソース結合対回路101、終端抵抗102及びデータセレクタ107により出力回路を構成する。各タップ（Ｔａｐ）のエンハシス量はm分割した単位ソース結合対回路の比で割り振られるため、出力振幅1のサイズのままでエンハシス量を任意に設定できる。その結果、伝送速度を向上し、伝送距離を延長することができる。 （もっと読む）

【課題】モードパッドの配置に関して、レイアウト的な制限がかかっていた。
【解決手段】本発明に係る半導体装置は、第１内部端子と、第２内部端子と、前記第２内部端子に接続され、第２内部端子が第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第１スイッチ回路と、第２内部端子に接続され、第２内部端子が第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第２スイッチ回路と、第１及び第２内部端子に接続され、第１内部端子の電位と第２内部端子の電位とを比較する比較器と、を備える半導体装置であって、第１及び第２スイッチ回路は、第１内部端子の電位に応じて排他的に動作することを特徴とする。 （もっと読む）

【課題】電源電圧の低電圧側の電圧と高電圧側の電圧との間の中間電圧での駆動を、トランジスタのゲート酸化膜に高耐圧素子構造を適用することなく実現できるようにする。
【解決手段】第１，第２出力バッファ回路２０，３０Ａを用いた駆動回路１０において、当該駆動回路１０を構成するトランジスタのゲート酸化膜にその耐圧ΔＶｌｉｍを超える電圧を印加することなく、第１出力バッファ回路２０の作用によって耐圧ΔＶｌｉｍを超えた電圧振幅ＶＬ−ＶＨで駆動する。これに加えて、第２出力バッファ回路３０Ａにおいて、出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２を、バイアス電圧の定常印加でなく、耐圧範囲内の電圧（ＶＬ〜ＶＤ，ＶＳ〜ＶＨ）で駆動するとともに、ノードＮ３１，Ｎ３２側のトランジスタＭｐ３１，Ｍｎ３１を、耐圧範囲内の電圧でなく、範囲外の電圧ＶＬ〜ＶＨで駆動することで、中間電圧ＶＭでの駆動を実現する。 （もっと読む）

【課題】半導体集積回路のＣＭＯＳ入力バッファは、中間電位を持つと過大な電流が流れるという欠点があり、通常プルアップ抵抗もしくは、プルダウン抵抗を外付け、もしくは内蔵している。しかし内蔵プルアップないしプルダウン抵抗は制御信号によりＯＮ／ＯＦＦする必要があることが多い。たとえば、出荷テスト時の論理確定のため、または、アプリケーションによる切り替えのため。この制御により、電源ＯＮ／ＯＦＦ時、もしくはその過渡期に中間電位を一定時間持つこととなり、入力バッファに過大な電流が流れてしまう欠点があった。
従って、アプリケーションにあわせて外付けの固定抵抗によるプルアップ／プルダウンを使わざるを得ない場合があった。
【解決手段】入力バッファはすべて双方向バッファにし、電源ＯＮ時は決まった論理出力を保持し、入力バッファが中間電位を持たないようにする。 （もっと読む）

【課題】パワー半導体スイッチのドライバ回路内部で、信号電圧を伝送するための回路と方法を提供する。
【解決手段】ドライバ回路６の１次側８ａに、第１信号電圧Ｕ_Ｓ１のための信号入力１４ａと、第１信号電圧Ｕ_Ｓ１と相関関係のある電流Ｉ、Ｉ’のための電流源１６、１６’と、電流Ｉ、Ｉ’のための接続ライン２０、２０’とを含み、この接続ラインは、電流源１６、１６’からドライバ回路６の２次側８ｂへ連結している。さらに、２次側８ｂには、電流Ｉ、Ｉ’を、この電流と相関関係のある第２信号電圧Ｕ_Ｓ２に変換するための電流・電圧変換器２４、２４’と、第２信号電圧Ｕ_Ｓ２のための信号出力１４ｂとを含んで出力される。 （もっと読む）

【課題】回路規模を縮減するインピーダンス調整回路の提供。
【解決手段】外付抵抗３と、被調整抵抗５のレプリカをなすレプリカ抵抗４の抵抗値の大小を比較するコンパレータ２と、抵抗制御回路１０と、を備え、抵抗制御回路１０は、コンパレータ２での比較結果に基づきカウント値をアップ・ダウンしレプリカ抵抗への制御信号を出力するレプリカ抵抗制御カウンタ１１と、被調整抵抗５へ与える制御信号を保持する被調整抵抗制御信号保持回路１２と、前記カウンタの状態と、前記保持回路の出力を入力し、レプリカ抵抗制御カウンタ１１のカウント状態と被調整抵抗制御信号保持回路１２の出力（Ｙ）との値の差（｜Ｘ−Ｙ｜）が予め定められた所定範囲内にあるときは、被調整抵抗制御信号保持回路１２の出力（Ｙ）を被調整抵抗制御信号保持回路（１２）への入力（Ｚ）として供給する監視回路１３を備えている。 （もっと読む）

【課題】信頼性を高め、かつ消費電力の増加を低減することのできる半導体装置を提供する。
【解決手段】通信装置と無線信号の送受信を行うためのアンテナと、アンテナに電気的に接続された複数の機能回路と、を有し、複数の機能回路のうち、いずれか一の機能回路は、いずれか他の機能回路の電源回路より出力される電源電圧を制御するための電源制御回路を有し、いずれか他の機能回路における電源制御回路は、第１端子が電源回路の出力端子に電気的に接続され、第２端子がグラウンド線に電気的に接続されたトランジスタを有し、トランジスタのゲート端子がいずれか一の機能回路が有する電源制御回路に電気的に接続されている。 （もっと読む）

【課題】貫通電流対策の手間を最小限に抑え、かつ、消費電力の低減化を図った半導体集積回路の設計方法を得る。
【解決手段】ステップＳ１において、電源遮断対象部１１内の複数のセルのうち、電源遮断を行うことが必要な第１の要電源遮断セルを認識する。次に、ステップＳ２において、Ｄフリップフロップ１から入力方向に遡って第１の要電源遮断セルに至る要電源遮断信号経路を探索する。その後、ステップＳ３において、ステップＳ２で探索された要電源遮断信号経路上のセルでステップＳ１で認識された第１の要電源遮断セル以外のセルを第２の要電源遮断セルとして設定する。最後に、ステップＳ４において、第１及び第２の要電源遮断セルに対する遮断用制御回路を生成する。 （もっと読む）

【課題】高周波成分を強調した信号を精度良く生成する。
【解決手段】外部から受け取った受信信号に応じた送信信号を出力するドライバ回路であって、入力される第１信号に応じた電圧を出力する第１ドライバと、第１ドライバが出力する電圧を電源電圧として受け取り、入力される第２信号および電源電圧に応じた送信信号を出力する第２ドライバと、受信信号の変化に応じて第１信号および第２信号の両方を変化させて、受信信号に応じた送信信号を第２ドライバから出力させる制御部と、を備えるドライバ回路を提供する。 （もっと読む）

【課題】同一導電型のトランジスタから成るインバータ回路を提供する。
【解決手段】インバータ回路は否定論理構成部と出力回路部とから構成されており、出力回路部は同一導電型の２つのトランジスタから構成されており、出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されており、第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、入力信号が印加される。 （もっと読む）

【課題】出力の最大振幅の幅が狭まることを軽減することができるインバータ回路を提供する。
【解決手段】第１トランジスタの一方のソース／ドレイン領域は第２トランジスタの一方のソース／ドレイン領域に、第２トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に、ゲート電極は第３トランジスタの一方のソース／ドレイン領域に、第３トランジスタのゲート電極は他方のソース／ドレイン領域に、第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続され、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には第４トランジスタの一方のソース／ドレイン領域が、第１トランジスタ及び第４トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続され、第１トランジスタのゲート電極及び第４トランジスタのゲート電極には入力信号が印加される。 （もっと読む）