【課題】電子回路（例えば、マイクロコンピュータ）の動作モードに応じて、低周波数の発振器について適切な電源インピーダンスを設定することにより、前記発振器の誤動作を防止しながら、消費電力を適切に低減することができる。
【解決手段】システムクロックのクロック源として、高速発振器１１、中速発振器１２、低速発振器１３が設けられる。また、時計用クロックを発生する水晶発振器３０が設けられる。そして、高速発振器１１が動作している時は、水晶発振器３０の電源インピーダンスを低くして、耐ノイズ性を高める。一方、高速発振器１１、中速発振器１２、低速発振器１３がすべて停止している待機時には、水晶発振器３０の電源インピーダンスを高くして消費電力を抑える。 （もっと読む）

【課題】消費電力を低減させることができるようにする。
【解決手段】出力バッファ回路３１において、PチャネルMOSトランジスタM4のソースは、プッシュプル回路１５のNチャネルMOSトランジスタM6のゲートと接続され、PチャネルMOSトランジスタM4のソース出力によって、NチャネルMOSトランジスタM6が駆動される。また、NチャネルMOSトランジスタM5のソースは、プッシュプル回路１５のPチャネルMOSトランジスタM7のゲートと接続され、NチャネルMOSトランジスタM5のソース出力によって、PチャネルMOSトランジスタM7が駆動される。PチャネルMOSトランジスタM4とNチャネルMOSトランジスタM5は、電流源Q11を介して直列に接続されている。本発明は、例えば、固体撮像素子に用いられる出力バッファ回路に適用できる。 （もっと読む）

【課題】回路面積が小さく、製造バラツキによる出力特性の劣化を修正できる出力回路を提供することにある。
【解決手段】本発明による出力回路は、差動入力信号ＤＩに応じた差動出力信号ＢＰ、ＢＮを出力端子対３１、３２から出力するメインバッファ回路１と、制御信号ＣＳに応じて出力端子対３１、３２のインピーダンスを調整するトリミング回路２とを具備する。トリミング回路２は、第１電源ＶＤＤと出力端子対３１、３２との間に、メインバッファ回路１内の第１トランジスタ対ＭＰ１、ＭＰ２及び第１抵抗対Ｒ１、Ｒ２に対して並列に接続された少なくとも１つの第２トランジスタ対ＭＰ１１、ＭＰ２１を備える。 （もっと読む）

【課題】ＳＬＶＳを多値化して、多値のＣＭＬ及び２値のＳＬＶＳと比べ１ビット当りの消費電力を削減し、ＳＬＶＳの多値化に際して生じる論理値の違いによる電源電流の変動を補償した多値論理ドライバを提供する。
【解決手段】第１、２の差動プッシュプル回路（ＤＰＰ）は各々対応する第１、２の差動入力を受け、各々第１〜４のトランジスタ（Ｔｒ）を含み、第１、３のＴｒのドレーン（Ｄ）は電源に接続され、第２、４のＴｒのソース（Ｓ）は接地され、第１、３のＴｒのゲート（Ｇ）は正入力に接続され、第２、４のＴｒのＧは補入力に接続され、第１のＴｒのＳと第２のＴｒのＤ及び第３のＴｒのＳと第４のＴｒのＤは第１、２のＤＰＰに亘り正・補各々コモン接続されて単一の差動出力を形成し、第１、２のＤＰＰを構成する各４個のＴｒのオン時の抵抗値は差動出力に接続される伝送路の特性抵抗値Ｚｏを単位として各々３／２、３に設定されている。 （もっと読む）

【課題】駆動能力が切替可能であると共に、ＥＳＤ耐性が高い出力バッファ回路。
【解決手段】出力バッファ回路１００において、第１の電源電圧と、第１の電源電圧より低い第２の電源電圧との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１は、出力トランジスタを構成する。制御回路１１０は、トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつトランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能である。 （もっと読む）

【課題】複数の入力回路の切り替え時において入力信号の内部への供給が遮断されないような半導体装置を提供する。
【解決手段】半導体装置は、第１電源電圧が供給される第１入力回路と、前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路とを含み、前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御することを特徴とする。 （もっと読む）

【課題】出力レベルのスイッチング時に電源電位に発生され得るノイズを低減することのできる出力バッファ回路、入出力バッファ回路及び半導体装置を提供する。
【解決手段】駆動回路２ａは、駆動能力が同一のトランジスタＴＰ１，ＴＮ１を含む第１駆動部Ｅ１と、駆動能力が同一のトランジスタＴＰ２，ＴＮ２を含む第２駆動部Ｅ２と、駆動能力が同一のトランジスタＴＰ３，ＴＮ３を含む第３駆動部Ｅ３を備える。これら駆動部Ｅ１〜Ｅ３内のプルアップ側のトランジスタＴＰ１，ＴＰ２，ＴＰ３同士の駆動能力及びプルダウン側のトランジスタＴＮ１，ＴＮ２，ＴＮ３同士の駆動能力は互いに異なる。制御回路３ａは、データ信号Ａと、駆動能力制御信号Ｂ１，Ｂ２と、駆動能力選択信号ＤＳとに応じて、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせる信号を生成する第１制御回路４０を備える。 （もっと読む）

【課題】出力端子が出力回路の電源電圧より高電位である場合や、出力回路の電源電圧が０Ｖになっても出力端子から電源電圧へ電流の逆流入は発生しないトレラントバッファ回路及びインターフェースを提供すること。
【解決手段】トレラントバッファ回路１００は、電源端子ＶＤＤ１と出力端子１０２の間にソースを共有して直列接続されたＰチャンネルＭＯＳトランジスタＱ１１１，Ｑ１１２と、出力端子１０２と接地端子の間に接続されたＮチャンネルＭＯＳトランジスタＱ１１３と、ＰチャンネルＭＯＳトランジスタＱ１１１のゲートに出力接続されたインバータ１２１と、ＰチャンネルＭＯＳトランジスタＱ１１２のゲートに出力接続されたインバータ１２２と、各ＭＯＳトランジスタＱ１１１、Ｑ１１２、Ｑ１１３にそれぞれ第１、第２及び第３の制御信号を出力してこれらのＭＯＳトランジスタのオン・オフを制御する制御回路１３０とを備える。 （もっと読む）

【課題】Ｉ／Ｏ処理性能の向上と消費電力の低減またはコストの低減が実現可能な半導体集積回路装置を提供する。
【解決手段】例えば、複数の半導体チップＣＨＩＰ０〜ＣＨＩＰｎが積層搭載され、互いのデータ送受信端子Ｐ＿ＤＩＯが貫通ビアＴＳＶを介してバス接続された半導体集積回路装置を設け、ＣＨＩＰ０〜ＣＨＩＰｎの内部コア回路の電源電圧のうち最も低い電源電圧を用いてこのバスを介したデータ送受信を行わせる。これに伴い、この最も低い電源電圧となるＣＨＩＰｎの電源電圧端子Ｐ＿ＶＤＤｎを、貫通ビアＴＳＶを介して他の半導体チップＣＨＩＰ０，ＣＨＩＰ１のデータ送受信回路用の電源電圧端子Ｐ＿ＶＤＤＬ０，Ｐ＿ＶＤＤＬ１に接続する。 （もっと読む）

【課題】出力回路のトランジスタのばらつきに関わらず、出力信号のクロス電圧を安定化させ得るＵＳＢ送信回路を簡単な回路で提供する。
【解決手段】データＤＰ，ＤＭの入力に基づいてメインバッファ回路から出力信号ＦＳＤＰ，ＦＳＤＭを出力する第一及び第二の出力回路１１ａ，１１ｂと、第一及び第二の出力回路から出力信号ＦＳＤＰ，ＦＳＤＭを相補信号として出力することと、メインバッファ回路を構成する出力トランジスタの駆動電流のばらつきを補正する補正信号を生成する補正回路１２ａ，１２ｂと、メインバッファ回路に並列に接続され、補正信号に基づいてメインバッファ回路の出力トランジスタの電流駆動能力のばらつきを相殺するサブバッファ回路とを備えた。 （もっと読む）

【課題】クロック信号の遅延量を低減する。
【解決手段】予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部１０２ａと、２本の伝送線の電位差により差動信号を受け取ることにより、差動信号に基づいて動作する被駆動部１０２ｂと、２本の伝送線を電気的に接続する接続抵抗１０４とを備える。また、接続ＭＯＳトランジスタは、被駆動部の受信端の近傍に設けられてよい。 （もっと読む）

【課題】本発明の目的は、被駆動部の確実な駆動を維持しつつも、より高速に被駆動部を駆動することができる、出力信号を得ることができる、出力ドライバ回路を提供することにある。
【解決手段】本発明の一態様にかかる出力ドライバ回路は、入力信号が加えられる入力端子と、前記入力信号を受けてバッファ信号を出力する、第１電源から給電されて動作する、入力バッファと、前記バッファ信号を受けて出力信号を出力端子から出力する、第２電源から給電されて動作する、出力バッファと、前記出力バッファに、前記第２電源の電位が前記第１電源の電位と同等である第１状態時に、前記バッファ信号をそのまま前記出力バッファに加えさせる第１の動作と、前記第２電源の電位が前記第１電源の電位に比して高くなった第２状態時に、前記バッファ信号を前記第２電源の電位に対応するレベルまでレベルシフトしてレベルシフト済信号として前記出力バッファに加えさせる第２の動作とを、切り替えて行わせる、制御部と、を備える。 （もっと読む）

【課題】通信経路から受信されるデジタル信号を調節するための技術を提供すること。
【解決手段】通信経路から受信される信号を調節するためのシステムおよび方法が開示される。受信器は、信号の周波数成分の少なくとも一部を減衰する通信経路から信号を受信できる。受信器は、受信される信号の周波数コンテンツの少なくとも一部を調節する等化ブロック、正規化された信号振幅および／または正規化されたエッジスロープを提供する信号正規化ブロック、および制御ブロックを含み得る。一実施形態においては、制御ブロックは、高周波数に対する等化ブロックにおける周波数調節を制御するが、低周波数に対しては制御しない。低周波数調節に対して、制御ブロックは、信号正規化ブロック内の正規化された信号振幅を制御する。このようにして、低周波数コンテンツに対する制御された調節は、信号正規化ブロックにおいて実行される。 （もっと読む）

少なくとも部分的に、特に少なくともタイムスロット方式でＴＭＤＳ符号化され、且つ特に少なくとも１つのＤＶＩデータ接続、及び／又は、少なくとも１つのＨＤＭＩデータ接続に割り当てられた信号を、少なくとも１つのデータソースから少なくとも１つのデータシンクへ安価に伝送する回路装置（１００；１００’）及び方法を提供するために、
駆動回路（Ｓ１；Ｓ１’）は、上流に接続され且つ前記データソースに割り当てられた少なくとも１つの接続インターフェース（ＩＱ）によって、約５ボルトの供給電圧を含み、特に約５５ミリアンペア以下でチャージすることができる、供給電圧（Ｖ_{ＤＶＩ／ＨＤＭＩ}）を供給されること、
前記駆動回路（Ｓ１；Ｓ１’）の下流に接続された少なくとも１つの発光素子（ＬＤ_１）、特に少なくとも１つの光ダイオード、少なくとも１つの発光ダイオード、少なくとも１つのレーザダイオード、あるいは少なくとも１つの半導体レーザを含む少なくとも１つのレーザによって、電気的なＴＭＤＳ符号化信号を電気−光変換して、前記ＴＭＤＳ符号化信号を与えられた光（Ｌ_ＴＭＤＳ）として、少なくとも１つの光ファイバー（Ｆ_１）、特に少なくとも１つのガラス繊維又は少なくとも１つのプラスチックファイバーを含む少なくとも１つのプラスチック材料繊維に、連結すること、
少なくとも１つのＴＭＤＳトランスミッタ（ＴＭ）からデータソースに割り当てられた前記接続インターフェース（ＩＱ）へ供給される直流電流部分は、前記駆動回路（Ｓ１；Ｓ１’）によって前記発光素子（ＬＤ_１）を制御する変調信号電流に変換されること、
前記ＴＭＤＳ符号化信号を与えられた前記光（Ｌ_ＴＭＤＳ）は、少なくとも１つの光吸収素子（ＰＤ_１）、特に少なくとも１つのフォトダイオードによって、前記光ファイバー（Ｆ_１）から取り出されて、光−電気変換され、前記光吸収素子（ＰＤ_１）の下流且つ前記データシンクに割り当てられた少なくとも１つの接続インターフェース（ＩＳ）の上流に接続された少なくとも１つのトランスインピーダンス変換回路（Ｓ２；Ｓ２’）に供給され、前記トランスインピーダンス変換回路（Ｓ２；Ｓ２’）は、少なくとも１つの差動ペア配線（ＡＤ、ＡＤ’）によって印加される直流電圧部分によって提供されることが提案される。
（もっと読む）

【課題】複数の異なる差動小振幅インターフェイス規格に対応しながらも回路面積の増大を抑えた差動出力回路を提供する。
【解決手段】差動出力回路は、直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１の出力駆動回路と、直列接続された第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２の出力駆動回路と、制御信号が第１の値の場合に第１及び第２のＰＭＯＳトランジスタの一方を選択的に導通状態とし且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とし、制御信号が第２の値の場合に第１及び第２のＰＭＯＳトランジスタの何れにも電流を流さず且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより、第１及び第２の出力駆動回路から一対の差動信号を出力させる制御回路とを含む。 （もっと読む）

【課題】出力回路のスイッチング素子の短絡による破壊を確実に防止することが可能な出力バッファ回路及びそれを複数備えた出力バッファシステムを提供する。
【解決手段】第１の上側スイッチング素子４の他方の主端子と第１の下側スイッチング素子５の一方の主端子とを接続する部分が外部への出力部６を構成する第１の出力回路２と、出力端子が第１の出力回路２の出力部６に接続された第２の出力回路２２と、第１の出力回路２の出力部６の短絡を検出する短絡検出回路２４と、を備え、その起動時に、第１の出力回路２を動作させる前に第２の出力回路２２を動作させて短絡検出回路２４を動作させ、出力部６の短絡が検出されなかった場合に第１の出力回路２を動作させ、出力部６の短絡が検出された場合には第１の出力回路２を動作させないよう構成されている。 （もっと読む）

【課題】トランジスタを用いたスイッチ回路を有するデジタル回路において、電源電圧、入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作を可能とする。
【解決手段】電源電位（ＶＤＤ、ＶＳＳ）が供給される第１のトランジスタ（３２、３３）を有するスイッチ回路（３１）と、入力信号が印加される入力端（ＩＮ）と第１のトランジスタの制御端子（ゲート）との間に接続された補正回路（３４、３６）とを有し、前記制御端子と入力端との間に接続された容量（Ｃ２、Ｃ３）と、該容量と前記制御端子との間のノード（Ｎ５、Ｎ６）と電源電位との間に設けられた、第１のトランジスタと概ね同じしきい値を有するダイオード接続された第２のトランジスタ（３５、３７）と、第２のトランジスタに直列に接続されたスイッチ（ＳＷ２、ＳＷ３）とを有するデジタル回路（３０）を提供する。 （もっと読む）

レベルシフティング回路（４０２）は、アシスト回路のペア（４０４、４０６）を含んでいる。レベルシフティング回路（４０２）は、入力ポイント（４２０）と、２つの出力ポイント（４１６、４１８）と、出力ポイント（４１６、４１８）に結合されたクロス結合ペアＰＭＯＳトランジスタ（４１２、４１４）と、入力及び出力ポイント（４２０）間に結合されたＮＭＯＳトランジスタのペアを含んでいる。各アシスト回路（４０４、４０６）は、ＰＭＯＳトランジスタのペアを含み、一方（４２４、４３２）は入力ポイント（４２０）に印加された入力に応答し、他方（４２６、４３４）は一方のＮＭＯＳトランジスタ（４０８、４１０）のドレイン電圧に応答する。アシスト回路（４０４、４０６）は、入力がロウからハイに変化、或いはハイからロウに変化したとき、クロス結合ペアＰＭＯＳトランジスタ（４１２、４１４）を一時的に弱くする。
（もっと読む）

【課題】より精度よく外部インピーダンスとの整合をとることができる半導体集積回路の出力回路を提供する。
【解決手段】出力回路は、トランジスタN00〜N7を含むトランジスタ回路が出力端子3に複数段並列に接続されてなり、各トランジスタ回路に含まれるトランジスタのゲートへの入力信号G0〜G7により出力インピーダンスの調整が可能な出力回路であって、複数段のトランジスタ回路に含まれる、少なくとも２段のトランジスタ回路のインピーダンスを互いに異ならせる。 （もっと読む）

【課題】レベルシフトを行う場合に、低電圧で動作するトランジスタが使用可能であり、そのトランジスタがオンオフ動作する際の出力変化速度（動作速度）の向上を半導体チップ内の少ない占有面積で容易に実現可能な半導体装置の提供。
【解決手段】レベルシフト部５は、ＭＯＳトランジスタＮ２と、抵抗Ｒ２と、抵抗Ｒ１とを備え、これらが直列接続されている。抵抗Ｒ１には、ツェナーダイオードＺＤ１が並列接続されている。ツェナーダイオードＺＤ１は、ＭＯＳトランジスタＮ２がオフからオンになるときに、レベルシフト部５の出力電圧ＬＯを所定値にクランプする。ＭＯＳトランジスタＮ２のドレインとソースとの間には、ツェナーダイオードＺＤ２が並列接続されている。ツェナーダイオードＺＤ２は、ＭＯＳトランジスタＮ２がオフのときに、ＭＯＳトランジスタＮ２のドレインとソースとの間の電圧を所定値にクランプする。 （もっと読む）