送信回路
【課題】出力回路のトランジスタのばらつきに関わらず、出力信号のクロス電圧を安定化させ得るＵＳＢ送信回路を簡単な回路で提供する。
【解決手段】データＤＰ，ＤＭの入力に基づいてメインバッファ回路から出力信号ＦＳＤＰ，ＦＳＤＭを出力する第一及び第二の出力回路１１ａ，１１ｂと、第一及び第二の出力回路から出力信号ＦＳＤＰ，ＦＳＤＭを相補信号として出力することと、メインバッファ回路を構成する出力トランジスタの駆動電流のばらつきを補正する補正信号を生成する補正回路１２ａ，１２ｂと、メインバッファ回路に並列に接続され、補正信号に基づいてメインバッファ回路の出力トランジスタの電流駆動能力のばらつきを相殺するサブバッファ回路とを備えた。
【解決手段】データＤＰ，ＤＭの入力に基づいてメインバッファ回路から出力信号ＦＳＤＰ，ＦＳＤＭを出力する第一及び第二の出力回路１１ａ，１１ｂと、第一及び第二の出力回路から出力信号ＦＳＤＰ，ＦＳＤＭを相補信号として出力することと、メインバッファ回路を構成する出力トランジスタの駆動電流のばらつきを補正する補正信号を生成する補正回路１２ａ，１２ｂと、メインバッファ回路に並列に接続され、補正信号に基づいてメインバッファ回路の出力トランジスタの電流駆動能力のばらつきを相殺するサブバッファ回路とを備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、送信回路に関する。例えば、シリアルインターフェース規格の一種類であるＵＳＢ（universal serial bus）規格で動作する送信回路に関する。
【背景技術】
【０００２】
ＵＳＢ規格では、３種類の転送速度が規定されている。１．５ＭｂｐｓのＬＳ（ｌｏｗ ｓｐｅｅｄ）規格、１２ＭｂｐｓのＦＳ（ｆｕｌｌ ｓｐｅｅｄ）規格、４８０ＭｂｐｓのＨＳ（ｈｉｇｈ ｓｐｅｅｄ）規格である。そして、送受信回路間で差動信号を送受信してデータ転送を行う。
【０００３】
また、ＦＳ規格では３〜３．６Ｖの電源電圧に対し、差動信号のクロス電圧Ｖｃｒｏｓｓが１．３〜２．０Ｖの範囲に規定されている。従って、このクロス電圧Ｖｃｒｏｓｓの規定を満足させる性能を備えた送信回路を具備する必要がある。
【０００４】
図１１は、ＦＳ規格の送信回路の従来例を示す。送信回路は、出力回路１ａと出力回路１ｂとを備え、出力回路１ａにはデータＤＰが入力され、出力回路１ｂにはデータＤＭが入力される。データＤＰ，ＤＭは図１３に示すような差動信号である。また、出力回路１ａ，１ｂにはイネーブル信号ＥＮと信号ＡＳＥＺバーが入力される。
【０００５】
図１２は、出力回路１ａの具体的構成を示す。データＤＰはＮＯＲ回路２とＮＡＮＤ回路３ａに入力され、ＮＯＲ回路２にはイネーブル信号ＥＮバーが入力され、ＮＡＮＤ回路３ａにはイネーブル信号ＥＮが入力される。イネーブル信号ＥＮバー，ＥＮは相補信号である。
【０００６】
ＮＯＲ回路２の出力信号はＮＡＮＤ回路３ｂに入力され、ＮＡＮＤ回路３ａの出力信号はＮＡＮＤ回路３ｃに入力される。また、ＮＡＮＤ回路３ｂ，３ｃに信号ＡＳＥＺバーが入力される。
【０００７】
ＮＡＮＤ回路３ｂの出力信号はバッファ回路４ａ及びインバータ回路５ａ，５ｂを介してＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ１のゲートに入力される。
【０００８】
また、ＮＡＮＤ回路３ｃの出力信号はバッファ回路４ｂ及びインバータ回路５ｃ，５ｄを介してＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ１のゲートに入力される。
【０００９】
出力トランジスタＴＰ１の駆動回路として動作するインバータ回路５ｂには低電位側電源Ｖssとの間に電流制限回路６ａが介在されている。電流制限回路６ａはインバータ回路５ｂから電源Ｖssへの電流を制限する。従って、図１３に示すように、インバータ回路５ｂから出力される駆動信号ＤＰｐの立下りが緩やかになる。
【００１０】
出力トランジスタＴＮ１の駆動回路として動作するインバータ回路５ｄには高電位側電源ＶDDとの間に電流制限回路６ｂが介在されている。電流制限回路６ｂは電源ＶDDからインバータ回路５ｄへの電流を制限する。従って、図１３に示すように、インバータ回路５ｄから出力される駆動信号ＤＰｎの立上りが緩やかになる。
【００１１】
出力トランジスタＴＰ１のソースは電源ＶDDに接続され、ドレインは出力トランジスタＴＮ１のドレインに接続される。出力トランジスタＴＮ１のソースは電源Ｖssに接続される。
【００１２】
そして、出力トランジスタＴＰ１，ＴＮ１のドレインから抵抗Ｒを介して出力信号ＦＳＤＰが出力される。
このように構成された出力回路１ａでは、イネーブル信号ＥＮがＨレベル、同ＥＮバーがＬレベル、信号ＡＳＥＺバーがＨレベルとなると、データＤＰに基づいてＨレベルあるいはＬレベルの出力信号ＦＳＤＰが出力される。
【００１３】
データＤＰがＨレベルであれば、インバータ回路５ｂから出力される駆動信号ＤＰｐがＨレベルとなって出力トランジスタＴＰ１がオフされるとともに、インバータ回路５ｄから出力される駆動信号ＤＰｎがＨレベルとなって出力トランジスタＴＮ１がオンされる。この結果、出力信号ＦＳＤＰはＬレベルとなる。
【００１４】
また、データＤＰがＬレベルであれば、インバータ回路５ｂから出力される駆動信号ＤＰｐがＬレベルとなって出力トランジスタＴＰ１がオンされるとともに、インバータ回路５ｄから出力される駆動信号ＤＰｎがＬレベルとなって出力トランジスタＴＮ１がオフされる。この結果、出力信号ＦＳＤＰはＨレベルとなる。
【００１５】
そして、インバータ回路５ｂ，５ｄの電流制限回路６ａ，６ｂにより、図１３に示すように、出力信号ＦＳＤＰの立上がり速度及び立下り速度はＦＳ規格を満足する速度に設定される。
【００１６】
出力回路１ｂは、出力回路１ａと同一構成であり、データＤＰの相補信号であるデータＤＭが入力され、出力トランジスタを駆動するインバータ回路から図１３に示す駆動信号ＤＭｐ，ＤＭｎが出力されて、出力信号ＦＳＤＰの相補信号となる出力信号ＦＳＤＭを出力する。
【００１７】
上記のように構成された送信回路では、出力回路１ａ，１ｂの出力トランジスタの駆動能力が等しい場合には、図１３に示すように、出力信号ＦＳＤＰ，ＦＳＤＭの立ち上がり速度及び立下り速度が等しくなる。そして、出力信号ＦＳＤＰ，ＦＳＤＭが交差するクロス電圧ＶｃｒｏｓｓがほぼＶDD／２となってＦＳ規格を満足する。
【００１８】
しかし、プロセスのばらつきにより、出力回路１ａ，１ｂの出力トランジスタを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの駆動能力にばらつきが生じると、クロス電圧Ｖｃｒｏｓｓが規格を満足しないレベルとなることがある。
【００１９】
図１４は、出力回路１ａ，１ｂの出力トランジスタを構成するＮチャネルＭＯＳトランジスタの駆動能力がＰチャネルＭＯＳトランジスタの駆動能力より小さくなった場合の動作を示す。
【００２０】
同図に示すように、出力信号ＦＳＤＰ，ＦＳＤＭの立上がり速度と立下がり速度がアンバランスとなり、クロス電圧Ｖｃｒｏｓｓが上昇して規格を満足しなくなる。
図１５は、出力回路１ａ，１ｂの出力トランジスタを構成するＰチャネルＭＯＳトランジスタの駆動能力がＮチャネルＭＯＳトランジスタの駆動能力より小さくなった場合の動作を示す。
【００２１】
同図に示すように、出力信号ＦＳＤＰ，ＦＳＤＭの立上がり速度と立下がり速度がアンバランスとなり、クロス電圧Ｖｃｒｏｓｓが低下して規格を満足しなくなる。
出力電圧と基準電圧とを比較して、出力トランジスタがオンするタイミングとオフするタイミングとを制御して、規格を満足するクロスポイント電圧を得るようにしたＵＳＢドライバーが存在する（特許文献１）。
【００２２】
しかし、出力端子にＵＳＢケーブルが接続された状態では、出力端子に入力される反射波の影響により出力電圧が変動する。従って、出力電圧の変動に応じて基準電圧を調整しない限り、出力信号波形の品質が大きく劣化するという問題点がある。また、ＵＳＢケーブル毎に変動する反射波に応じて基準電圧を調整することは事実上不可能である。
【００２３】
また、出力ドライバーのゲート電圧をゲート電圧調整回路で調整して、出力信号の立上がり速度及び立下り速度を調整可能とした差動出力バッファ回路が開示されている（特許文献２）。
【００２４】
しかし、この構成ではゲート電圧調整回路を制御するための制御回路が必要となり、出力ドライバーのゲート電圧を細かく調整するためには、ゲート電圧調整回路及びその制御回路の回路規模が増大するという問題点がある。また、出力トランジスタの駆動能力のばらつきに対応するように、ゲート電圧調整回路を制御するためには、シミュレーション及びそのシミュレーション結果に基づく動作試験を行う必要があり、コストが上昇する。
【００２５】
また、プリバッファ回路の動作を補正して出力トランジスタのゲート電圧を補償することにより、クロスオーバー電圧を安定化させるＵＳＢトランシーバーが開示されている（特許文献３）。
【００２６】
しかし、出力電圧をフィードバックするコンデンサを使用しているので、動作速度が遅く、ＦＳ規格で動作する送信回路に応用することは困難である。
【特許文献１】特開２００２−１１１４７７号公報
【特許文献２】特開２００５−１９１６７７号公報
【特許文献３】特開２００３−３０９４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上記のように、従来のＵＳＢ送信回路では、プロセスのばらつきにより出力回路を構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの駆動能力がアンバランスとなると、ＦＳ規格のクロス電圧Ｖｃｒｏｓｓを満足できなくなる。
【００２８】
この発明の目的は、出力回路のトランジスタのばらつきに関わらず、出力信号のクロス電圧を安定化させ得る送信回路を簡単な回路で実現することにある。
【課題を解決するための手段】
【００２９】
上記目的は、データの入力に基づいてメインバッファ回路から出力信号を出力する第一及び第二の出力回路と、前記第一及び第二の出力回路から前記出力信号を相補信号として出力することと、前記メインバッファ回路を構成する出力トランジスタの駆動電流のばらつきを補正する補正信号を生成する補正回路と、前記メインバッファ回路に並列に接続され、前記補正信号に基づいて前記メインバッファ回路の出力トランジスタの電流駆動能力のばらつきを相殺するサブバッファ回路とを備えた送信回路により達成される。
【発明の効果】
【００３０】
開示された送信回路では、出力回路のトランジスタのばらつきに関わらず、出力信号のクロス電圧を安定化させ得る送信回路を簡単な回路で実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明を具体化した一実施形態を図面に従って説明する。図１に示すＵＳＢ送信回路は、第一の出力回路１１ａと第二の出力回路１１ｂと、第一の補正回路１２ａと第二の補正回路１２ｂとを備える。
【００３２】
前記第一の出力回路１１ａにはデータＤＰが入力され、第二の出力回路１１ｂにはデータＤＭが入力される。データＤＰ，ＤＭは図６に示すような差動信号である。また、第一及び第二の出力回路１１ａ，１１ｂにはイネーブル信号ＥＮと信号ＡＳＥＺバーが入力される。そして、第一の出力回路１１ａから出力信号ＦＳＤＰが出力され、第二の出力回路１１ｂから出力信号ＦＳＤＭが出力される。
【００３３】
前記第一の補正回路１２ａには、第一の出力回路１１ａから出力される制御信号ＤＰｐｉ，ＤＰｎｉが入力され、その制御信号ＤＰｐｉ，ＤＰｎｉに基づいて補正信号ＤＰｐｏ，ＤＰｎｏを生成して第二の出力回路１１ｂに出力する。
【００３４】
前記第二の補正回路１２ｂには、第二の出力回路１１ｂから出力される制御信号ＤＭｐｉ，ＤＭｎｉが入力され、その制御信号ＤＭｐｉ，ＤＭｎｉに基づいて補正信号ＤＭｐｏ，ＤＭｎｏを生成して第一の出力回路１１ａに出力する。
【００３５】
また、前記データＤＰ，ＤＭはＡＮＤ回路１５に入力され、データＤＰ，ＤＭがともにＨレベルとなるとき、ＡＮＤ回路１５から検出信号ＥＯＰが出力される。ＥＯＰ（End Of Packet）とはＵＳＢ規格に示されるパケットの終わりを示す信号である。
【００３６】
図２は、前記第一の出力回路１１ａの具体的構成を示す。この第一の出力回路１１ａは、上記従来例の出力回路１ａにサブバッファ回路１３ａを追加したものであり、同一構成部分は同一符号を付して説明する。
【００３７】
前記データＤＰはＮＯＲ回路２とＮＡＮＤ回路３ａに入力され、ＮＯＲ回路２には前記イネーブル信号ＥＮバーが入力され、ＮＡＮＤ回路３ａにはイネーブル信号ＥＮが入力される。イネーブル信号ＥＮバー，ＥＮは相補信号である。
【００３８】
ＮＯＲ回路２の出力信号はＮＡＮＤ回路３ｂに入力され、ＮＡＮＤ回路３ａの出力信号はＮＡＮＤ回路３ｃに入力される。また、ＮＡＮＤ回路３ｂ，３ｃに信号ＡＳＥＺバーが入力される。
【００３９】
ＮＡＮＤ回路３ｂの出力信号はバッファ回路４ａ及びインバータ回路５ａ，５ｂを介してＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ１のゲートに入力される。
【００４０】
また、ＮＡＮＤ回路３ｃの出力信号はバッファ回路４ｂ及びインバータ回路５ｃ，５ｄを介してＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ１のゲートに入力される。
【００４１】
出力トランジスタＴＰ１の駆動回路として動作するインバータ回路５ｂには低電位側電源Ｖssとの間に電流制限回路６ａが介在されている。電流制限回路６ａはインバータ回路５ｂから電源Ｖssへの電流を制限する。従って、図７に示すように、インバータ回路５ｂから出力される駆動信号ＤＰｐ（ＤＰｐｉ）の立下りが緩やかになる。
【００４２】
出力トランジスタＴＮ１の駆動回路として動作するインバータ回路５ｄには高電位側電源ＶDDとの間に電流制限回路６ｂが介在されている。電流制限回路６ｂは電源ＶDDからインバータ回路５ｄへの電流を制限する。従って、図７に示すように、インバータ回路５ｄから出力される駆動信号ＤＰｎ（ＤＰｎｉ）の立上りが緩やかになる。
【００４３】
出力トランジスタＴＰ１のソースは電源ＶDDに接続され、ドレインは出力トランジスタＴＮ１のドレインに接続される。出力トランジスタＴＮ１のソースは電源Ｖssに接続される。そして、メインバッファ回路１４ａを構成する出力トランジスタＴＰ１，ＴＮ１のドレインから抵抗Ｒを介して出力信号ＦＳＤＰが出力される。
【００４４】
前記インバータ回路５ｂから出力される駆動信号ＤＰｐは前記第一の補正回路１２ａに前記制御信号ＤＰｐｉとして出力され、前記インバータ回路５ｄから出力される駆動信号ＤＰｎは前記第一の補正回路１２ａに前記制御信号ＤＰｎｉとして出力される。
【００４５】
前記サブバッファ回路１３ａは、前記メインバッファ回路１４ａに対し並列に接続される。そして、メインバッファ回路１４ａの出力ノードと電源ＶDDとの間にＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ２が接続され、メインバッファ回路１４ａの出力ノードと電源Ｖssとの間にＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ２が接続される。
【００４６】
前記出力トランジスタＴＰ２のゲートには、前記第二の補正回路１２ｂから出力される補正信号ＤＭｐｏが入力され、前記出力トランジスタＴＮ２のゲートには、前記第二の補正回路１２ｂから出力される補正信号ＤＭｎｏが入力される。
【００４７】
図３は、前記第二の出力回路１１ｂの具体的構成を示す。この第二の出力回路１１ｂの回路構成は、第一の出力回路１１ａの回路構成と同様であり、データＤＰに代えてデータＤＭが入力される。
【００４８】
そして、メインバッファ回路１４ｂの出力トランジスタＴＰ３のゲートに出力される駆動信号ＤＭｐは、前記第二の補正回路１２ｂに制御信号ＤＭｐｉとして出力され、メインバッファ回路１４ｂの出力トランジスタＴＮ３のゲートに出力される駆動信号ＤＭｎは、前記第二の補正回路１２ｂに制御信号ＤＭｎｉとして出力される。
【００４９】
前記サブバッファ回路１３ｂは、前記メインバッファ回路１４ｂに対し並列に接続される。そして、メインバッファ回路１４ａの出力ノードと電源ＶDDとの間にＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ４が接続され、メインバッファ回路１４ａの出力ノードと電源Ｖssとの間にＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ４が接続される。
【００５０】
前記出力トランジスタＴＰ４のゲートには、前記第一の補正回路１２ａから出力される補正信号ＤＰｐｏが入力され、前記出力トランジスタＴＮ４のゲートには、前記第一の補正回路１２ａから出力される補正信号ＤＰｎｏが入力される。
【００５１】
図４は、前記第一の補正回路１２ａの具体的構成を示す。ＰチャネルＭＯＳトランジスタＴＰ５のソースは電源ＶDDに接続され、同トランジスタＴＰ５のゲートには前記第一の出力回路１１ａから出力される制御信号ＤＰｐｉが入力される。
【００５２】
前記トランジスタＴＰ５のドレインは、ＮチャネルＭＯＳトランジスタＴＮ５のドレイン及びゲートに接続され、同トランジスタＴＮ５のソースは電源Ｖssに接続されている。そして、トランジスタＴＮ５のドレインから前記補正信号ＤＰｎｏが出力される。
【００５３】
前記検出信号ＥＯＰはインバータ回路１６ａに入力され、そのインバータ回路１６ａの出力信号はトランジスタＴＰ５に並列に接続されたＰチャネルＭＯＳトランジスタＴＰ６（補助回路）のゲートに入力される。従って、検出信号ＥＯＰがＨレベルとなると、トランジスタＴＰ６がオンされる。
【００５４】
また、前記インバータ回路１６ａは電流制限回路１７ａを介して電源Ｖssに接続され、電流制限回路１７ａにより電源Ｖssに流れる電流が制限されて、出力信号の立下り速度が低速となるように制御されている。
【００５５】
前記制御信号ＤＰｎｉはＮチャネルＭＯＳトランジスタＴＮ７のゲートに入力され、同トランジスタＴＮ７のソースは電源Ｖssに接続され、ドレインはＮチャネルＭＯＳトランジスタＴＮ６を介してＰチャネルＭＯＳトランジスタＴＰ７のドレイン及びゲートに接続されている。そして、前記トランジスタＴＰ７のソースは電源ＶDDに接続され、ドレインから前記補正信号ＤＰｐｏが出力される。
【００５６】
インバータ回路１６ｂには前記検出信号ＥＯＰが入力され、そのインバータ回路１６ｂの出力信号が前記トランジスタＴＮ６（補助回路）のゲートに入力される。
また、前記インバータ回路１６ｂは電流制限回路１７ｂを介して電源ＶDDに接続され、電流制限回路１７ｂにより電源ＶDDから供給される電流が制限されて、出力信号の立上り速度が低速となるように制御されている。
【００５７】
第一の補正回路１２ａの動作について説明する。トランジスタＴＰ５（PMOS）は線形領域で動作し、トランジスタＴＮ５(NMOS)は飽和領域で動作する。トランジスタＴＰ５，ＴＮ５の電流式は以下のように表される。
【００５８】
【数１】
トランジスタＴＮ５(NMOS)に着目すると、Vgs=DPnoとおけるので以下の式が得られます。
【００５９】
【数２】
回路の形式からしてIdspmos=Idsnmosという式が成立します。
【００６０】
ここで各アンバランス条件を考えます。
1.Pmos:fast、Nmos:slow（ｐｍｏｓの駆動能力がｎｍｏｓの駆動能力より高い場合）の条件。
【００６１】
Pmos fast:移動度が大きくなり、Vthが下がる。Idspmos式よりPmosの電流が増加します。
Nmos:slow 移動が小さくなり、Vthが上がります。Idspmos=Idsnmosを成り立たせる為にはVgsが高くなります。つまりDPnoの電位が上がる。
【００６２】
2.Pmos:slow、Nmos:fast（ｐｍｏｓの駆動能力がｎｍｏｓの駆動能力より高い場合）の条件。
Pmos slow:移動度が小さくなり、Vthが上がります。Idspmos式よりPmosの電流が減少します。
【００６３】
Nmos:fast 移動度が大きくなり、Vthが下がります。Idspmos=Idsnmosを成り立たせる為には、Vgsが低くなります。 つまりDPnoの電位が下がります。
トランジスタＴＮ７，ＴＮ６，ＴＰ７から構成される回路も上記同様な考え方から出力回路に対して補正信号を生成する。
【００６４】
なお、本実施形態では、同じチップに搭載されるＰチャネルＭＯＳトランジスタ同士、ＮチャネルＭＯＳトランジスタ同士はプロセス変動がなく、駆動能力に差がないものとして扱える。
【００６５】
検出信号ＥＯＰがＨレベルとなるとき、制御信号ＤＰｐｉがＨレベルとなってトランジスタＴＰ５がオフされるが、このときトランジスタＴＰ６がオンされ、上述した動作原理により補正信号ＤＰｎｏが出力される。
【００６６】
図５は、前記第二の補正回路１２ｂの具体的構成を示す。第二の補正回路１２ｂの回路構成は前記第一の補正回路１２ａの回路構成と同一であり、同一符号を付して説明する。そして、制御信号ＤＰｐｉに代えて制御信号ＤＭｐｉが入力され、補正信号ＤＰｎｏに代えて補正信号ＤＭｎｏが出力される。また、制御信号ＤＰｎｉに代えて制御信号ＤＭｎｉが入力され、補正信号ＤＰｐｏに代えて補正信号ＤＭｐｏが出力される。
【００６７】
第二の補正回路１２ｂから出力される補正信号ＤＭｎｏ，ＤＭｐｏは、その電位が第一の補正回路１２ａから出力される補正信号ＤＰｎｏ，ＤＰｐｏと同様に変化する信号である。
【００６８】
次に、上記のように構成された送信回路の動作を図６〜図９に従って説明する。図６に示すように、イネーブル信号ＥＮがＨレベルとなり、イネーブル信号ＥＮバーがＬレベルとなり、信号ＡＳＥＺバーがＨレベルとなった状態でデータＤＰ，ＤＭが入力されると、第一の出力回路１１ａから出力信号ＦＳＤＰが出力され、第二の出力回路１１ｂから出力信号ＦＳＤＭが出力される。
【００６９】
図７は、送信回路を構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの電流駆動能力に差がない理想的状態で動作する場合を示す。
第一の出力回路１１ａから出力される制御信号ＤＰｐｉ，ＤＰｎｉに基づいて、第一の補正回路１２ａで補正信号ＤＰｎｏ，ＤＰｐｏが生成され、その補正信号ＤＰｎｏ，ＤＰｐｏが第二の出力回路１１ｂのサブバッファ回路１３ｂに供給される。そして、サブバッファ回路１３ｂのトランジスタＴＰ４，ＴＮ４は同一の負荷駆動能力で動作する。
【００７０】
また、第二の出力回路１１ｂから出力される制御信号ＤＭｐｉ，ＤＭｎｉに基づいて、第二の補正回路１２ｂで補正信号ＤＭｎｏ，ＤＭｐｏが生成され、その補正信号ＤＭｎｏ，ＤＭｐｏが第一の出力回路１１ａのサブバッファ回路１３ａに供給される。そして、サブバッファ回路１３ａのトランジスタＴＰ２，ＴＮ２は同一の負荷駆動能力で動作する。
【００７１】
この結果、サブバッファ回路１３ａ，１３ｂの動作はメインバッファ１４ａ，１４ｂの出力信号ＦＳＤＰ，ＦＳＤＭの立上り速度及び立下り速度に影響を及ぼさない。
トランジスタの製造ばらつきにより、ＰチャネルＭＯＳトランジスタの電流駆動能力がＮチャネルＭＯＳトランジスタの電流駆動能力に対し相対的に低下していると、第一及び第二の出力回路１１ａ，１１ｂのメインバッファ回路１４ａ，１４ｂでは、出力信号ＦＳＤＰ，ＦＳＤＭの立上り速度が低下する。
【００７２】
このとき、第一及び第二の補正回路１２ａ，１２ｂでは、図８に示すように、図７に示す状態に比して、補正信号ＤＰｎｏ，ＤＭｎｏの電位が低下し、補正信号ＤＰｐｏ，ＤＭｐｏの電位も低下する。そして、第一及び第二の出力回路１１ａ，１１ｂのサブバッファ回路１３ａ，１３ｂでは、トランジスタＴＰ２，ＴＰ４のゲート電位が低下してドレイン電流が増大するとともに、トランジスタＴＮ２，ＴＮ４のドレイン電流が減少する。
【００７３】
すると、メインバッファ回路１４ａ，１４ｂの出力トランジスタＴＰ１，ＴＰ３のドレイン電流の減少分がサブバッファ回路１３ａ，１３ｂのトランジスタＴＰ２，ＴＰ４のドレイン電流の増大分により相殺され、出力信号ＦＳＤＰ，ＦＳＤＭの立上り速度の低下が抑制される。
【００７４】
この結果、出力信号ＦＳＤＰ，ＦＳＤＭのクロス電圧ＶｃｒｏｓｓがＦＳ規格のクロス電圧を満足する範囲に収束する。
一方、トランジスタの製造ばらつきにより、ＰチャネルＭＯＳトランジスタの電流駆動能力がＮチャネルＭＯＳトランジスタの電流駆動能力に対して相対的に増大していると、第一及び第二の出力回路１１ａ，１１ｂのメインバッファ回路１４ａ，１４ｂでは、出力信号ＦＳＤＰ，ＦＳＤＭの立下がり速度が低下する。
【００７５】
このとき、第一及び第二の補正回路１２ａ，１２ｂでは、図９に示すように、図７に示す状態に比して補正信号ＤＰｎｏ，ＤＭｎｏの電位が上昇し、補正信号ＤＰｐｏ，ＤＭｐｏの電位も上昇する。そして、第一及び第二の出力回路１１ａ，１１ｂのサブバッファ回路１３ａ，１３ｂでは、トランジスタＴＰ２，ＴＰ４のゲート電位が上昇してドレイン電流が減少するとともに、トランジスタＴＮ２，ＴＮ４のゲート電位が上昇してドレイン電流が増大する。
【００７６】
すると、メインバッファ回路１４ａ，１４ｂの出力トランジスタＴＮ１，ＴＮ３のドレイン電流の減少分がサブバッファ回路１３ａ，１３ｂのトランジスタＴＮ２，ＴＮ４のドレイン電流の増大分により相殺され、出力信号ＦＳＤＰ，ＦＳＤＭの立下り速度の低下が抑制される。
【００７７】
この結果、出力信号ＦＳＤＰ，ＦＳＤＭのクロス電圧ＶｃｒｏｓｓがＦＳ規格のクロス電圧を満足する範囲に収束する。
ＦＳ規格の転送動作では、図１０に示すように、データ転送動作の終了に先立って、出力信号ＦＳＤＰ，ＦＳＤＭがともにＬレベルとなるＥＯＰ（ｅｎｄ ｏｆ ｐａｃｋｅｔ）区間を出力し、その後に所定のデータを出力する必要がある。
【００７８】
ＥＯＰ区間では、データＤＰ，ＤＭがともにＨレベルとなって、第一及び第二の出力回路１１ａ，１１ｂの出力トランジスタＴＰ１，ＴＰ３がオフされ、出力トランジスタＴＮ１，ＴＮ３がオンされる。
【００７９】
このとき、第一及び第二の補正回路１２ａ，１２ｂでは、トランジスタＴＰ５がオフされるが、検出信号ＥＯＰがＨレベルとなってＴＰ６がオンされ、補正信号ＤＰｎｏ，ＤＭｎｏがサブバッファ回路１３ａ，１３ｂのトランジスタＴＮ２，ＴＮ４をオンさせ得る電位に維持される。また、トランジスタＴＮ６がオフされると、補正信号ＤＰｐｏ，ＤＭｐｏはサブバッファ回路１３ａ，１３ｂのトランジスタＴＰ２，ＴＰ４をオフさせ得る電位まで上昇する。
【００８０】
従って、ＥＯＰ区間ではサブバッファ回路１３ａ，１３ｂも出力信号ＦＳＤＰ，ＦＳＤＭがともにＬレベルとするように動作する。
上記のようなＵＳＢ送信回路では、次に示す作用効果を得ることができる。
（１）トランジスタの製造ばらつきにより、メインバッファ回路１４ａ，１４ｂのプルアップ側出力トランジスタ及びプルダウン側トランジスタの電流駆動能力に差が生じても、その差を相殺するサブバッファ回路を設けたので、出力信号ＦＳＤＰ，ＦＳＤＭのクロス電圧を規格値に収めることができる。
（２）プルアップ側出力トランジスタ及びプルダウン側トランジスタの電流駆動能力のばらつきを第一及び第二の補正回路１２ａ，１２ｂで自動的に検出することができる。
（３）第一及び第二の補正回路１２ａ，１２ｂから出力される補正信号に基づいて、サブバッファ回路１３ａ，１３ｂを動作させて、メインバッファ回路１４ａ，１４ｂのプルアップ側出力トランジスタ及びプルダウン側トランジスタの電流駆動能力の差を相殺することができる。
（４）第一及び第二の出力回路１１ａ，１１ｂのサブバッファ回路１３ａ，１３ｂは、メインバッファ回路１４ａ，１４ｂの出力ノードと高電位側電源ＶDDとの間に接続したＰチャネルＭＯＳトランジスタと、出力ノードと低電位側電源との間に接続したＮチャネルＭＯＳトランジスタにより簡単な構成で実現することができる。
（５）第一及び第二の補正回路１２ａ，１２ｂは、メインバッファ回路の駆動信号と共通の制御信号に基づいてサブバッファ回路１３ａ，１３ｂを制御する補正信号を自動的に生成することができる。
（６）第一及び第二の補正回路１２ａ，１２ｂは、制御信号の電圧を電流に変換するトランジスタと、その電流を電圧に変換して補正信号を生成するトランジスタとで簡単に構成することができる。
（７）第一及び第二の補正回路１２ａ，１２ｂに検出信号ＥＯＰを入力することにより、ＥＯＰ区間で出力信号ＦＳＤＰ，ＦＳＤＭをともにＬレベルとするようにサブバッファ回路１３ａ，１３ｂを動作させることができる。
【００８１】
上記実施の形態は、以下に示す態様で実施することもできる。
・検出信号ＥＯＰに基づいてオンされるＰチャネルＭＯＳトランジスタと、オフされるＮチャネルＭＯＳトランジスタは、同様に動作するスイッチ回路としてもよい。
【図面の簡単な説明】
【００８２】
【図１】一実施形態のＵＳＢ送信回路を示す回路図である。
【図２】第一の出力回路を示す回路図である。
【図３】第二の出力回路を示す回路図である。
【図４】第一の補正回路を示す回路図である。
【図５】第二の補正回路を示す回路図である。
【図６】送信回路の入力波形を示すタイミング波形図である。
【図７】出力回路及び補正回路の動作を示すタイミング波形図である。
【図８】出力回路及び補正回路の動作を示すタイミング波形図である。
【図９】出力回路及び補正回路の動作を示すタイミング波形図である。
【図１０】ＥＯＰ区間の動作を示すタイミング波形図である。
【図１１】従来のＵＳＢ送信回路を示す回路図である。
【図１２】従来の出力回路を示す回路図である。
【図１３】従来の出力回路の動作を示すタイミング波形図である。
【図１４】従来の出力回路の動作を示すタイミング波形図である。
【図１５】従来の出力回路の動作を示すタイミング波形図である。
【符号の説明】
【００８３】
１１ａ 第一の出力回路
１１ｂ 第二の出力回路
１２ａ 第一の補正回路
１２ｂ 第二の補正回路
１３ａ，１３ｂ サブバッファ回路
１４ａ，１４ｂ メインバッファ回路
ＤＰ，ＤＭ データ
ＴＰ１，ＴＮ１，ＴＰ３，ＴＮ３ 出力トランジスタ
ＤＰｐｏ，ＤＰｎｏ，ＤＭｐｏ，ＤＭｎｏ 補正信号
ＦＳＤＰ，ＦＳＤＭ 出力信号
【技術分野】
【０００１】
この発明は、送信回路に関する。例えば、シリアルインターフェース規格の一種類であるＵＳＢ（universal serial bus）規格で動作する送信回路に関する。
【背景技術】
【０００２】
ＵＳＢ規格では、３種類の転送速度が規定されている。１．５ＭｂｐｓのＬＳ（ｌｏｗ ｓｐｅｅｄ）規格、１２ＭｂｐｓのＦＳ（ｆｕｌｌ ｓｐｅｅｄ）規格、４８０ＭｂｐｓのＨＳ（ｈｉｇｈ ｓｐｅｅｄ）規格である。そして、送受信回路間で差動信号を送受信してデータ転送を行う。
【０００３】
また、ＦＳ規格では３〜３．６Ｖの電源電圧に対し、差動信号のクロス電圧Ｖｃｒｏｓｓが１．３〜２．０Ｖの範囲に規定されている。従って、このクロス電圧Ｖｃｒｏｓｓの規定を満足させる性能を備えた送信回路を具備する必要がある。
【０００４】
図１１は、ＦＳ規格の送信回路の従来例を示す。送信回路は、出力回路１ａと出力回路１ｂとを備え、出力回路１ａにはデータＤＰが入力され、出力回路１ｂにはデータＤＭが入力される。データＤＰ，ＤＭは図１３に示すような差動信号である。また、出力回路１ａ，１ｂにはイネーブル信号ＥＮと信号ＡＳＥＺバーが入力される。
【０００５】
図１２は、出力回路１ａの具体的構成を示す。データＤＰはＮＯＲ回路２とＮＡＮＤ回路３ａに入力され、ＮＯＲ回路２にはイネーブル信号ＥＮバーが入力され、ＮＡＮＤ回路３ａにはイネーブル信号ＥＮが入力される。イネーブル信号ＥＮバー，ＥＮは相補信号である。
【０００６】
ＮＯＲ回路２の出力信号はＮＡＮＤ回路３ｂに入力され、ＮＡＮＤ回路３ａの出力信号はＮＡＮＤ回路３ｃに入力される。また、ＮＡＮＤ回路３ｂ，３ｃに信号ＡＳＥＺバーが入力される。
【０００７】
ＮＡＮＤ回路３ｂの出力信号はバッファ回路４ａ及びインバータ回路５ａ，５ｂを介してＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ１のゲートに入力される。
【０００８】
また、ＮＡＮＤ回路３ｃの出力信号はバッファ回路４ｂ及びインバータ回路５ｃ，５ｄを介してＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ１のゲートに入力される。
【０００９】
出力トランジスタＴＰ１の駆動回路として動作するインバータ回路５ｂには低電位側電源Ｖssとの間に電流制限回路６ａが介在されている。電流制限回路６ａはインバータ回路５ｂから電源Ｖssへの電流を制限する。従って、図１３に示すように、インバータ回路５ｂから出力される駆動信号ＤＰｐの立下りが緩やかになる。
【００１０】
出力トランジスタＴＮ１の駆動回路として動作するインバータ回路５ｄには高電位側電源ＶDDとの間に電流制限回路６ｂが介在されている。電流制限回路６ｂは電源ＶDDからインバータ回路５ｄへの電流を制限する。従って、図１３に示すように、インバータ回路５ｄから出力される駆動信号ＤＰｎの立上りが緩やかになる。
【００１１】
出力トランジスタＴＰ１のソースは電源ＶDDに接続され、ドレインは出力トランジスタＴＮ１のドレインに接続される。出力トランジスタＴＮ１のソースは電源Ｖssに接続される。
【００１２】
そして、出力トランジスタＴＰ１，ＴＮ１のドレインから抵抗Ｒを介して出力信号ＦＳＤＰが出力される。
このように構成された出力回路１ａでは、イネーブル信号ＥＮがＨレベル、同ＥＮバーがＬレベル、信号ＡＳＥＺバーがＨレベルとなると、データＤＰに基づいてＨレベルあるいはＬレベルの出力信号ＦＳＤＰが出力される。
【００１３】
データＤＰがＨレベルであれば、インバータ回路５ｂから出力される駆動信号ＤＰｐがＨレベルとなって出力トランジスタＴＰ１がオフされるとともに、インバータ回路５ｄから出力される駆動信号ＤＰｎがＨレベルとなって出力トランジスタＴＮ１がオンされる。この結果、出力信号ＦＳＤＰはＬレベルとなる。
【００１４】
また、データＤＰがＬレベルであれば、インバータ回路５ｂから出力される駆動信号ＤＰｐがＬレベルとなって出力トランジスタＴＰ１がオンされるとともに、インバータ回路５ｄから出力される駆動信号ＤＰｎがＬレベルとなって出力トランジスタＴＮ１がオフされる。この結果、出力信号ＦＳＤＰはＨレベルとなる。
【００１５】
そして、インバータ回路５ｂ，５ｄの電流制限回路６ａ，６ｂにより、図１３に示すように、出力信号ＦＳＤＰの立上がり速度及び立下り速度はＦＳ規格を満足する速度に設定される。
【００１６】
出力回路１ｂは、出力回路１ａと同一構成であり、データＤＰの相補信号であるデータＤＭが入力され、出力トランジスタを駆動するインバータ回路から図１３に示す駆動信号ＤＭｐ，ＤＭｎが出力されて、出力信号ＦＳＤＰの相補信号となる出力信号ＦＳＤＭを出力する。
【００１７】
上記のように構成された送信回路では、出力回路１ａ，１ｂの出力トランジスタの駆動能力が等しい場合には、図１３に示すように、出力信号ＦＳＤＰ，ＦＳＤＭの立ち上がり速度及び立下り速度が等しくなる。そして、出力信号ＦＳＤＰ，ＦＳＤＭが交差するクロス電圧ＶｃｒｏｓｓがほぼＶDD／２となってＦＳ規格を満足する。
【００１８】
しかし、プロセスのばらつきにより、出力回路１ａ，１ｂの出力トランジスタを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの駆動能力にばらつきが生じると、クロス電圧Ｖｃｒｏｓｓが規格を満足しないレベルとなることがある。
【００１９】
図１４は、出力回路１ａ，１ｂの出力トランジスタを構成するＮチャネルＭＯＳトランジスタの駆動能力がＰチャネルＭＯＳトランジスタの駆動能力より小さくなった場合の動作を示す。
【００２０】
同図に示すように、出力信号ＦＳＤＰ，ＦＳＤＭの立上がり速度と立下がり速度がアンバランスとなり、クロス電圧Ｖｃｒｏｓｓが上昇して規格を満足しなくなる。
図１５は、出力回路１ａ，１ｂの出力トランジスタを構成するＰチャネルＭＯＳトランジスタの駆動能力がＮチャネルＭＯＳトランジスタの駆動能力より小さくなった場合の動作を示す。
【００２１】
同図に示すように、出力信号ＦＳＤＰ，ＦＳＤＭの立上がり速度と立下がり速度がアンバランスとなり、クロス電圧Ｖｃｒｏｓｓが低下して規格を満足しなくなる。
出力電圧と基準電圧とを比較して、出力トランジスタがオンするタイミングとオフするタイミングとを制御して、規格を満足するクロスポイント電圧を得るようにしたＵＳＢドライバーが存在する（特許文献１）。
【００２２】
しかし、出力端子にＵＳＢケーブルが接続された状態では、出力端子に入力される反射波の影響により出力電圧が変動する。従って、出力電圧の変動に応じて基準電圧を調整しない限り、出力信号波形の品質が大きく劣化するという問題点がある。また、ＵＳＢケーブル毎に変動する反射波に応じて基準電圧を調整することは事実上不可能である。
【００２３】
また、出力ドライバーのゲート電圧をゲート電圧調整回路で調整して、出力信号の立上がり速度及び立下り速度を調整可能とした差動出力バッファ回路が開示されている（特許文献２）。
【００２４】
しかし、この構成ではゲート電圧調整回路を制御するための制御回路が必要となり、出力ドライバーのゲート電圧を細かく調整するためには、ゲート電圧調整回路及びその制御回路の回路規模が増大するという問題点がある。また、出力トランジスタの駆動能力のばらつきに対応するように、ゲート電圧調整回路を制御するためには、シミュレーション及びそのシミュレーション結果に基づく動作試験を行う必要があり、コストが上昇する。
【００２５】
また、プリバッファ回路の動作を補正して出力トランジスタのゲート電圧を補償することにより、クロスオーバー電圧を安定化させるＵＳＢトランシーバーが開示されている（特許文献３）。
【００２６】
しかし、出力電圧をフィードバックするコンデンサを使用しているので、動作速度が遅く、ＦＳ規格で動作する送信回路に応用することは困難である。
【特許文献１】特開２００２−１１１４７７号公報
【特許文献２】特開２００５−１９１６７７号公報
【特許文献３】特開２００３−３０９４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上記のように、従来のＵＳＢ送信回路では、プロセスのばらつきにより出力回路を構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの駆動能力がアンバランスとなると、ＦＳ規格のクロス電圧Ｖｃｒｏｓｓを満足できなくなる。
【００２８】
この発明の目的は、出力回路のトランジスタのばらつきに関わらず、出力信号のクロス電圧を安定化させ得る送信回路を簡単な回路で実現することにある。
【課題を解決するための手段】
【００２９】
上記目的は、データの入力に基づいてメインバッファ回路から出力信号を出力する第一及び第二の出力回路と、前記第一及び第二の出力回路から前記出力信号を相補信号として出力することと、前記メインバッファ回路を構成する出力トランジスタの駆動電流のばらつきを補正する補正信号を生成する補正回路と、前記メインバッファ回路に並列に接続され、前記補正信号に基づいて前記メインバッファ回路の出力トランジスタの電流駆動能力のばらつきを相殺するサブバッファ回路とを備えた送信回路により達成される。
【発明の効果】
【００３０】
開示された送信回路では、出力回路のトランジスタのばらつきに関わらず、出力信号のクロス電圧を安定化させ得る送信回路を簡単な回路で実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明を具体化した一実施形態を図面に従って説明する。図１に示すＵＳＢ送信回路は、第一の出力回路１１ａと第二の出力回路１１ｂと、第一の補正回路１２ａと第二の補正回路１２ｂとを備える。
【００３２】
前記第一の出力回路１１ａにはデータＤＰが入力され、第二の出力回路１１ｂにはデータＤＭが入力される。データＤＰ，ＤＭは図６に示すような差動信号である。また、第一及び第二の出力回路１１ａ，１１ｂにはイネーブル信号ＥＮと信号ＡＳＥＺバーが入力される。そして、第一の出力回路１１ａから出力信号ＦＳＤＰが出力され、第二の出力回路１１ｂから出力信号ＦＳＤＭが出力される。
【００３３】
前記第一の補正回路１２ａには、第一の出力回路１１ａから出力される制御信号ＤＰｐｉ，ＤＰｎｉが入力され、その制御信号ＤＰｐｉ，ＤＰｎｉに基づいて補正信号ＤＰｐｏ，ＤＰｎｏを生成して第二の出力回路１１ｂに出力する。
【００３４】
前記第二の補正回路１２ｂには、第二の出力回路１１ｂから出力される制御信号ＤＭｐｉ，ＤＭｎｉが入力され、その制御信号ＤＭｐｉ，ＤＭｎｉに基づいて補正信号ＤＭｐｏ，ＤＭｎｏを生成して第一の出力回路１１ａに出力する。
【００３５】
また、前記データＤＰ，ＤＭはＡＮＤ回路１５に入力され、データＤＰ，ＤＭがともにＨレベルとなるとき、ＡＮＤ回路１５から検出信号ＥＯＰが出力される。ＥＯＰ（End Of Packet）とはＵＳＢ規格に示されるパケットの終わりを示す信号である。
【００３６】
図２は、前記第一の出力回路１１ａの具体的構成を示す。この第一の出力回路１１ａは、上記従来例の出力回路１ａにサブバッファ回路１３ａを追加したものであり、同一構成部分は同一符号を付して説明する。
【００３７】
前記データＤＰはＮＯＲ回路２とＮＡＮＤ回路３ａに入力され、ＮＯＲ回路２には前記イネーブル信号ＥＮバーが入力され、ＮＡＮＤ回路３ａにはイネーブル信号ＥＮが入力される。イネーブル信号ＥＮバー，ＥＮは相補信号である。
【００３８】
ＮＯＲ回路２の出力信号はＮＡＮＤ回路３ｂに入力され、ＮＡＮＤ回路３ａの出力信号はＮＡＮＤ回路３ｃに入力される。また、ＮＡＮＤ回路３ｂ，３ｃに信号ＡＳＥＺバーが入力される。
【００３９】
ＮＡＮＤ回路３ｂの出力信号はバッファ回路４ａ及びインバータ回路５ａ，５ｂを介してＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ１のゲートに入力される。
【００４０】
また、ＮＡＮＤ回路３ｃの出力信号はバッファ回路４ｂ及びインバータ回路５ｃ，５ｄを介してＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ１のゲートに入力される。
【００４１】
出力トランジスタＴＰ１の駆動回路として動作するインバータ回路５ｂには低電位側電源Ｖssとの間に電流制限回路６ａが介在されている。電流制限回路６ａはインバータ回路５ｂから電源Ｖssへの電流を制限する。従って、図７に示すように、インバータ回路５ｂから出力される駆動信号ＤＰｐ（ＤＰｐｉ）の立下りが緩やかになる。
【００４２】
出力トランジスタＴＮ１の駆動回路として動作するインバータ回路５ｄには高電位側電源ＶDDとの間に電流制限回路６ｂが介在されている。電流制限回路６ｂは電源ＶDDからインバータ回路５ｄへの電流を制限する。従って、図７に示すように、インバータ回路５ｄから出力される駆動信号ＤＰｎ（ＤＰｎｉ）の立上りが緩やかになる。
【００４３】
出力トランジスタＴＰ１のソースは電源ＶDDに接続され、ドレインは出力トランジスタＴＮ１のドレインに接続される。出力トランジスタＴＮ１のソースは電源Ｖssに接続される。そして、メインバッファ回路１４ａを構成する出力トランジスタＴＰ１，ＴＮ１のドレインから抵抗Ｒを介して出力信号ＦＳＤＰが出力される。
【００４４】
前記インバータ回路５ｂから出力される駆動信号ＤＰｐは前記第一の補正回路１２ａに前記制御信号ＤＰｐｉとして出力され、前記インバータ回路５ｄから出力される駆動信号ＤＰｎは前記第一の補正回路１２ａに前記制御信号ＤＰｎｉとして出力される。
【００４５】
前記サブバッファ回路１３ａは、前記メインバッファ回路１４ａに対し並列に接続される。そして、メインバッファ回路１４ａの出力ノードと電源ＶDDとの間にＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ２が接続され、メインバッファ回路１４ａの出力ノードと電源Ｖssとの間にＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ２が接続される。
【００４６】
前記出力トランジスタＴＰ２のゲートには、前記第二の補正回路１２ｂから出力される補正信号ＤＭｐｏが入力され、前記出力トランジスタＴＮ２のゲートには、前記第二の補正回路１２ｂから出力される補正信号ＤＭｎｏが入力される。
【００４７】
図３は、前記第二の出力回路１１ｂの具体的構成を示す。この第二の出力回路１１ｂの回路構成は、第一の出力回路１１ａの回路構成と同様であり、データＤＰに代えてデータＤＭが入力される。
【００４８】
そして、メインバッファ回路１４ｂの出力トランジスタＴＰ３のゲートに出力される駆動信号ＤＭｐは、前記第二の補正回路１２ｂに制御信号ＤＭｐｉとして出力され、メインバッファ回路１４ｂの出力トランジスタＴＮ３のゲートに出力される駆動信号ＤＭｎは、前記第二の補正回路１２ｂに制御信号ＤＭｎｉとして出力される。
【００４９】
前記サブバッファ回路１３ｂは、前記メインバッファ回路１４ｂに対し並列に接続される。そして、メインバッファ回路１４ａの出力ノードと電源ＶDDとの間にＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴＰ４が接続され、メインバッファ回路１４ａの出力ノードと電源Ｖssとの間にＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴＮ４が接続される。
【００５０】
前記出力トランジスタＴＰ４のゲートには、前記第一の補正回路１２ａから出力される補正信号ＤＰｐｏが入力され、前記出力トランジスタＴＮ４のゲートには、前記第一の補正回路１２ａから出力される補正信号ＤＰｎｏが入力される。
【００５１】
図４は、前記第一の補正回路１２ａの具体的構成を示す。ＰチャネルＭＯＳトランジスタＴＰ５のソースは電源ＶDDに接続され、同トランジスタＴＰ５のゲートには前記第一の出力回路１１ａから出力される制御信号ＤＰｐｉが入力される。
【００５２】
前記トランジスタＴＰ５のドレインは、ＮチャネルＭＯＳトランジスタＴＮ５のドレイン及びゲートに接続され、同トランジスタＴＮ５のソースは電源Ｖssに接続されている。そして、トランジスタＴＮ５のドレインから前記補正信号ＤＰｎｏが出力される。
【００５３】
前記検出信号ＥＯＰはインバータ回路１６ａに入力され、そのインバータ回路１６ａの出力信号はトランジスタＴＰ５に並列に接続されたＰチャネルＭＯＳトランジスタＴＰ６（補助回路）のゲートに入力される。従って、検出信号ＥＯＰがＨレベルとなると、トランジスタＴＰ６がオンされる。
【００５４】
また、前記インバータ回路１６ａは電流制限回路１７ａを介して電源Ｖssに接続され、電流制限回路１７ａにより電源Ｖssに流れる電流が制限されて、出力信号の立下り速度が低速となるように制御されている。
【００５５】
前記制御信号ＤＰｎｉはＮチャネルＭＯＳトランジスタＴＮ７のゲートに入力され、同トランジスタＴＮ７のソースは電源Ｖssに接続され、ドレインはＮチャネルＭＯＳトランジスタＴＮ６を介してＰチャネルＭＯＳトランジスタＴＰ７のドレイン及びゲートに接続されている。そして、前記トランジスタＴＰ７のソースは電源ＶDDに接続され、ドレインから前記補正信号ＤＰｐｏが出力される。
【００５６】
インバータ回路１６ｂには前記検出信号ＥＯＰが入力され、そのインバータ回路１６ｂの出力信号が前記トランジスタＴＮ６（補助回路）のゲートに入力される。
また、前記インバータ回路１６ｂは電流制限回路１７ｂを介して電源ＶDDに接続され、電流制限回路１７ｂにより電源ＶDDから供給される電流が制限されて、出力信号の立上り速度が低速となるように制御されている。
【００５７】
第一の補正回路１２ａの動作について説明する。トランジスタＴＰ５（PMOS）は線形領域で動作し、トランジスタＴＮ５(NMOS)は飽和領域で動作する。トランジスタＴＰ５，ＴＮ５の電流式は以下のように表される。
【００５８】
【数１】
トランジスタＴＮ５(NMOS)に着目すると、Vgs=DPnoとおけるので以下の式が得られます。
【００５９】
【数２】
回路の形式からしてIdspmos=Idsnmosという式が成立します。
【００６０】
ここで各アンバランス条件を考えます。
1.Pmos:fast、Nmos:slow（ｐｍｏｓの駆動能力がｎｍｏｓの駆動能力より高い場合）の条件。
【００６１】
Pmos fast:移動度が大きくなり、Vthが下がる。Idspmos式よりPmosの電流が増加します。
Nmos:slow 移動が小さくなり、Vthが上がります。Idspmos=Idsnmosを成り立たせる為にはVgsが高くなります。つまりDPnoの電位が上がる。
【００６２】
2.Pmos:slow、Nmos:fast（ｐｍｏｓの駆動能力がｎｍｏｓの駆動能力より高い場合）の条件。
Pmos slow:移動度が小さくなり、Vthが上がります。Idspmos式よりPmosの電流が減少します。
【００６３】
Nmos:fast 移動度が大きくなり、Vthが下がります。Idspmos=Idsnmosを成り立たせる為には、Vgsが低くなります。 つまりDPnoの電位が下がります。
トランジスタＴＮ７，ＴＮ６，ＴＰ７から構成される回路も上記同様な考え方から出力回路に対して補正信号を生成する。
【００６４】
なお、本実施形態では、同じチップに搭載されるＰチャネルＭＯＳトランジスタ同士、ＮチャネルＭＯＳトランジスタ同士はプロセス変動がなく、駆動能力に差がないものとして扱える。
【００６５】
検出信号ＥＯＰがＨレベルとなるとき、制御信号ＤＰｐｉがＨレベルとなってトランジスタＴＰ５がオフされるが、このときトランジスタＴＰ６がオンされ、上述した動作原理により補正信号ＤＰｎｏが出力される。
【００６６】
図５は、前記第二の補正回路１２ｂの具体的構成を示す。第二の補正回路１２ｂの回路構成は前記第一の補正回路１２ａの回路構成と同一であり、同一符号を付して説明する。そして、制御信号ＤＰｐｉに代えて制御信号ＤＭｐｉが入力され、補正信号ＤＰｎｏに代えて補正信号ＤＭｎｏが出力される。また、制御信号ＤＰｎｉに代えて制御信号ＤＭｎｉが入力され、補正信号ＤＰｐｏに代えて補正信号ＤＭｐｏが出力される。
【００６７】
第二の補正回路１２ｂから出力される補正信号ＤＭｎｏ，ＤＭｐｏは、その電位が第一の補正回路１２ａから出力される補正信号ＤＰｎｏ，ＤＰｐｏと同様に変化する信号である。
【００６８】
次に、上記のように構成された送信回路の動作を図６〜図９に従って説明する。図６に示すように、イネーブル信号ＥＮがＨレベルとなり、イネーブル信号ＥＮバーがＬレベルとなり、信号ＡＳＥＺバーがＨレベルとなった状態でデータＤＰ，ＤＭが入力されると、第一の出力回路１１ａから出力信号ＦＳＤＰが出力され、第二の出力回路１１ｂから出力信号ＦＳＤＭが出力される。
【００６９】
図７は、送信回路を構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの電流駆動能力に差がない理想的状態で動作する場合を示す。
第一の出力回路１１ａから出力される制御信号ＤＰｐｉ，ＤＰｎｉに基づいて、第一の補正回路１２ａで補正信号ＤＰｎｏ，ＤＰｐｏが生成され、その補正信号ＤＰｎｏ，ＤＰｐｏが第二の出力回路１１ｂのサブバッファ回路１３ｂに供給される。そして、サブバッファ回路１３ｂのトランジスタＴＰ４，ＴＮ４は同一の負荷駆動能力で動作する。
【００７０】
また、第二の出力回路１１ｂから出力される制御信号ＤＭｐｉ，ＤＭｎｉに基づいて、第二の補正回路１２ｂで補正信号ＤＭｎｏ，ＤＭｐｏが生成され、その補正信号ＤＭｎｏ，ＤＭｐｏが第一の出力回路１１ａのサブバッファ回路１３ａに供給される。そして、サブバッファ回路１３ａのトランジスタＴＰ２，ＴＮ２は同一の負荷駆動能力で動作する。
【００７１】
この結果、サブバッファ回路１３ａ，１３ｂの動作はメインバッファ１４ａ，１４ｂの出力信号ＦＳＤＰ，ＦＳＤＭの立上り速度及び立下り速度に影響を及ぼさない。
トランジスタの製造ばらつきにより、ＰチャネルＭＯＳトランジスタの電流駆動能力がＮチャネルＭＯＳトランジスタの電流駆動能力に対し相対的に低下していると、第一及び第二の出力回路１１ａ，１１ｂのメインバッファ回路１４ａ，１４ｂでは、出力信号ＦＳＤＰ，ＦＳＤＭの立上り速度が低下する。
【００７２】
このとき、第一及び第二の補正回路１２ａ，１２ｂでは、図８に示すように、図７に示す状態に比して、補正信号ＤＰｎｏ，ＤＭｎｏの電位が低下し、補正信号ＤＰｐｏ，ＤＭｐｏの電位も低下する。そして、第一及び第二の出力回路１１ａ，１１ｂのサブバッファ回路１３ａ，１３ｂでは、トランジスタＴＰ２，ＴＰ４のゲート電位が低下してドレイン電流が増大するとともに、トランジスタＴＮ２，ＴＮ４のドレイン電流が減少する。
【００７３】
すると、メインバッファ回路１４ａ，１４ｂの出力トランジスタＴＰ１，ＴＰ３のドレイン電流の減少分がサブバッファ回路１３ａ，１３ｂのトランジスタＴＰ２，ＴＰ４のドレイン電流の増大分により相殺され、出力信号ＦＳＤＰ，ＦＳＤＭの立上り速度の低下が抑制される。
【００７４】
この結果、出力信号ＦＳＤＰ，ＦＳＤＭのクロス電圧ＶｃｒｏｓｓがＦＳ規格のクロス電圧を満足する範囲に収束する。
一方、トランジスタの製造ばらつきにより、ＰチャネルＭＯＳトランジスタの電流駆動能力がＮチャネルＭＯＳトランジスタの電流駆動能力に対して相対的に増大していると、第一及び第二の出力回路１１ａ，１１ｂのメインバッファ回路１４ａ，１４ｂでは、出力信号ＦＳＤＰ，ＦＳＤＭの立下がり速度が低下する。
【００７５】
このとき、第一及び第二の補正回路１２ａ，１２ｂでは、図９に示すように、図７に示す状態に比して補正信号ＤＰｎｏ，ＤＭｎｏの電位が上昇し、補正信号ＤＰｐｏ，ＤＭｐｏの電位も上昇する。そして、第一及び第二の出力回路１１ａ，１１ｂのサブバッファ回路１３ａ，１３ｂでは、トランジスタＴＰ２，ＴＰ４のゲート電位が上昇してドレイン電流が減少するとともに、トランジスタＴＮ２，ＴＮ４のゲート電位が上昇してドレイン電流が増大する。
【００７６】
すると、メインバッファ回路１４ａ，１４ｂの出力トランジスタＴＮ１，ＴＮ３のドレイン電流の減少分がサブバッファ回路１３ａ，１３ｂのトランジスタＴＮ２，ＴＮ４のドレイン電流の増大分により相殺され、出力信号ＦＳＤＰ，ＦＳＤＭの立下り速度の低下が抑制される。
【００７７】
この結果、出力信号ＦＳＤＰ，ＦＳＤＭのクロス電圧ＶｃｒｏｓｓがＦＳ規格のクロス電圧を満足する範囲に収束する。
ＦＳ規格の転送動作では、図１０に示すように、データ転送動作の終了に先立って、出力信号ＦＳＤＰ，ＦＳＤＭがともにＬレベルとなるＥＯＰ（ｅｎｄ ｏｆ ｐａｃｋｅｔ）区間を出力し、その後に所定のデータを出力する必要がある。
【００７８】
ＥＯＰ区間では、データＤＰ，ＤＭがともにＨレベルとなって、第一及び第二の出力回路１１ａ，１１ｂの出力トランジスタＴＰ１，ＴＰ３がオフされ、出力トランジスタＴＮ１，ＴＮ３がオンされる。
【００７９】
このとき、第一及び第二の補正回路１２ａ，１２ｂでは、トランジスタＴＰ５がオフされるが、検出信号ＥＯＰがＨレベルとなってＴＰ６がオンされ、補正信号ＤＰｎｏ，ＤＭｎｏがサブバッファ回路１３ａ，１３ｂのトランジスタＴＮ２，ＴＮ４をオンさせ得る電位に維持される。また、トランジスタＴＮ６がオフされると、補正信号ＤＰｐｏ，ＤＭｐｏはサブバッファ回路１３ａ，１３ｂのトランジスタＴＰ２，ＴＰ４をオフさせ得る電位まで上昇する。
【００８０】
従って、ＥＯＰ区間ではサブバッファ回路１３ａ，１３ｂも出力信号ＦＳＤＰ，ＦＳＤＭがともにＬレベルとするように動作する。
上記のようなＵＳＢ送信回路では、次に示す作用効果を得ることができる。
（１）トランジスタの製造ばらつきにより、メインバッファ回路１４ａ，１４ｂのプルアップ側出力トランジスタ及びプルダウン側トランジスタの電流駆動能力に差が生じても、その差を相殺するサブバッファ回路を設けたので、出力信号ＦＳＤＰ，ＦＳＤＭのクロス電圧を規格値に収めることができる。
（２）プルアップ側出力トランジスタ及びプルダウン側トランジスタの電流駆動能力のばらつきを第一及び第二の補正回路１２ａ，１２ｂで自動的に検出することができる。
（３）第一及び第二の補正回路１２ａ，１２ｂから出力される補正信号に基づいて、サブバッファ回路１３ａ，１３ｂを動作させて、メインバッファ回路１４ａ，１４ｂのプルアップ側出力トランジスタ及びプルダウン側トランジスタの電流駆動能力の差を相殺することができる。
（４）第一及び第二の出力回路１１ａ，１１ｂのサブバッファ回路１３ａ，１３ｂは、メインバッファ回路１４ａ，１４ｂの出力ノードと高電位側電源ＶDDとの間に接続したＰチャネルＭＯＳトランジスタと、出力ノードと低電位側電源との間に接続したＮチャネルＭＯＳトランジスタにより簡単な構成で実現することができる。
（５）第一及び第二の補正回路１２ａ，１２ｂは、メインバッファ回路の駆動信号と共通の制御信号に基づいてサブバッファ回路１３ａ，１３ｂを制御する補正信号を自動的に生成することができる。
（６）第一及び第二の補正回路１２ａ，１２ｂは、制御信号の電圧を電流に変換するトランジスタと、その電流を電圧に変換して補正信号を生成するトランジスタとで簡単に構成することができる。
（７）第一及び第二の補正回路１２ａ，１２ｂに検出信号ＥＯＰを入力することにより、ＥＯＰ区間で出力信号ＦＳＤＰ，ＦＳＤＭをともにＬレベルとするようにサブバッファ回路１３ａ，１３ｂを動作させることができる。
【００８１】
上記実施の形態は、以下に示す態様で実施することもできる。
・検出信号ＥＯＰに基づいてオンされるＰチャネルＭＯＳトランジスタと、オフされるＮチャネルＭＯＳトランジスタは、同様に動作するスイッチ回路としてもよい。
【図面の簡単な説明】
【００８２】
【図１】一実施形態のＵＳＢ送信回路を示す回路図である。
【図２】第一の出力回路を示す回路図である。
【図３】第二の出力回路を示す回路図である。
【図４】第一の補正回路を示す回路図である。
【図５】第二の補正回路を示す回路図である。
【図６】送信回路の入力波形を示すタイミング波形図である。
【図７】出力回路及び補正回路の動作を示すタイミング波形図である。
【図８】出力回路及び補正回路の動作を示すタイミング波形図である。
【図９】出力回路及び補正回路の動作を示すタイミング波形図である。
【図１０】ＥＯＰ区間の動作を示すタイミング波形図である。
【図１１】従来のＵＳＢ送信回路を示す回路図である。
【図１２】従来の出力回路を示す回路図である。
【図１３】従来の出力回路の動作を示すタイミング波形図である。
【図１４】従来の出力回路の動作を示すタイミング波形図である。
【図１５】従来の出力回路の動作を示すタイミング波形図である。
【符号の説明】
【００８３】
１１ａ 第一の出力回路
１１ｂ 第二の出力回路
１２ａ 第一の補正回路
１２ｂ 第二の補正回路
１３ａ，１３ｂ サブバッファ回路
１４ａ，１４ｂ メインバッファ回路
ＤＰ，ＤＭ データ
ＴＰ１，ＴＮ１，ＴＰ３，ＴＮ３ 出力トランジスタ
ＤＰｐｏ，ＤＰｎｏ，ＤＭｐｏ，ＤＭｎｏ 補正信号
ＦＳＤＰ，ＦＳＤＭ 出力信号
【特許請求の範囲】
【請求項１】
データの入力に基づいてメインバッファ回路から差動信号となる一方及び他方の出力信号をそれぞれ出力する第一及び第二の出力回路と、
前記メインバッファ回路の二つの出力トランジスタの駆動能力のばらつきを補正する補正信号を生成する補正回路と、
前記メインバッファ回路に並列に接続され、前記補正信号に基づいて前記メインバッファ回路の出力トランジスタの駆動能力のばらつきによる電流のばらつきを小さくするサブバッファ回路と
を備えたことを特徴とする送信回路。
【請求項２】
前記メインバッファ回路は、
高電位側電源と低電位側電源との間に前記二つの出力トランジスタとしてＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを接続してその接続点を出力ノードとするとともに、各トランジスタのいずれか一方をオンさせて前記出力信号を出力し、
前記サブバッファ回路は、
前記高電位側電源と低電位側電源との間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを接続してその接続点を前記出力ノードに接続し、該ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのゲートに前記補正信号を入力したことを特徴とする請求項１記載の送信回路。
【請求項３】
前記第一の出力回路と第二の出力回路にそれぞれメインバッファ回路とサブバッファ回路を備え、各サブバッファ回路に前記補正信号を出力する第一及び第二の補正回路を備えたことを特徴とする請求項２記載の送信回路。
【請求項４】
前記第一及び第二の補正回路は、高電位側電源と低電位側電源との間にＰチャネルＭＯＳトランジスタとダイオード接続したＮチャネルＭＯＳトランジスタとを直列に接続し、前記ＰチャネルＭＯＳトランジスタのゲートに前記メインバッファ回路のＰチャネルＭＯＳトランジスタを駆動する駆動信号を制御信号として入力し、前記ＮチャネルＭＯＳトランジスタのドレインから前記サブバッファ回路のＮチャネルＭＯＳトランジスタを駆動する補正信号を出力することを特徴とする請求項３記載の送信回路。
【請求項５】
前記第一及び第二の補正回路は、高電位側電源と低電位側電源との間にダイオード接続したＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続し、前記ＮチャネルＭＯＳトランジスタのゲートに前記メインバッファ回路のＮチャネルＭＯＳトランジスタを駆動する駆動信号を制御信号として入力し、前記ＰチャネルＭＯＳトランジスタのドレインから前記サブバッファ回路のＰチャネルＭＯＳトランジスタを駆動する補正信号を出力することを特徴とする請求項３記載の送信回路。
【請求項６】
前記第一及び第二の補正回路は、前記メインバッファ回路のＰチャネルＭＯＳトランジスタの駆動能力が前記メインバッファ回路のＮチャネルＭＯＳトランジスタの駆動能力よりも大きい場合、前記サブバッファ回路のＰチャネルＭＯＳトランジスタのゲートに入力される補正信号より大きい補正信号を前記サブバッファ回路のＮチャネルＭＯＳトランジスタのゲートに入力することを特徴とする請求項３記載の送信回路。
【請求項７】
前記第一及び第二の補正回路は、前記メインバッファ回路のＰチャネルＭＯＳトランジスタの駆動能力が前記メインバッファ回路のＮチャネルＭＯＳトランジスタの駆動能力よりも小さい場合、前記サブバッファ回路のＰチャネルＭＯＳトランジスタのゲートに入力される補正信号より小さい補正信号を前記サブバッファ回路のＮチャネルＭＯＳトランジスタのゲートに入力することを特徴とする請求項３記載の送信回路。
【請求項８】
前記第一及び第二の補正回路には、ＥＯＰ検出信号の入力に基づいて前記サブバッファ回路の出力信号をＬレベルとする補正信号を生成する補助回路を備えたことを特徴とする請求項３乃至７のいずれか１項に記載の送信回路。
【請求項９】
前記補助回路は、前記制御信号が入力されるＰチャネルＭＯＳトランジスタと並列に接続されて、前記ＥＯＰ検出信号に基づいてオン動作するＰチャネルＭＯＳトランジスタとしたことを特徴とする請求項８記載の送信回路。
【請求項１０】
前記補助回路は、前記制御信号が入力されるＮチャネルＭＯＳトランジスタと直列に接続されて、前記ＥＯＰ検出信号に基づいてオフ動作するＮチャネルＭＯＳトランジスタとしたことを特徴とする請求項８記載の送信回路。
【請求項１】
データの入力に基づいてメインバッファ回路から差動信号となる一方及び他方の出力信号をそれぞれ出力する第一及び第二の出力回路と、
前記メインバッファ回路の二つの出力トランジスタの駆動能力のばらつきを補正する補正信号を生成する補正回路と、
前記メインバッファ回路に並列に接続され、前記補正信号に基づいて前記メインバッファ回路の出力トランジスタの駆動能力のばらつきによる電流のばらつきを小さくするサブバッファ回路と
を備えたことを特徴とする送信回路。
【請求項２】
前記メインバッファ回路は、
高電位側電源と低電位側電源との間に前記二つの出力トランジスタとしてＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを接続してその接続点を出力ノードとするとともに、各トランジスタのいずれか一方をオンさせて前記出力信号を出力し、
前記サブバッファ回路は、
前記高電位側電源と低電位側電源との間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを接続してその接続点を前記出力ノードに接続し、該ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのゲートに前記補正信号を入力したことを特徴とする請求項１記載の送信回路。
【請求項３】
前記第一の出力回路と第二の出力回路にそれぞれメインバッファ回路とサブバッファ回路を備え、各サブバッファ回路に前記補正信号を出力する第一及び第二の補正回路を備えたことを特徴とする請求項２記載の送信回路。
【請求項４】
前記第一及び第二の補正回路は、高電位側電源と低電位側電源との間にＰチャネルＭＯＳトランジスタとダイオード接続したＮチャネルＭＯＳトランジスタとを直列に接続し、前記ＰチャネルＭＯＳトランジスタのゲートに前記メインバッファ回路のＰチャネルＭＯＳトランジスタを駆動する駆動信号を制御信号として入力し、前記ＮチャネルＭＯＳトランジスタのドレインから前記サブバッファ回路のＮチャネルＭＯＳトランジスタを駆動する補正信号を出力することを特徴とする請求項３記載の送信回路。
【請求項５】
前記第一及び第二の補正回路は、高電位側電源と低電位側電源との間にダイオード接続したＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続し、前記ＮチャネルＭＯＳトランジスタのゲートに前記メインバッファ回路のＮチャネルＭＯＳトランジスタを駆動する駆動信号を制御信号として入力し、前記ＰチャネルＭＯＳトランジスタのドレインから前記サブバッファ回路のＰチャネルＭＯＳトランジスタを駆動する補正信号を出力することを特徴とする請求項３記載の送信回路。
【請求項６】
前記第一及び第二の補正回路は、前記メインバッファ回路のＰチャネルＭＯＳトランジスタの駆動能力が前記メインバッファ回路のＮチャネルＭＯＳトランジスタの駆動能力よりも大きい場合、前記サブバッファ回路のＰチャネルＭＯＳトランジスタのゲートに入力される補正信号より大きい補正信号を前記サブバッファ回路のＮチャネルＭＯＳトランジスタのゲートに入力することを特徴とする請求項３記載の送信回路。
【請求項７】
前記第一及び第二の補正回路は、前記メインバッファ回路のＰチャネルＭＯＳトランジスタの駆動能力が前記メインバッファ回路のＮチャネルＭＯＳトランジスタの駆動能力よりも小さい場合、前記サブバッファ回路のＰチャネルＭＯＳトランジスタのゲートに入力される補正信号より小さい補正信号を前記サブバッファ回路のＮチャネルＭＯＳトランジスタのゲートに入力することを特徴とする請求項３記載の送信回路。
【請求項８】
前記第一及び第二の補正回路には、ＥＯＰ検出信号の入力に基づいて前記サブバッファ回路の出力信号をＬレベルとする補正信号を生成する補助回路を備えたことを特徴とする請求項３乃至７のいずれか１項に記載の送信回路。
【請求項９】
前記補助回路は、前記制御信号が入力されるＰチャネルＭＯＳトランジスタと並列に接続されて、前記ＥＯＰ検出信号に基づいてオン動作するＰチャネルＭＯＳトランジスタとしたことを特徴とする請求項８記載の送信回路。
【請求項１０】
前記補助回路は、前記制御信号が入力されるＮチャネルＭＯＳトランジスタと直列に接続されて、前記ＥＯＰ検出信号に基づいてオフ動作するＮチャネルＭＯＳトランジスタとしたことを特徴とする請求項８記載の送信回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−１０３８５２（Ｐ２０１０−１０３８５２Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２００８−２７４７４８（Ｐ２００８−２７４７４８）
【出願日】平成２０年１０月２４日（２００８．１０．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２０年１０月２４日（２００８．１０．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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