【課題】変換する電位差が大きくても、小規模な回路で、高速に、低電圧から高電圧へ信号レベルを変換することのできるレベルシフト回路を提供する。
【解決手段】低電圧電源電圧ＶＤＤＬで動作する低電圧部１００からは、入力信号Ｓｉｎと同相の同相信号Ｓおよび逆相の逆相信号ＳＮが出力され、能動バイアス制御部１は、入力された逆相信号ＳＮの信号レベルに応じて、出力するバイアス信号ＶＭの電位を、高電圧電源電圧ＶＤＤＨに近い電位、または接地電位ＧＮＤに近い電位に、能動的に制御し、出力部２は、高電圧電源線ＶＤＤＨと反転出力端ＶＱとの間の導通が同相信号Ｓおよびバイアス信号ＶＭにより制御され、接地電位電源線ＧＮＤと反転出力端ＶＱとの間の導通が同相信号Ｓにより制御され、反転出力端ＶＱの信号の極性がインバータＩＮＶ１により反転される。 （もっと読む）

【課題】出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供する。
【解決手段】バッファ回路１は、互いに直列に接続されたインバータ回路１０およびインバータ回路２０を備えている。インバータ回路２０は、３つのトランジスタＴｒ₂₁，Ｔｒ₂₂，Ｔｒ₂₃を有している。そのうちの２つのトランジスタＴｒ₂₁，Ｔｒ₂₂は、デュアルゲート型のトランジスタである。これらトランジスタＴｒ₂₁，Ｔｒ₂₂のバックゲートの電圧を調整することにより、トランジスタＴｒ₂₁，Ｔｒ₂₂の閾値電圧を調整することができる。 （もっと読む）

【課題】終端抵抗のオンオフの切り替え時に外部端子にインピーダンスの急激な変化が生じることを低減する。
【解決手段】外部端子（図２のＤＱに相当）と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路（図２の２１に相当）と、外部端子に終端抵抗をオンオフ可能に接続する終端回路（図２の２２に相当）と、終端抵抗がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に出力信号が一方の論理レベルから他方の論理レベルへ変化するまでの時間以上となるように制御する第１のスルーレート制御回路（図２の２３ａに相当）と、を備える。 （もっと読む）

【課題】入力信号のＨレベルまたはＬレベルを正しく検知できる半導体装置を提供する。
【解決手段】半導体装置１００は、閾値調整信号に基づいて論理閾値電位を調整可能な入力バッファ（入力ＣＭＯＳ回路１１）と、入力バッファの入力と出力とが結線されたレプリカ（レプリカ１２）と、予め設定された基準電位（ノードＮｄＨの電位）を発生する基準電位発生回路（基準電位発生回路１３）と、レプリカ（レプリカ１２）の出力電位（ノードＮｄＲの電位）と基準電位（ノードＮｄＨの電位）とを比較し、閾値調整信号（閾値調整信号ＣＴＲＬ）を入力バッファ（入力ＣＭＯＳ回路１１）とレプリカ（レプリカ１２）とに出力する比較回路（比較回路１４）と、を備える。 （もっと読む）

【課題】断熱的回路動作と非断熱的回路動作を切り替え可能である回路装置、電子機器及び電源供給方法等を提供すること。
【解決手段】回路装置は、論理回路２００と、電源回路１００と、を含む。第１のモードでは、電源回路１００は、非直流の電源電圧ＶＰＫ、ＶＭＫを論理回路２００に供給し、論理回路２００は、その非直流の電源電圧ＶＰＫ、ＶＭＫが供給されることで断熱的回路動作を行う。第２のモードでは、電源回路１００は、直流の電源電圧ＶＤＤ、ＶＳＳを論理回路２００に供給し、論理回路２００は、その直流の電源電圧ＶＤＤ、ＶＳＳが供給されることで非断熱的回路動作を行う。 （もっと読む）

【課題】スルーレートを適切に調整可能なバッファ回路を提供する。
【解決手段】
ＣＭＯＳ出力バッファ回路は、バッファ回路Ｂｕｆｆｅｒ［１］〜［４］を備えている。各バッファ回路は、電源電圧端子又は接地端子と出力端子との間にトランジスタＰＯ及びＮＯを有している。各バッファ回路中の複数個のトランジスタＰＯ及びＮＯは、外部からの制御信号に従い選択的に動作可能な状態とされる。各バッファ回路中の３個のトランジスタＰＯは、所定のサイズ比を有するように形成されている。 （もっと読む）

【課題】プリエンファシスまたはディエンファシスのためのドライバの追加がなくても、プリエンファシスまたはディエンファシス動作を行えるデータ出力回路を提供すること。
【解決手段】インピーダンスコードによって各々オン・オフされ、出力ノードにデータを出力する複数の駆動手段３１１、３１２を備え、前記インピーダンスコードが、前記駆動手段をターンオンさせる値を有する第１のグループと前記駆動手段をオフさせる値を有する第２のグループとに分けられ、プリエンファシス期間の間には、前記第２のグループによる制御を受ける駆動手段の全部または一部がターンオンされる。 （もっと読む）

アクティブデバイスに対するバイアス電圧を発生する装置が開示され、第１の電圧源と、第１の電圧源に応答してチャージを発生するように適応されたキャパシティブエレメントと、アクティブデバイスに対するバイアス電圧を発生するためにチャージを供給するように適応された第１のスイッチングエレメントとを備える。本装置は、アクティブデバイスの１以上の特性に基づいてキャパシティブエレメントをコントロールするように適応されコントローラを備えるかもしれない。コントローラは、リファレンス電圧に基づいて、すなわちアクティブデバイスの１以上の特性に基づいて前記キャパシティブエレメントのキャパシタンスをコントロールかもしれない。
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【課題】デジタル回路とアナログ回路とを混載して成る半導体集積回路において、前記デジタル回路によってメモリなどの外部負荷を駆動するにあたって、グランドバウンスによるアナログ回路への影響を抑えつつ、前記外部負荷がデジタル回路からの矩形波パルスを受信するにあたって、ＯＮ／ＯＦＦ（「１」／「０」）判定のマージンを最大にする。
【解決手段】外部負荷３を駆動するメインドライバ回路７を、複数段のインバータＩＮＶ１〜ＩＮＶ３を備える多段階電圧制御型のプリドライバ回路６を介して駆動するようにし、そのインバータＩＮＶ１〜ＩＮＶ３の使用段数を切換え回路１２で切換えられるようにする。そして、雑音検出回路１３によって検出されるグランドバウンスのレベルが、小さいときにはインバータＩＮＶ３のみを使用して前記矩形波パルスの鈍りを小さくし、大きいときにはインバータＩＮＶ１〜ＩＮＶ３を使用して、グランドバウンスを抑える。 （もっと読む）

【課題】スイング領域を変換せずに、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトすることができる回路を提供する。
【解決手段】第１の電源電圧ＶＤＤ１を電源として用い、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐを受信して、そのスイング基準レベルを第２のレベルに切り換えて降圧ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌとして出力するスイングレベル切換部２２０と、第２の電源電圧ＶＤＤ２を電源として用い、スイングレベル切換部２２０から伝達される降圧ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿ＬをバッファリングするＣＭＬクロック伝達バッファリング部２４０と、第１の電源電圧ＶＤＤ１を電源として用い、ソースクロックＣＭＬ＿ＩＮをバッファリングして、ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐを生成した後、スイングレベル切換部２２０に提供するＣＭＬクロック生成バッファリング部２００とを備える。 （もっと読む）

【課題】 低電力モードを有するＬＳＩにおいて、低電力モードで電力が低減されていない場合にも、ＬＳＩを搭載する機器が性能劣化等に至るのを防止することが可能なＬＳＩを提供する。
【解決手段】 動作モードを指示し、そのモードの通りに動作しているかを検出する回路であって、低電力モード時の電流を擬似的に測定し、低電力モードに移行したにもかかわらず実際には電流が低減されていない場合に警告信号を発する。 （もっと読む）

【課題】低コストで実現でき、小型化、低消費電力化及び高周波化に資するとともに、フリップフロップ回路の誤動作を防止するレベルシフト回路及びレベルシフト回路を用いたスイッチング電源装置を提供する。
【解決手段】それぞれ一端がレベルシフト電源に接続された抵抗Ｒ１、Ｒ２と、抵抗Ｒ１の他端にドレインが接続されたトランジスタＭＮ３と、抵抗Ｒ２の他端にドレインが接続されたトランジスタＭＮ４と、入力信号に基づいてトランジスタＭＮ３，ＭＮ４のオン／オフを制御するパルス発生回路１０と、トランジスタＭＮ３がオンである場合にセット信号、トランジスタＭＮ４がオンである場合にリセット信号を生成する制御部と、セット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力するフリップフロップ１２とを備える。 （もっと読む）

【課題】ゲートリークによる消費電力の増大を抑制し、電源［ＶＤＤ］−［ＧＮＤ］間のノイズを低減すること。
【解決手段】本発明の半導体集積回路は、機能ブロックと領域部３ｂとを具備している。機能ブロックは、電源［ＶＤＤ］−［ＧＮＤ］間に設けられ、常に動作する。領域部３ｂにおいて、周辺機能ブロック４は、信号線９と電源［ＧＮＤ］との間に設けられ、動作モード又は非動作モードを実行する。電源スイッチＭＰは、電源［ＶＤＤ］と信号線９との間に設けられ、動作モードにおいて電圧ＶＤＤを信号線９に供給し、非動作モードにおいて信号線９への電圧ＶＤＤの供給を遮断する。ＭＯＳトランジスタは、周辺機能ブロック４に設けられ、そのバックゲートに電源［ＶＤＤ］と電源［ＧＮＤ］との一方の電源が接続されていて、非動作モードにおいて、そのゲートに他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。 （もっと読む）

【課題】内部電源ノイズを正確に測定を行える半導体集積回路の提供。
【解決手段】ＴＥＳＴ信号を出力するテスト制御回路１０１と、テストモード対応バッファ回路１１１と、通常出力バッファ回路１１３とを具備する。テストモード対応バッファ回路１１１は、ＴＥＳＴ信号としてテストモードを示す第１ＴＥＳＴ信号を受け取ると、第１ＴＥＳＴ信号を受けている間、第１端子１２１を介して内部の電源電圧又は接地電圧に固定された第１出力信号を出力し、ＴＥＳＴ信号として通常モードを示す第２ＴＥＳＴ信号を受け取ると、通常動作の入力バッファとして外部信号を受け取る、又は、通常動作の出力バッファとして第２出力信号を出力する。通常出力バッファ回路１１３は、テストモード対応バッファ回路１１１がＴＥＳＴ信号に基づいて動作する間、第２端子１２３を介して通常動作の出力バッファとして第３出力信号を出力する。 （もっと読む）

【課題】従来、データ受信するとき、データを判別する為、大小判定を行うコンパレータを備えており、このコンパレータには、動作時、入力信号の変化に追従するため、定常的に電流が流れている。このコンパレータに流れる定常的な電流が、大きな電力を消費しているという問題があった。
【解決手段】本発明は、一方のレベルを検知する第１検出回路と、他方のレベルを検知する第２検出回路とを有する受信部と、前記一方のレベルを出力するか、前記他方のレベルを出力するか、信号線から電気的に切り離したハイインピーダンス状態とするか、３つのうち何れかを１つの値を出力する三値出力器と有する送信部と、前記受信部と前記送信部を制御する制御回路と、を備え、前記制御回路は、受信の状態では、前記第１検出回路及び前記第２検出回路からの検知結果に応じて、入力される信号のレベルを判断し、送信の状態では、前記三値出力器からの出力値を制御することを特徴とする （もっと読む）

【課題】発振回路と信号入出力回路とを切り替えて使用可能な半導体装置、及びその制御方法を提供することである。
【解決手段】本発明にかかる半導体装置は、発振素子１が接続可能な第１及び第２の外部接続端子２、３と、反転増幅器４と、反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗５と、反転増幅器４の入力側に接続されたカップリング容量１１に印加されるバイアスを安定化するバイアス安定化回路６と、第１の信号入出力部７と、第２の信号入出力部８と、を備える。半導体装置を発振回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を動作状態とし、第１及び第２の信号入出力部７、８を停止状態とする。信号入出力回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を停止状態とし、第１及び第２の信号入出力部７、８を動作状態とする。 （もっと読む）

【課題】通常動作モードとテスト動作モードの切換に使用した兼用外部端子をテスト動作モード時のモニター端子としても使用できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、通常動作モードとテスト動作モードを切り換える切換回路と、前記通常動作モード時と前記テスト動作モード時で兼用する２つ以上の兼用外部端子とを備える半導体装置であり、前記切換回路は、前記兼用外部端子にて前記半導体装置で通常使用する入出力電圧の範囲外の電圧の印加を検出する検出回路と、全ての前記兼用外部端子に同時に前記入出力電圧の範囲外の電圧の印加が検出された場合テスト開始信号を出力する論理回路と、前記テスト開始信号をラッチする記憶回路とを含み、前記テスト動作モードに切り換わった後、前記兼用外部端子の内、１つの兼用外部端子に前記入出力電圧の範囲外の電圧が印加し続けられていることでテスト動作モードが維持される。 （もっと読む）

【課題】従来の半導体集積回路は、データの送受信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、双方向用信号線を介してデータの送受信が行われるＳｏＣ回路１００及びＳＤＲＡＭ回路１０１を備え、ＳｏＣ回路１００は、電源と双方向用信号線との間に設けられた抵抗２０７，２０８と、抵抗２０７，２０８に流れる電流のオンオフを制御するスイッチ２０９，２１０と、を有するターミネーション回路２０４と、データ受信時にはスイッチ２０９，２１０をオンし、データ送信時にはスイッチ２０９，２１０をオフし、データ受信後にさらに別のデータを受信する場合には、先のデータ受信後から所定の期間スイッチ２０９，２１０をオンし続けるように、ターミネーション回路２０４に対して制御信号２００を出力する制御回路２０５と、を備える。 （もっと読む）

【課題】高速の半導体装置で要求されるクロック整列トレーニング動作を提供すること。
【解決手段】システムクロック及びデータクロックを入力されるクロック入力部（２００）と、データクロックの周波数を分周して所定の位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して多重位相データ分周クロックの位相の反転可否を決定するクロック分周部（２２０）と、多重位相データ分周クロックのうち所定の第１選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応して分周制御信号のレベルを決定する第１位相検出部（２４０）と、多重位相データ分周クロックのうち所定の第２選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応してトレーニング情報信号を生成する第２位相検出部（２６０）と、トレーニング情報信号を外部に伝送するための信号伝送部（２７０）とを具備する。 （もっと読む）

【課題】プリアンブルに続く最初のハイレベル又はローレベルの区間の長さを、その後のクロッキング部分のハイレベル又はローレベルの区間の長さに一致させる。
【解決手段】 出力ドライバは、第１の電源と出力端子との間に接続される第１のドライバと、第２の電源と出力端子との間に接続される第２のドライバとを有する。第１のドライバ及び第２のドライバの一方は、互いに並列接続された２つの駆動部を備える。これら２つの駆動部の各々と、第１のドライバ及び第２のドライバの他方とは、それぞれ独立した入力信号に応じて動作する。 （もっと読む）