【課題】出力の最大振幅の幅が狭まることを軽減することができるインバータ回路を提供する。
【解決手段】第１トランジスタの一方のソース／ドレイン領域は第２トランジスタの一方のソース／ドレイン領域に、第２トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に、ゲート電極は第３トランジスタの一方のソース／ドレイン領域に、第３トランジスタのゲート電極は他方のソース／ドレイン領域に、第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続され、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には第４トランジスタの一方のソース／ドレイン領域が、第１トランジスタ及び第４トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続され、第１トランジスタのゲート電極及び第４トランジスタのゲート電極には入力信号が印加される。 （もっと読む）

【課題】簡単な構成で、トランジスタのゲート電圧−ドレイン電流特性は非線形であっても、またその特性が、極性が異なるトランジスタで違う特性であっても、コモンモード成分の無い差動信号が出力可能な差動駆動回路および通信装置を提供する。
【解決手段】第１および第２のトランジスタＱ１，Ｑ２のソースと電源電位源ＶＤＤの間に第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２が接続され、第３および第４のトランジスタＱ３，Ｑ４のソースと基準電位源ＶＳＳ間に第３の抵抗素子Ｒ３および第４の抵抗素子Ｒ４が接続され、第１および第２のトランジスタＱ１、Ｑ２のソースと第３および第４のトランジスタＱ３，Ｑ４のソースの電圧が各々の駆動目標電圧Ｖ１〜Ｖ４に等しくなるようにフィードバックをかけて第１および第２のトランジスタＱ１，Ｑ２のゲート、第３および第４のトランジスタＱ３，Ｑ４のゲートを駆動しドレインから出力を取り出す。 （もっと読む）

【課題】選択的にパワーアップまたはパワーダウンさせることができる電力領域ＰＤ０，ＰＤ１，ＰＤ２，ＰＤ３を集積回路に設ける。
【解決手段】電力領域内のコア回路１０によって生成された信号１２をバッファする働きをする出力回路８は、それぞれ出力電力供給電圧ＩＯＶ_ｄｄを有している。適応型電圧感知回路２４は、コア回路１０へのコア電力供給電圧が閾値レベルを下回ったことを感知するとともに、低電圧信号を生成する。出力信号保持が事前に選択され、関係する出力信号に対してアクティブにされた場合に、出力回路８は、出力状態（低電圧で駆動される出力信号、高電圧で駆動される出力信号、またはハイインピーダンス駆動状態における出力信号）を維持することによって、低電圧信号に応答する。保持モードは、保持が要求されているか否かを示すモードラッチ２４内に格納された値とともにオンショットパルスによって事前に選択される。 （もっと読む）

【課題】回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供すること。
【解決手段】素子領域ＡＡと、前記素子領域ＡＡ上に形成された複数のＭＯＳトランジスタＴＲ及び容量素子Ｃと、複数の前記ＭＯＳトランジスタＴＲが直列接続され、且つ前記ＭＯＳトランジスタＴＲに前記容量素子Ｃが接続された電圧発生回路４と、前記ＭＯＳトランジスタＴＲのソース及びドレインの少なくともいずれかの領域３２上に形成されたコンタクトプラグＣＰ４、ＣＰ５と、データを保持するメモリセルＭＴとを具備し、各々の前記素子領域ＡＡにおいて、ゲート３４と前記コンタクトプラグＣＰ４、ＣＰ５との間の距離ａは、前記直列接続において後段に位置する前記ＭＯＳトランジスタＴＲほど大きくされる。 （もっと読む）

【課題】キャリブレーションコードを転送するラインの本数を減らすことにより、オンダイターミネーション装置及びこれを適用したチップ全体の面積を縮小させること。
【解決手段】本発明のオンダイターミネーション装置は、ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路４１０と、時間に応じて増加するカウントコードを生成するカウント回路４２０と、カウントコードに応答してキャリブレーションコードを順次転送する転送回路４３０と、カウントコードに応答して転送回路４３０からキャリブレーションコードを順次受信する受信回路４４０と、受信回路４４０からのキャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路４５０と、を備える。 （もっと読む）

【課題】出力信号のステップパルスに伴う、不要な電磁輻射ノイズを低減する。
【解決手段】乱数制御レジスタ１１は、乱数発生回路からの乱数データの出力のスタート（開始）、スタンバイ（待機）、ストップ（停止）、出力のタイミング等を制御するためのレジスタである。乱数発生回路１０から出力された乱数データは、立上り／立下り時間可変データレジスタ１２に格納される。立上り／立下り時間可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。出力回路１３は、マイクロコンピュータの内部回路１４からの信号φを外部機器に出力するための回路であり、出力回路１３の出力信号の立上り／立下り時間は、立上り／立下り時間可変データレジスタ１２に格納された乱数データに応じて、可変制御されるようになっている。 （もっと読む）

【課題】より少ない数のトランジスターを使いながらも、高周波特性が反映されたクロック信号を生成でき、具現可能なクロック周波数帯域に限界がない位相クロック発生器を提供することと、回路サイズ及び電力消費量を最小化して、半導体設計及び工程が容易になり、トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができ、ノイズ成分の影響を最小化することができる位相クロック発生器を提供する。
【解決手段】電源線及び接地線の間に繋がって４行とＮ列を構成して、多数の位相遅延信号をゲート端子を通じて入力されるトランジスターを含み、単位列を構成する４個のトランジスターの中で、一方の側の２個のトランジスターはＮＭＯＳでペアを構成し、他方の側の２個のトランジスターはＰＭＯＳでペアを構成して、前記単位列を構成するＮＭＯＳペアとＰＭＯＳペアの間のラインに繋がってクロック信号を送り出すバッファーを含む。 （もっと読む）

【課題】複数の演算部に対して、降圧回路を用いることなく、簡単に電源分割することができる半導体集積回路装置およびその駆動方法を提供する。
【解決手段】半導体集積回路装置は、電源端ＶＤＤＣと接地端ＧＮＣとの間に直列に接続され、データを処理する複数の演算部ＩＣＡ、ＩＣＢと、処理すべきデータを受け取り、複数の演算部のそれぞれの作業負荷が等しくなるように、データを複数の演算部のそれぞれへ割り振るコントローラＣＴＬとを備えた。 （もっと読む）

【課題】 制御信号を受信し第１、第２の駆動電圧を発生させるレベルシフタを提供することを目的とする。
【解決手段】 レベルシフタは、第１、第２のキャパシターと、直流バイアス電圧源と接続する給電パスをそれぞれ提供し、前記第１、第２のキャパシターに充電する第１、第２の自己バイアス回路と、を備えてなり、前記第１、第２のキャパシターは前記制御信号をそれぞれ増圧することにより前記第１、第２の駆動電圧を発生させることを特徴とする。さらに、該レベルシフタが発生させた第１、第２の駆動電圧を利用し高電圧レベルの輸出電圧信号を発生させる界面駆動回路を含む映像表示系統も提供した。 （もっと読む）

【課題】使用される外部電源電圧のレベルに応じて効率的に内部電圧を生成することのできる半導体装置を提供する。
【解決手段】容量素子（１８０、１８４、１９１）のチャージポンプ動作により内部電圧（Ｖｐｐ）を生成する回路において、出力トランジスタ（１９２）に結合される内部電荷供給ノード（ＮＤ５３）および内部電荷供給ノードに電荷を容量素子（１９１）を介して供給するドライバ（１８５、１８６）の電源ノードのいずれかに制御信号に応答するチャージポンプ容量素子（１８７）を選択的に結合する。 （もっと読む）

【課題】レベルシフタにおける貫通電流を防止する。
【解決手段】内部ノードｎ３と接地電位ＧＮＤの間に接続されたトランジスタＰ７，Ｎ５によるインバータと、内部ノードｎ４と接地電位ＧＮＤの間に接続されたトランジスタＰ８，Ｎ６によるインバータで構成される保持回路１０を設け、これらのインバータをループ状に接続することにより、ノードｎ１，ｎ２の信号を保持する。これにより、本来相補的である入力信号ＩＮ，ＩＮＢが共にレベル“Ｌ”になったときにでも、ノードｎ１，ｎ２の信号が、その直前のレベルに保持され、トランジスタＮ３，Ｎ４に貫通電流が流れることを防止することができる。 （もっと読む）

【課題】差動受信回路の誤動作防止を図る。
【解決手段】差動伝送回路１０の差動受信回路１４で信号線の未接続のとき、差動受信回路のトルー信号入力を電源２０の電圧Ｖccへプルアップして差動受信回路１４の出力電圧を高レベルＨＩに固定する。差動伝送回路１０の通常動作時、差動伝送回路１０の終端電圧ＶＴが１／２Ｖccに設定される場合において、抵抗２２、２４、２６の抵抗値Ｒ１、Ｒ２、Ｒ３をＲ１＋Ｒ２＝Ｒ３に設定してトルー信号入力ｉｎ＋の電圧をコンプリメント信号入力ｉｎ−の電圧と等しくする。符号化されたデータ信号を、コンデンサ２８、３０をそのまま通過させる。 （もっと読む）

【課題】本発明は差動ドライバ回路に関し，ＬＶＤＳのインターフェースとして使用した時にスリープモードにおいてもコモンモード電圧を維持することを目的とする。
【解決手段】 一方の端子を高電位電源に接続された定電流源に，他方の端子を低電位電源に接続され，２つの電界効果トランジスタを直列に接続して一組とした第１と第２のスイッチング回路からなる差動回路を備え，２つのスイッチング回路の２つのトランジスタの一方を交互に駆動する信号を基に，一対の伝送路に流れる信号電流の方向を切替えて信号伝送をし，定電流源は運用モード時の電流値と，スリープモード時の低い電流値とに切替えられ，低電位電源と他方の端子の間に抵抗を接続するか，短絡するかの切替えが可能な回路を設け，スリープモード時に，切替回路のスイッチをオフにしてスリープモード時のコモンモード電圧を通常時のレベルと同等に維持するよう構成する。 （もっと読む）

【課題】動作環境に関らず安定にリンギングを生じさせることなく、内部読出データに従って出力データを生成する。
【解決手段】出力回路は、出力許可信号ＯＥＭと入力信号ＺＤＤとに応答して第１のノードに入力信号の論理に対応する論理を有する信号を伝達するゲート４と、ゲートの出力信号に応答して、出力ノード６を入力信号の論理に対応する電位レベルに駆動する第１のドライブ素子２ａと、ゲートの出力信号を遅延して出力する遅延回路１００と、この遅延回路の出力信号に従って出力ノードを第１のドライブ素子よりも速い速度で駆動する第２のドライブ素子２ｂとを備える。この遅延回路の遅延時間が、出力許可信号と入力信号出力指示信号ＤＯＴとに従って調整される。 （もっと読む）

【課題】 電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチの方法及びシステムを提供する。
【解決手段】 特定用途向け集積回路（ＡＳＩＣ）におけるレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路内部の論理回路内の漏電電流を防ぐ方法を提供する。ＡＳＩＣが製造検査モードにあるとき、電力ゲート回路の入力端子におけるゲート信号は電力ゲート回路内のトランジスタの閾値電圧を超えるように設定される。従って、ゲート信号は、電力ゲート回路に、電流がＬＳＳＤラッチ回路に到達することを可能にさせる。ＡＳＩＣが通常の機能モードにあるときには、ゲート信号は閾値電圧より低く設定される。従って、ゲート信号は、電力ゲート回路に、電流がＬＳＳＤラッチ回路内の特定の論理回路（例えば、スキャン論理）に到達するのを防止させ、それにより、ＬＳＳＤラッチ回路内の漏電電流及び発熱を防ぐことによってＡＳＩＣ内の電力を節約する。 （もっと読む）

【課題】伝導体上に差動信号を送信するための送信機と、データを伝達するために差動信号のコモンモード電圧を選択的に変調するためのカレントモード回路とを有する集積回路を提供する。
【解決手段】一実施形態において、システムは、伝導体上に第１及び第２の差動信号を送信するための第１の集積回路と第２の集積回路とを有する。第２の集積回路は前記伝導体からの第１及び第２の差動信号を受信するための受信機を含み、これについての典型的な受信信号を供給し、データを伝達するための第１又は第２の差動信号のいずれかのコモンモード電圧を選択的に変調するためのカレントモード回路をさらに有する。ここにおいて、第１の集積回路はコモンモード検知回路を含み、コモンモード電圧における変化を検知する。 （もっと読む）

【課題】動作状態時への起動時間を短縮し、かつ安定動作を図った基板制御回路を得る。
【解決手段】トランスファゲートＴＦ２，ＴＦ３の一端に電源ユニット線Ｌ１，Ｌ２が接続され、他端に信号線Ｌ３，Ｌ４が接続される。トランスファゲートＴＦ２及びＴＦ３オン・オフはアクティブ信号ＡＣＴにより制御される。ＰＭＯＳトランジスタＱＰ１のドレインであるノードＮ１とＮＭＯＳトランジスタＱＮ１のドレインであるノードＮ２との間にトランスファゲートＴＦ１が介挿される。トランスファゲートＴＦ１のオン，オフはウェイクアップ信号ＷＵＰにより制御される。信号線Ｌ３，Ｌ４がノードＮ１，Ｎ２に電気的に接続される。ウェイクアップ信号ＷＵＰはスリープ状態からアクティブ状態に遷移する際に所定期間のみ“Ｈ”となる。 （もっと読む）

【課題】本発明は、Ｎチャネル型の出力トランジスタを駆動するに際して高速スイッチングと消費電力低減の両立を実現することが可能な駆動装置を提供することを目的とする。
【解決手段】本発明に係る駆動回路は、昇圧電圧ＶＣＰの印加端と接地端との間に直列接続された一対のスイッチ素子（Ｐ１、Ｎ１）と、両スイッチ素子の接続ノードＡと出力端Ｔ２との間に接続されたクランプ素子ＺＤ１と、を有して成り、接続ノードＡから引き出される電圧信号に基づいて、電源電圧ＶＣＣの印加端と出力端Ｔ２との間に接続されたＮチャネル型の出力トランジスタＱ１を駆動する駆動回路であって、接続ノードＡと昇圧電圧ＶＣＰの印加端及び接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部（ＩＬ１、ＩＬ２）を挿入して成る構成とされている。 （もっと読む）

【課題】待機状態から通常動作状態への復帰を高速化できる半導体装置を提供する。
【解決手段】基板電位生成回路３１は、通常動作時は、電源線４１の電位をＶＰＥＲＩとし、待機状態では、電源線４１の電位を、通常動作時の電位ＶＰＥＲＩよりもΔＶｂｐだけ高くする。また、ソース電位生成回路３２は、通常動作時は、電源線４２の電位をＶＰＥＲＩとし、待機状態では、電源線４２の電位を、通常動作時の電位ＶＰＥＲＩからΔＶｓｐだけ低くする。待機状態から通常動作状態への復帰に際しては、電源線イコライズ用トランジスタＰ２１をオンし、電源線４１から電源線４２へ電流を流すことで、電源線４１及び４２の電位がＶＰＥＲＩに復帰するまでの時間を短縮する。 （もっと読む）

【課題】回路中の全ノードに付加した評価素子で、電流の有無からノードの電圧差異を評価してハイ・インピーダンスのノードを検出する。
【解決手段】シミュレーション対象回路のネットリスト３１を読み込み（工程３１）。全ノードと基準ノード間にインピーダンス評価素子を追加し（工程３２）、定数値を設定後に（工程３３）、電圧，電流の解を導出し（工程３４）、基本解３３を保存する（工程３５）。ノードを１つ選択して（工程３６）、インピーダンス評価素子の定数値を回路に電流または電圧バイアスがかかるように設定し（工程３８）、電圧，電流の解を導出して検証解３５を得る（工程３９）。求めた検証解３５と基本解３３とを比較し（工程４２）、その差異を検証する（工程４３）。差異ありと（工程４３のＹｅｓ）判定のノード情報をレポート３６として出力する（工程４４）。これを繰り返して（工程４５）、ハイ・インピーダンスのノードを検出する。 （もっと読む）