【課題】消費電力をより低減することが可能な半導体装置を提供する。
【解決手段】真の接地電圧ＧＮＤと擬似接地線ＶＢとの間に電圧供給制御回路ＶＢＣ＃ｐを設ける。アクティブモードにおいては、制御信号Ｓｌｅｅｐ２，Ｓｌｅｅｐ３に応答してスイッチＳＷ２がオンし、ノードＮ１と電源電圧Ｖｃｃとが電気的に結合され、ノードＮ１は「Ｈ」に設定され、スイッチＳＷ１がオンして、接地電圧ＧＮＤがノードＮ０と電気的に結合される。一方、スタンバイモードにおいては、制御信号Ｓｌｅｅｐ２，Ｓｌｅｅｐ３に応答してスイッチＳＷ３がオンし、ノードＮ１とノードＮ０とが電気的に結合される。ノードＮ１は、アクティブモードにおいて電源電圧Ｖｃｃと電気的に結合され、充電電荷が蓄積された状態にある。スタンバイモードにおいてスイッチＳＷ３がオンするに伴い、ノードＮ１の充電電荷がノードＮ０に放電され、電源電圧Ｖｃｃの消費電力が低減される。 （もっと読む）

レベルシフト多重化回路は、二導体式全二重バス（二導体式バス１０２）と単一導体式双方向半二重バス（単一導体式バス１０６）との間のインタフェースを提供する。ここで、二導体式バス（１０２）が、第１の電源電圧（ＶＤＤ１）で動作し、単一導体式バス（１０６）が、第２の電源電圧（ＶＤＤ２）で動作する。単一導体式バス（１０６）と二導体式バス（１０２）の受信導体（１１２）との間に接続される第１のスイッチング回路（１１６）は、第１のスイッチング電圧閾値が超えられるときに、受信導体（１１２）に対して低い論理信号を提供するように構成され、第１のスイッチング電圧閾値が超えられないときに、受信導体に対して高い論理信号を提供するように構成される。
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【課題】低消費電力で動作の安定化が図れるレベルシフト回路を提供する。
【解決手段】入力回路１０に接続されたキャパシタ３０と、第１および第２のインバータ４１、４２、および、抵抗４３を有し、第２のインバータ４２の出力が出力回路５０の入力となると共に抵抗４３を介して第１のインバータ４１の入力に接続されて成るラッチ回路４０を備え、第１および第２のインバータ４１、４２は２次側すなわち高圧側の高電位電源であるV2H２２と低電位電源であるV2L２４の間で動作するようにされている。また第１のインバータ４１の入力は、キャパシタ３０の出力に接続されている。キャパシタ３０の入力は入力回路１０の出力に接続されている。入力回路１０の入力には入力(IN)１の信号が印加されると共に入力回路１０の出力は１次側すなわち低圧側の高電位電源の電位と低電位電源の電位間でレベル変化するようにされている。 （もっと読む）

【課題】低消費電力で応答性が良く、かつ、機能を実現するために回路設計にと精緻さを必要としないレベルシフト回路を提供する。
【解決手段】入力(IN)１がＬ(ロー)からＨ(ハイ)にレベル変化すると、まず、パルス生成回路１０により生成された微小パルスが出力(OUT2)１７からMOSFET３０のゲートに入力され、その結果MOSFET３０が導通状態となり、それによってラッチ回路４０のインバータ４２の入力が引き下げられて、ラッチ回路４０の出力(OUT)４はＨ(ハイ)(V2H)となる。また入力(IN)１がＨ(ハイ)からＬ(ロー)にレベル変化すると、パルス生成回路１０により生成された微小パルスが出力(OUT1)１２からMOSFET２０のゲートに入力され、その結果MOSFET２０が導通状態となり、ラッチ回路４０のインバータ４１の入力が引き下げられて、ラッチ回路４０の出力(OUT)４がＬ(ロー)(V2L)になる。 （もっと読む）

【課題】ノイズの低減を実現可能な半導体集積回路装置を提供する。
【解決手段】複数の出力ピンＰＯ１１〜ＰＯ１５を駆動する複数の出力バッファＢＦ１１〜ＢＦ１５の内、例えばＢＦ１１〜ＢＦ１４の入力ノードに、それぞれ、遅延回路ＤＬＹ１１〜ＤＬＹ１４を設ける。各遅延回路ＤＬＹ１１〜ＤＬＹ１４の遅延時間は、それぞれ、例えば一定の時間間隔で異なっている。これによって、各出力バッファＢＦ１１〜ＢＦ１５はそれぞれ異なるタイミングで駆動するため、電源系ＶＣＣ，ＶＳＳのノイズも時間方向に分散される。また、各出力バッファＢＦ１１〜ＢＦ１５の電源系ＶＣＣ，ＶＳＳのノイズ量を監視する回路を設け、各遅延回路ＤＬＹ１１〜ＤＬＹ１４を、可変遅延回路とし、その遅延時間の調整を監視結果に基づいて行うことで、低ノイズを安定して維持することが可能となる。 （もっと読む）

【課題】ＬＶＤＳ出力回路と二値化出力回路との統合によって面積削減を行い、出力部分の負荷を軽減し、出力信号の特性の向上を図る。
【解決手段】２個の入力１０３，１０４と、２個の出力１０５，１０６とを持つ信号出力回路１００の内部構成が、ＬＶＤＳ信号出力回路１０１の内部に二値化信号出力回路１０２を含んだ構成、又は二値化信号出力回路１０２をベースにＬＶＤＳ信号出力回路１０１としての機能を付加したものである。それら２つの機能を、出力形式切り替え信号１０７によって選択して出力させる。２系統の出力信号の切り替えは、回路内部の制御信号の流れを切り替えるだけで可能となり、従来の出力部分にあった切り替え用のスイッチは不要となる。 （もっと読む）

【課題】動作時に機能ブロックの一部をきめ細かく電源遮断し、リーク電流を削減する半導体集積回路技術を提供する。
【解決手段】クロックツリー、組み合わせ回路、フリップフロップ７，８、電源スイッチ９を有する機能ブロック１において、フリップフロップ７，８のクロックが停止する際にフリップフロップ７，８の内容を失うことなく、組み合わせ回路の一部領域１１とフリップフロップ７，８の一部回路の電源遮断を行う。クロックツリーの上位側の制御信号を加工した信号を電源スイッチ９の制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップ７，８の電源制御が可能となる。フリップフロップ７，８のクロックが再開されると、組み合わせ回路とフリップフロップ７，８の一部回路の電源が供給され、動作が再開される。 （もっと読む）

【課題】 信号伝送速度が高速化する場合にも、インピーダンス整合を正確にとることができ、その場合に、回路の大規模化等を有効に防止する。
【解決手段】 この出力装置１は、スイッチングによって出力信号を生成して伝送路（出力ノード）に出力するスイッチング部２と、出力装置１の出力インピーダンスを伝送路のインピーダンスに合うように調整するために設けられているインピーダンス整合部３と、出力装置１の出力インピーダンスを伝送路のインピーダンスに合うようにインピーダンス整合部３を設定する制御手段４とを有し、前記インピーダンス整合部３は複数のトランジスタ部により構成されている。 （もっと読む）

【課題】オンダイターミネーションが動作する周波数に関係なく、遅延固定ループクロックと内部クロックとの間のクロックドメインエラーを解決し、所望のタイミングにオンダイターミネーション動作を行うことができるオンダイターミネーション制御方法及びそれに係る制御回路を提供する。
【解決手段】外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部とを備える。 （もっと読む）

【課題】低電圧動作時において、ダイナミック回路の高速化と誤動作防止とを両立させる。
【解決手段】第１の電源と出力ノードとの間に接続され、第１のクロックに従って導通して、前記出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、入力信号に従って導通する第２の導電型の第２のトランジスタと、前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、前記第１の電源と前記出力ノードとの間に接続されており、フィードバック信号に従って導通する第１の導電型の第４のトランジスタとを備える。前記第２及び第３のトランジスタは、前記出力ノードと第２の電源との間に接続されている。前記第４のトランジスタは、前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になる。 （もっと読む）

【課題】信号を出力する第１論理回路の第１電源電圧と、該信号が入力される第２論理回路の第２電源電圧との大小に関係なく使用することができるレベルシフト回路を得る。
【解決手段】第１制御回路１１によって、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になると第１のスイッチング素子ＳＷ１をオフすると共に、第１電源電圧Ｖｄｄ１が所定値αを超えている場合は第１のスイッチング素子ＳＷ１をオンし、第２制御回路１２によって、第２電源電圧Ｖｄｄ２があらかじめ設定された所定値β以下になると第２のスイッチング素子ＳＷ２をオフすると共に、第２電源電圧Ｖｄｄ２が所定値βを超えている場合は第２のスイッチング素子ＳＷ２をオンして、入力端子ＳＩＮに入力された信号をラッチ回路１３でレベルシフトさせて出力端子ＯＵＴに出力させるようにした。 （もっと読む）

【課題】差動出力回路を構成するトランジスタの信号を伝える速度にばらつきがあったり、差動出力回路に入力される電源電圧に変化が生じた場合等に発生するクロスポイントの変動を、少ない素子で、小さくすることが可能な差動出力回路を提供すること。
【解決手段】正信号出力回路2と負信号出力回路3に、P型トランジスタ4に送る信号の遅延を形成し、N型トランジスタを含む遅延回路8と、N型トランジスタ5に送る信号の遅延を形成し、P型トランジスタを含む遅延回路9をそれぞれ設け、遅延回路9は、入力された信号37をP型トランジスタの信号を伝達する速度に応じて遅延し、遅延回路8は、入力された39信号N型トランジスタの信号を伝達する速度に応じて遅延することを特徴とする差動出力回路1である。 （もっと読む）

【課題】 入力信号に応じて３種類の電圧を切り替えて出力する出力回路のアンダーシュートやオーバーシュートを抑制する。
【解決手段】 キャンセル回路３０のＮＭＯＳ３２のドレインを出力ノードＮＯに接続し、このＮＭＯＳ３２のソースをフローティング状態にする。更に、ＮＭＯＳ３２のゲートには、信号ＳＢをインバータ３１で反転して与える。これにより、ＮＭＯＳ３２はドライブ回路２０のＮＭＯＳ２２と全く逆の動作を行い、このＮＭＯＳ２２によって引き起こされるアンダーシュートが、ＮＭＯＳ３２によって生じるオーバーシュートによってキャンセルされる。従って、入力信号ＩＮが切り替わったときに出力ノードＮＯに生じるアンダーシュートやオーバーシュートが抑制される。 （もっと読む）

【課題】入力信号と出力信号の範囲に制限が少なく、閾値電位Ｖｒｅｆのような他の電位も必要なく、入力信号の遷移時以外に電流が流れないレベルシフト回路を提供する。
【解決手段】本発明のレベルシフト回路は、入力信号Ｖｉｎが第１のロウレベルＶｓｓ１から第１のハイレベルＶｄｄ１に遷移する場合に第１のパルス信号ＰＳ１を発生する第１のパルス発生回路１Ａと、入力信号Ｖｉｎが第１のハイレベルＶｄｄ１から第１のロウレベルＶｓｓ１に遷移する場合に第２のパルス信号ＰＳ２を発生する第２のパルス発生回路１Ｂと、第１及び第２のパルス信号ＰＳ１，ＰＳ２をラッチするラッチ回路２と、ラッチ回路２の出力信号がゲートに入力された第１及び第２の出力ＭＯＳトランジスタＴＲ１３，ＴＲ１４を備える。 （もっと読む）

【課題】 貫通電流を防止するクロック回路を提供すること。
【解決手段】 クロック信号供給回路１０と、これに接続された論理ゲートＡＮＤ１及びＡＮＤ２と、これに接続された複数段のクロックドライバ回路Ｂ２〜Ｂ１１と、最終段に接続されたクロック信号被供給回路１３〜１８と、論理ゲートＡＮＤ１及びＡＮＤ２に制御信号を入力する制御回路１１及び１２とを備えている。クロックドライバ回路Ｂ１〜Ｂ１１は、ともにＣＭＯＳインバータ回路構成の第１のインバータ回路ＩＮＶ１及びＩＮＶ２と、振幅制御回路ＣＴ１とで構成されている。第１のインバータ回路ＩＮＶ１は、基板に高電位側電源電圧ＶＤＤよりも高い電圧が印加されるｐ型ＦＥＴ（Ｐ１）を具備している。振幅制御回路ＣＴ１は、２つのｎ型ＦＥＴ（Ｎ３及びＮ４）で構成されている。 （もっと読む）

【課題】可変なレートまたは様々な送信プロトコルを用いたデータ転送用に使用される送信器において、可変にスルーレートを制御すること。
【解決手段】本発明が提供する選択可能なスルーレートを有する送信器ドライバ回路は、可変のスルーレートを有するドライバ入力信号を生成するプリドライバ回路と、プリドライバ回路からスルーレートの制御された信号を受信するドライバ回路とを備える。このプリドライバ回路は、入力にて受信された信号に関連するプリドライバ出力信号を駆動するように選択的に動作可能である、複数のプリドライバステージと、少なくとも１つのスルーレート制御信号に応答する制御回路とを備え、制御回路は、プリドライバステージを選択的にイネーブルにして、プリドライバ出力信号スルーレートを変更させるように動作し、ドライバ回路は、プリドライバ出力信号のスルーレートに関連するスルーレートを有するドライバ出力信号を生成する。 （もっと読む）

【課題】 イコライザによるイコライジングのレベル設定を変える必要がなく、また、キャパシタによる面積の増大を解消し微細化に適した半導体集積回路を提供する。
【解決手段】 伝送されてきた信号をイコライズする機能を有する半導体集積回路において、受信した信号を差動増幅するバッファ１０１と、バッファ１０１から出力された信号を受信し、増幅するバッファ１０２と、バッファ１０１から出力された信号を受信し、バッファ１０２よりも高いコモンモード電圧で増幅するバッファ１０３と、バッファ１０１から出力された信号を受信し、バッファ１０２よりも低いコモンモード電圧で増幅するバッファ１０４と、信号の状態からバッファ１０２、１０３、１０４の出力信号の内、少なくとも一つの出力信号を選び出し、選び出された出力信号をサンプリングするサンプラー１０５を備えることを特徴としている。 （もっと読む）

【課題】
素子数を削減してレイアウト面積を縮小させることができると共に、高速動作が可能なスルーレート機能を有する出力バッファ回路を提供する。
【解決手段】
出力バッファ回路１０は、それぞれバイアス電圧ＶＲＰ、ＶＲＮが供給される定電流回路４、５と、定電流回路４、５に流れる定電流のそれぞれＭ及びＮ倍の電流を流す出力用Ｐｃｈ及びＮｃｈＭＯＳトランジスタＰ１、Ｎ１と、それぞれドレインが出力トランジスタＰ１、Ｎ１のゲートに接続され、入力信号に応じて出力トランジスタＰ１、Ｎ１の一方をオンし他方をオフするスイッチトランジスタＰ３、Ｎ３とを有する。定電流回路４、５は、それぞれ、ゲートにバイアス電圧ＶＲＰ、ＶＲＮが供給され定電流を設定する定電流設定用トランジスタＮ４、Ｐ４と、このＮ４、Ｐ４に直列に接続され、入力信号に応じてオフすることで定電流を遮断するスイッチトランジスタＮ５、Ｐ５を有する。 （もっと読む）

【課題】ＣＭＯＳ回路のようなトーテンポール接続を採用した回路の貫通電流を小さくすると同時に定常動作時における過電流を制限する。
【解決手段】トーテンポール接続したＰＭＯＳトランジスタ（Ｐ１）、ＮＭＯＳトランジスタ（Ｎ１）のソース側にそれぞれ第１、第４の抵抗（Ｒ１、Ｒ４）を接続する。ＰＭＯＳトランジスタのゲートに入力信号端子（３）と電源電位との間に直列接続した第２、第３の抵抗（Ｒ２、Ｒ３）の相互接続点の電圧を印加する。ＮＭＯＳトランジスタのゲートに入力信号端子と接地電位との間に直列接続した第５、第６の抵抗（Ｒ５、Ｒ６）の相互接続点の電圧を印加する。入力信号が高レベルである場合にはＮＭＯＳトランジスタは導通、ＰＭＯＳトランジスタは非導通、入力信号が低レベルである場合にはＮＭＯＳトランジスタは非導通、ＰＭＯＳトランジスタは導通となるように各抵抗の値を決定する。 （もっと読む）

【課題】本発明は、トリミング素子のトリミング状態に依らず、消費電流を低減することが可能なトリミング回路を提供することを目的とする。
【解決手段】本発明に係るトリミング回路は、フューズＦと；電源ラインとフューズＦとの間に接続されたスイッチＴｒ１と；その出力信号がトリミングデータＯＵＴとして引き出されるラッチ回路ＦＦと；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、フューズＦとスイッチＴｒ１との接続ノードに現れる電圧信号ａに基づいて開閉制御されるスイッチＴｒ２と；ラッチ回路ＦＦのリセット端と接地ラインとの間に接続され、スイッチＴｒ１と同一の開閉状態に制御されるスイッチＴｒ３と；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、ラッチ回路ＦＦの出力信号ｇに基づいて開閉制御されるスイッチＴｒ４と；スイッチＴｒ１、Ｔｒ３の開閉制御信号ｂ、ｃ及びラッチ回路ＦＦのセット信号ｄを生成する制御回路ＣＴＲＬと；を有して成る構成としている。 （もっと読む）