【課題】ソースフォロア回路を出力段とする複数段構成のオペアンプを用いる帰還型の増幅回路において、入力電圧が比較的高い場合においても、比較的低い電源電圧を用いて十分なダイナミックレンジを確保する。
【解決手段】本発明による増幅回路は、入力信号Ｖｉｎが供給される差動増幅回路２０と、差動増幅回路２０の出力を受けるソースフォロア回路３０と、ソースフォロア回路３０の出力端と差動増幅回路２０の入力端とを接続する帰還回路と、を備え、ソースフォロア回路３０を構成するＭＯＳトランジスタ３１がデプレッション型である。これにより、ＭＯＳトランジスタ３１のゲート電圧をソースフォロア回路３０の出力電圧Ｖｏｕｔ以下とすることができる。つまり、ＭＯＳトランジスタ３１のゲート電圧を低く抑えることができることから、入力電圧が比較的高い場合においても比較的低い電源電圧を用いて十分なダイナミックレンジを確保することが可能となる。 （もっと読む）

【課題】ゼロ点調整による位相補償と進み位相補償とを１つのキャパシタで実現し、回路規模を削減可能な増幅回路を提供する。
【解決手段】本発明による増幅回路は、入力信号が供給される差動増幅回路２０と、差動増幅回路２０の出力を受けるソースフォロア回路３０と、ソースフォロア回路３０の出力端と差動増幅回路２０の入力端とを接続する帰還抵抗１６と、差動増幅回路２０の出力端及びソースフォロア回路３０の入力端の間と、帰還抵抗１６と差動増幅回路２０の入力端の間と、に接続されたキャパシタ１７と、を備えることを特徴とする。キャパシタ１７は、ゼロ点調整による位相補償と進み位相補償の両方を実現する。したがって、回路規模の削減が実現される。 （もっと読む）

【課題】 電源電圧ＶＤＤが低い状態においても、正確に入力電圧の比較を行うことができるコンパレータを提供する。
【解決手段】 差動増幅回路１０の後段のソース接地増幅回路２０Ａにおいて、差動増幅回路１０の出力信号Ｖ２がゲートに与えられるＮチャネル電界効果トランジスタ２１と、その定電流負荷としてのＰチャネル電界効果トランジスタ２２との間にはＰチャネル電界効果トランジスタ２３が介挿されている。Ｐチャネル電界効果トランジスタ２３のゲートには、電圧Ｂ＝ＶＤＤ／２が与えられる。Ｐチャネル電界効果トランジスタ２３は、電源電圧ＶＤＤが低い状態において、差動増幅回路１０に対する入力電圧ＶｒｅｆおよびＶｉｎが一致したときに、Ｐチャネル電界効果トランジスタ２２の動作点を差動増幅回路１０のＰチャネル電界効果トランジスタ１３の動作点に近づける。 （もっと読む）

【課題】アンテナが電波を受信しているか否かに関わらず、オフセット調整を正確に行うことのできる技術を提供する。
【解決手段】電波が存在するハイレベル期間と電波の存在しないローレベル期間との組み合わせにより符号化されたコマンドデータを受信するためのデータ受信装置であって、アンテナを介して前記コマンドデータを受信し、前記コマンドデータを再生した再生信号を出力する受信回路と、前記受信回路のオフセット値を調整するオフセット調整切替回路と、を具備し、前記オフセット調整切替回路は、前記受信回路が前記コマンドデータを受信しているときに、前記コマンドデータの前記ローレベル期間に対応する前記再生信号の論理レベルを判定し、判定結果に基づいて前記オフセット値の調整を行う。 （もっと読む）

【課題】Ｓ／Ｎ比を改善させることができるとともに、スイッチ素子がオンしている間、スルーレートの高速化を可能としたオペアンプを提供する。
【解決手段】反転端子１、非反転端子２、正電源端子３、負電源端子４及び出力端子５を備え、前記出力端子と前記反転端子との間にフィードバック回路Ｒ２を備えたオペアンプであって、２つの位相補正端子６，７とを設け、第一の位相補正端子と第二の位相補正端子との間にコンデンサＣｃと抵抗Ｒｃとの直列回路を接続し、この直列回路を構成するコンデンサと抵抗との接続点に前記コンデンサより容量が大きい第二のコンデンサＣＬの一端を接続し、このコンデンサの他端に入力信号の立ち上がりと同期する信号によりスイッチ制御されるスイッチ素子Ｑ１の一端を接続し、このスイッチ素子の他端に正電源＋ＶＳを接続する。 （もっと読む）

【課題】回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートを改善することができるレールトゥレール型の増幅器を提供する。
【解決手段】入力にそれぞれ接続されたＮＭＯＳトランジスタの差動対ＭＮ１，２及びＰＭＯＳトランジスタの差動対ＭＰ１，２を有し、差動対を構成する各ＮＭＯＳトランジスタのドレイン−ソース間に並列にドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＮＭＯＳトランジスタＭＮ２１，２２と、差動対を構成する各ＰＭＯＳトランジスタのドレイン−ソース間にそのドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＰＭＯＳトランジスタＭＰ２１，２２とを設け、出力段のＤＣバイアスを一定にする。 （もっと読む）

【課題】広い出力電圧範囲において、一定のオフセットを実現する演算増幅回路を提供する。
【解決手段】従来の演算増幅回路３０に対し、オフセット一定化回路２００を設ける。オフセット一定化回路は、演算増幅回路の入力段が備えるPMOS差動電流源ＭＰ１のオン、オフを切換える第１のスイッチと、入力段が備えるNMOS差動電流源ＭＮ１のオン、オフを切換える第２のスイッチと、第１、２スイッチを切換えるタイミングを決定する電圧生成部２３と、第１、２スイッチを制御する制御信号を出力する電圧比較器２１を備え、入力電圧に応じPMOS差動電流源ＭＰ１とNMOS差動電流源ＭＮ１の電流を制御する。 （もっと読む）

【課題】大振幅入力に対応するため、入力差動対を高耐圧素子を用いて構成する必要があった。
【解決手段】カスコードカレントミラー回路２０は、入力差動対１０に能動負荷として接続される。テール電流源３０は、入力差動対１０にテール電流Ｉｔを供給する。定電流源４０は、入力差動対１０と並列に接続され、テール電流源３０に定電流Ｉｃを供給する。定電流源４０により供給される定電流ＩｃはトランジスタＭ７がカットオフしない値に設定される。 （もっと読む）

【課題】電圧依存性のあるＭＯＳ容量を、例えばオペアンプの位相補償用回路素子として使用する際に、オペアンプの入力あるいは出力電圧が如何なる電圧領域でも、ＭＯＳ容量値が減少して位相余裕が減少することがない構成を実現する。
【解決手段】半導体基板上に形成されたゲート電極と拡散層間に絶縁膜を有する構造のＭＯＳ容量を用いた位相補償用回路６を備え、位相補償用回路は第１および第２のＭＯＳ容量１４、１５により構成される。第１のＭＯＳ容量のゲート電極端子と、第２のＭＯＳ容量の拡散層側端子（ゲート電極端子とは反対の端子）が等価的に接続され、第１のＭＯＳ容量の拡散層側端子と第２のＭＯＳ容量のゲート電極端子の間に、電流が流れることにより電位差を発生する電位差発生素子１６が接続される。 （もっと読む）

【課題】増幅回路に生じる利得偏差の問題を解決できて、ＩＣ化にも有効である増幅回路を提供する。
【解決手段】差動アンプ６０の差動の出力のそれぞれを、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）カレントミラーの構成を備える出力回路としての電流増幅回路７０１および７０２で増幅する増幅回路である。電流増幅回路７０１，７０２におけるカレントミラーの電流利得をプログラマブルとし、かつ、カレントミラーのバイアス電流が差動アンプ６０の動作電流に無関係に設定できるようにする。 （もっと読む）

【課題】差動増幅器において、電源立ち上げ時や、モード切替時などの過渡的状態に、出力コモン電圧を所定の電圧に安定に収束させることを可能にする。
【解決手段】差動増幅器３の出力部に補助電流を流すＭＯＳトランジスタＭ６、Ｍ７を設け、かつ補助電流に対応した補正電流をコモンモードフィードバック用比較器７に流すＭＯＳトランジスタＭ１２を設けることにより、差動増幅器３の入力が初期においてダイナミックレンジ外になっても出力コモン電圧を所定の電圧に制御する制御ループを正しくスタートアップさせ、出力コモン電圧を所望の電圧で安定させる。 （もっと読む）

【課題】負荷と差動対をなすトランジスタの間の動作点の電圧を補正する。
【解決手段】差動遅延セルＤＤＣ１乃至ＤＤＣ４には、負荷制御部１、バイアス源２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２がそれぞれ設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は差動対をなし、入力信号を入力する。負荷制御部１は、ＡＤＣ及び比較部を用いて、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、動作点の電圧を補正する。 （もっと読む）

【課題】送信部と受信部とを頻繁に切換えて選択的に稼動させるような条件下であっても
ＤＣオフセット抑制の機能が適切に働き、且つ、小型で簡素な構成を有するダイレクトコ
ンバージョン方式の無線通信装置を提供する。
【解決手段】ベースバンド増幅器の帰還回路に介挿されたローパスフィルタの前段にスイ
ッチを設け、このスイッチによって受信部が非稼動状態にある期間では帰還信号の伝達を
断ってローパスフィルタの容量性素子で帰還信号に相応する信号レベルを維持しておくこ
とにより、受信部の稼動再開に際して、帰還回路のセトリングタイムを大幅に短縮して、
送受信の頻繁な切換りにも適切に応じる。 （もっと読む）

【課題】小回路規模で線形性が高く、高い出力電流効率を実現するOTA回路の提供。
【解決手段】差動入力信号が印加される第１のペアトランジスタ（Ｍ１、Ｍ２）と、前記差動入力信号のコモンモード電圧が印加され第１のペアトランジスタ（Ｍ１、Ｍ２）の出力に並列接続されソースが共通接続される第２のペアトランジスタ（Ｍ３、Ｍ４）と、前記差動入力信号が印加され前記第２のペアトランジスタ（Ｍ３、Ｍ４）にカスコード接続される第３のペアトランジスタ（Ｍ５、Ｍ６）と、前記差動入力信号が印加される第４のペアトランジスタ（Ｍ７、Ｍ８）のゲートへの入力信号が互いに逆相になるように前記第３のペアトランジスタ（Ｍ５、Ｍ６）にカスコード接続され、前記第１と第４のペアトランジスタ（Ｍ１、Ｍ２、Ｍ７、Ｍ８）の共通ソースが、定電流源Ｉ_０で駆動される。 （もっと読む）

【課題】演算増幅器（オペアンプ）のオフセット補正を行うことができる増幅回路を提供する。
【解決手段】入力切替部１０を介してアンプ部２０に入力される電圧信号の入力経路をスイッチ端子５０に入力されるスイッチ信号によって切り替えると共に、スイッチ信号による切替前と切替後のアンプ部２０の出力をサンプルアンドホールド部３０に格納する。そして、それら出力を差動増幅回路部４０で足し合わせることで、アンプ部２０（特に差動対回路部を構成する各トランジスタ）に生じるオフセットをキャンセルする。 （もっと読む）

【課題】消費電流とレイアウト面積を増加させることなく、出力電圧の上昇時と低下時でほぼ等しい応答速度を有するプッシュプル出力型の増幅回路を提供する。
【解決手段】入力信号ＶＩＮ＋，ＶＩＮ−を増幅して差電圧に対応する電圧をノードＮ１３に出力する差動入力部１０と、ノードＮ１３の電圧をレベル変換してノードＮ２２に出力するレベル変換部２０と、電源電圧ＶＳＳと出力ノードＮ３１の間に接続されてノードＮ１３の電圧で制御されるＮＭＯＳ３１及び電源電圧ＶＤＤと出力ノードＮ３１の間に接続されてノードＮ２２の電圧で制御されるＰＭＯＳ３２を有する出力部３０を備えた増幅回路において、ノードＮ２２の電圧が所定の電圧よりも低いときに、電源電圧ＶＤＤからレベル変換部２０のノードＮ２１に電流を供給して動作電流を増加させる電流加算部４０を設け、このレベル変換部２０の増幅度を増加させる。 （もっと読む）

【課題】オフセット電圧の発生を好適に抑制することのできるオペアンプ回路を提供することにある。
【解決手段】出力段回路３０のトランジスタＰ３のドレインにソースが接続され、トランジスタＮ５のドレインにドレインが接続されるトランジスタＰ１１を備えた。このトランジスタＰ１１のゲートには、トランジスタＮ１２のソースが接続される。このトランジスタＮ１２のゲートには、第１入力信号ＩＰが印加される。すなわち、トランジスタＰ３，Ｐ１１間のノードＣの電位Ｖ３は、第１入力信号ＩＰからトランジスタＮ１２のゲート・ソース間電圧Ｖｇｓ１分低下し、トランジスタＰ１１のゲート・ソース間電圧Ｖｇｓ２分上昇した電圧になる。 （もっと読む）

【課題】より短時間でオフセットキャンセルが可能なオペアンプ、並びに一水平期間内を短くすることが可能なラインドライバおよび液晶表示装置を提供することである。
【解決手段】本発明のオペアンプでは、オフセットキャンセル準備期間ＨＣ２における参照電圧を、一水平期間前の一水平期間Ｈ１における出力電圧ＶＯにすることにより、出力電圧ＶＯ（２）はオフセット電圧Ｖｏｆｆ分だけフィードバック制御により変化させればよい構成とすることで、フィードバック制御にかかる時間を従来より短縮化している。また本発明のラインドライバでは、表示データＤ１乃至Ｄ６の出力に用いられないオペアンプがオフセットキャンセル動作が行われ、一水平期間ごとに順次遷移する。よってオフセットキャンセル準備期間を出力期間に埋め込ませる必要がなくなるため、一水平期間のより一層の短縮化が可能となる。 （もっと読む）

【課題】動作範囲の広い増幅器を提供する。
【解決手段】本発明の増幅器は、互いに直列接続された入力段１および入力段１の後段に配された出力段２と、出力段２からの出力信号Ｖｏｕｔｐ・Ｖｏｕｔｍを変換して入力段１の後段から出力段２の入力としてフィードバックするフィードバック段３と、を有し、入力段１、およびフィードバック段３は、それぞれＮＭＯＳトランジスタ４・５、１５・１６の差動対を備え、入力段１から入力された入力信号Ｖｉｎｐ・Ｖｉｎｍを増幅して出力段２から出力する増幅器において、入力段１およびフィードバック段３が同一の電流源２０を共用している。 （もっと読む）

【課題】システム・オン・チップ装置のような電気回路に適した、入力信号のＤＣレベルの変化に感受性がない、改善した入力バッファ増幅器を提供する。
【解決手段】入力バッファ増幅器は、シングルエンド入力部と、差動出力部とを含む。この入力端子は、２つのトランジスタＴ_１およびＴ_２を含む第１差動段２と、２つのトランジスタＴ_３およびＴ_４を含む第２差動段３とに接続されている。該第１差動段２および第２差動段３は、例えば、電流ミラー１０および２０のような、第１および第２の負荷に、さらに接続されている。これらの負荷は、出力端子ＯＵＴ_ＰおよびＯＵＴ_Ｎにおいて差動出力を供給するために、接続されている。入力信号は、バイアス回路４に接続されていて、その基準電圧Ｖｒｅｆは、該入力信号のＤＣレベルに追従する。 （もっと読む）