増幅器及びそれを備えた液晶駆動回路
【課題】回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートを改善することができるレールトゥレール型の増幅器を提供する。
【解決手段】入力にそれぞれ接続されたＮＭＯＳトランジスタの差動対ＭＮ１，２及びＰＭＯＳトランジスタの差動対ＭＰ１，２を有し、差動対を構成する各ＮＭＯＳトランジスタのドレイン−ソース間に並列にドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＮＭＯＳトランジスタＭＮ２１，２２と、差動対を構成する各ＰＭＯＳトランジスタのドレイン−ソース間にそのドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＰＭＯＳトランジスタＭＰ２１，２２とを設け、出力段のＤＣバイアスを一定にする。
【解決手段】入力にそれぞれ接続されたＮＭＯＳトランジスタの差動対ＭＮ１，２及びＰＭＯＳトランジスタの差動対ＭＰ１，２を有し、差動対を構成する各ＮＭＯＳトランジスタのドレイン−ソース間に並列にドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＮＭＯＳトランジスタＭＮ２１，２２と、差動対を構成する各ＰＭＯＳトランジスタのドレイン−ソース間にそのドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＰＭＯＳトランジスタＭＰ２１，２２とを設け、出力段のＤＣバイアスを一定にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器及びそれを備えた液晶駆動回路に関し、特に、増幅器の出力信号をレールトゥレール（Ｒａｉｌ ｔｏ Ｒａｉｌ）動作させ、低消費電力で高い出力ダイナミックレンジ動作が可能な増幅器及びそれを備えた液晶駆動回路に関する。
【背景技術】
【０００２】
従来のレールトゥレール型の増幅器として、入力信号（入力電圧）をＮＭＯＳトランジスタの差動対とＰＭＯＳトランジスタの差動対を有する入力段と、この入力段からの出力電流を加算して出力電圧を生成する出力部とを有しているものが知られている。ここで、レールトゥレールとは、高電位電源の電圧（ＶＤＤ）から低電位電源の電圧（ＶＳＳ）までの電圧範囲を意味する。そして、レールトゥレール型の増幅器とは、入力信号及び出力信号を高電位電源ＶＤＤの電圧から低電位電源ＶＳＳの電圧までの電圧範囲で駆動させる増幅器である。図５は、このような従来の増幅器を示すものである。
【０００３】
図５に示すように、従来の増幅器１００の入力段１０１は、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２の差動対とＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２の差動対を有しており、これらの差動対には入力信号ＩＮＮ、ＩＮＰが入力される。ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２のソースは共通に接続され、電流源Ｉ１０１を介して低電位電源ＶＳＳに接続される。また、ＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２のソースは共通に接続され、電流源Ｉ１０２を介して高電位電源ＶＤＤに接続される。そして、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２のドレイン、ＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２のドレインがそれぞれ入力段１０１の出力となる。
【０００４】
増幅器１００の出力部１０２は、入力段１０１の出力電流ＩＰ１，ＩＰ２，ＩＮ３，ＩＮ４を電流加算し、その結果に応じた電圧ＶＯＵＴを出力する回路であり、第１カレントミラー部１１０と、第２カレントミラー部１１１と、これらのカレントミラー部１１０，１１１に接続された一対のトランジスタ組１１２（トランジスタＭＮ１１０，ＭＰ１１０の組），１１３（トランジスタＭＮ１１１，ＭＰ１１１の組）と、出力段１０４とを有している。
【０００５】
各カレントミラー部１１０，１１１を構成する各２つのトランジスタのカスコード接続部に入力段１０１からの出力電流ＩＰ１，ＩＰ２，ＩＮ３，ＩＮ４がそれぞれ接続されて、入力段１０１から入力信号ＩＮＮ、ＩＮＰに応じて出力される電流が加算され、この加算結果に応じた電圧ＶＯＵＴが出力段１０４から出力されることになる。なお、第１カレントミラー部１１０及び第２カレントミラー部１１１にはそれぞれ所定のバイアス電圧ＶＰ２，ＶＮ２が印加され、各トランジスタ組１１２、１１３には所定のバイアス電圧ＶＮ１，ＶＰ１が印加される。
【０００６】
ところが、以下に説明するように、入力信号の電圧値に応じて出力段１０４のアイドリング電流の値が変わることから、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存などが発生してしまう。
【０００７】
図５に示す増幅器１００の出力段１０４におけるアイドリング電流の値の変化について、図面を参照して具体的に説明する。図６は図５に示す増幅器１００の出力段１０４におけるアイドリング電流の値の変化を説明するための図である。なお、図６においては、増幅器１００の高電位電源ＶＤＤの電圧が３．０Ｖ、低電位電源ＶＳＳの電圧が０Ｖであるときの特性例を示している。
【０００８】
入力信号ＩＮＮ，ＩＮＰとして、高電位電源ＶＤＤの電圧と低電位電源ＶＳＳの電圧との中間付近の電圧が増幅器１００の入力段１０１に入力されると、第１カレントミラー部１１０のカスコード接続部と第２カレントミラー部１１１のカスコード接続部とに、それぞれ同等の正負が反転した電流が入力される。例えば、図６（ａ）に示すように、中間電圧１．５Ｖの入力があると、入力段１０１から５μＡの負電流が第１カレントミラー部１１０の各カスコード接続部へ出力され、入力段１０１から５μＡの正電流が第２カレントミラー部１１１の各カスコード接続部へ出力される。従って、出力段１０４のＰＭＯＳトランジスタＭＰ１０９とＮＭＯＳトランジスタＭＮ１０９には同等の電流（例えば、１０μＡ）が流れる。従って、出力段１０４におけるアイドリング電流は、ＰＭＯＳトランジスタＭＰ１０９とＮＭＯＳトランジスタＭＮ１０９とで同じ電流値になる。
【０００９】
また、入力信号ＩＮＮ，ＩＮＰとして、高電位電源ＶＤＤの電圧に近い電圧が増幅器１００の入力段１０１に入力されると、例えば、図６（ｂ）に示すように、第１カレントミラー部１１０のカスコード接続部に５μＡの負電流が入力され、第２カレントミラー部１１１のカスコード接続部には電流が流れない（０μＡ）。従って、出力段１０４におけるアイドリング電流は、ＰＭＯＳトランジスタＭＰ１０９の電流値（１０μＡ）がＮＭＯＳトランジスタＭＮ１０９の電流値（５μＡ）よりも高くなる。
【００１０】
逆に、入力信号ＩＮＮ，ＩＮＰとして、低電位電源ＶＳＳの電圧に近い電圧が増幅器１００の入力段１０１に入力されると、例えば、図６（ｃ）に示すように、第１カレントミラー部１１０のカスコード接続部には電流が流れず（０μＡ）、第２カレントミラー部１１１のカスコード接続部には５μＡの電流が流れる。従って、出力段１０４におけるアイドリング電流は、ＰＭＯＳトランジスタＭＰ１０９の電流値（５μＡ）よりもＮＭＯＳトランジスタＭＮ１０９の電流値（１０μＡ）が高くなる。
【００１１】
このように、従来の増幅器１００では、入力信号の電圧値により出力段１０４のアイドリング電流の値が変わってしまい、その結果、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存などが発生してしまう。
【００１２】
このような安定度の悪化に対して、図５に図示していない位相補償コンデンサの容量値を増加させることが一般的に行われてきた。
【００１３】
ところが、位相補償コンデンサの容量値の増加は、セトリング時間の悪化によるスルーレートの悪化を招き、しかもレイアウト面積の増加を及ぼす。従って、液晶駆動回路のように増幅器が多数使われる回路に対しては影響が大きい。
【００１４】
これらの問題を解決する手段として、特許文献１には、入力信号を入力するトランジスタ差動対と電流源からなる差動入力回路に、この差動入力回路に対応して、更にダミーのトランジスタ対とダミーの電流源からなる差動入力回路と設け、ダミーの電流源を制御する増幅器が開示されている。
【００１５】
また、上記問題を解決する手段として、特許文献２には、入力信号を入力する差動トランジスタ対のバイアス電圧をバイアス回路によって制御する増幅器が開示されている。
【００１６】
更に、上記問題を解決する手段として、特許文献３には、図７に示すように、入力段１０１’におけるＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２の差動対とＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２の差動対とにそれぞれ、逆の導電型のトランジスタからなるトランジスタ対ＭＰ１３１，ＭＰ１３２とＭＮ１３１，ＭＮ１３２を設けることにより、このトランジスタ対も入力信号ＩＮＮ，ＩＮＰに応じて動作させて、出力段のアイドリング電流を一定にする増幅器が記載されている。
【特許文献１】特開２００４−２０１０６４号公報
【特許文献２】特開２０００−１９８３６７２号公報
【特許文献３】特開平１１−２７０６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献１に記載の増幅器では、トランスコンダクタンスｇｍを一定化するために複雑な回路が必要になってしまい、返ってレイアウト面積の増加を及ぼしてしまうことになる。また消費電流の増加が発生してしまうことにもなる。
【００１８】
また、特許文献２に記載の増幅器では、バックゲート電圧を制御しなければならず、半導体プロセス上においてバックゲートに任意の電圧を与えることができなくてはならないという制約がある。しかも、バックゲート制御のためラッチアップを起こしやすい問題がある。
【００１９】
また、特許文献３に記載の増幅器では、並列に接続したダミーのＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値のバラツキの影響を受けるため、入力差動対がオフする入力電圧において並列に接続したダミーのトランジスタ対に電流が切り替わることを保証することができない。また、ダミーのトランジスタ対がオンして差動対のＭＯＳトランジスタがオフした状態では、オフした差動対のＭＯＳトランジスタのソース電位（電流源が接続されたノード）が変動してしまい、過渡応答の悪化を招くことになる。
【００２０】
このように、上記の改善方法ではいずれも、回路電流の増加や回路の複雑化（レイアウト面積増大）あるいは、スルーレート悪化、オフセット電圧の入力電圧依存性、プロセス上の制約、ラッチアップなどといった問題があった。
【００２１】
本発明は、かかる課題を解決するためになされたものであり、回路規模や消費電流の増加を抑え、安定度を向上しつつスルーレートの改善を実現する増幅器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
請求項１に記載の発明は、入力信号をそれぞれ入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタとを備える。
【００２３】
また、請求項２に記載の発明は、請求項１に記載の発明において、高電位電源と低電位電源との間に設けられ、前記第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対の各ドレインからの出力に基づいた電圧を出力する出力段を備え、前記一対の第１導電型トランジスタに入力する前記所定のバイアス電圧を、前記低電位電源の電圧値に、前記第１導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第１電流源の動作電圧の値とを加算した値の電圧とし、前記一対の第２導電型トランジスタに入力する前記所定のバイアス電圧を、前記高電位電源の電圧値から、当該第２導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第２の電流源の動作電圧の値とを減算した値の電圧としたことを特徴とする。
【００２４】
また、請求項３に記載の発明は、液晶パネルを駆動する液晶駆動回路であって、入力されるシリアル画像信号をデコードすると共に、前記液晶パネルの垂直ライン毎の駆動用デジタル信号を出力するレジスタと、前記駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して前記液晶パネルに出力する増幅器を複数有する増幅器群と、を有し、前記増幅器は、前記駆動用アナログ信号を入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタとを備えた。
【発明の効果】
【００２５】
本発明によれば、入力電圧によらず出力段のＤＣバイアス電圧やアイドリング電流を一定にすることができ、その結果、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存を抑制することができる。しかも、位相補償容量値を削減することができることから、スルーレートを改善することができる。
【発明を実施するための最良の形態】
【００２６】
本発明に係る実施形態における液晶表示回路は、ＮＭＯＳトランジスタ（第１導電型トランジスタ）の差動対とＰＭＯＳトランジスタ（第２導電型トランジスタ）の差動対を有する入力段を含むレールトゥレール型の増幅器を備えている。
【００２７】
入力段には、入力信号にそれぞれ接続されたＮＭＯＳトランジスタの差動対及びＰＭＯＳトランジスタの差動対と、ＮＭＯＳトランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１の電流源と、ＰＭＯＳトランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２の電流源とを有する。
【００２８】
しかも、差動対を構成する各ＮＭＯＳトランジスタのドレイン及びソースにドレイン及びソースをそれぞれ接続し、かつ所定のバイアス電圧をゲートに入力した一対のＮＭＯＳトランジスタ（以下、「ダミーＮＭＯＳトランジスタ」とも呼ぶ。）と、差動対を構成する各ＰＭＯＳトランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＰＭＯＳトランジスタ（以下、「ダミーＰＭＯＳトランジスタ」とも呼ぶ。）とを有する。
【００２９】
そして、同相の入力信号ＩＮＮ，ＩＮＰに対して、上記一対のダミーＮＭＯＳトランジスタは、ＮＭＯＳトランジスタの差動対に対して相補的に動作し、また、上記一対のダミーＰＭＯＳトランジスタは、ＰＭＯＳトランジスタの差動対に対して相補的に動作する。
【００３０】
従って、入力電圧によらずに、出力段のＤＣバイアス電流及びバイアス電圧が一定になり、増幅器において、回路規模や消費電流の増加を抑え、安定度を向上しつつスルーレートの改善を実現することが可能となる。
【００３１】
≪第１実施形態≫
以下、本実施形態の増幅器の具体的構成について図面を参照して説明する。本実施形態の増幅器は、以下に説明する液晶駆動回路に内蔵されるものであり、以下、まず液晶駆動回路の構成について説明する。
【００３２】
図１は本実施形態における液晶駆動回路の構成を示す図である。この液晶駆動回路は、半導体集積回路で構成され、入力されたデータに基づいて液晶パネルを駆動する液晶ドライバである。以下、この発明の実施の形態について図面を参照して説明する。
【００３３】
図１に示す液晶駆動回路（ソースドライバ回路）は、入力されるシリアル画像信号に基づいて、液晶パネルのデータ線に駆動信号を水平ライン毎に順次切り替えて出力する機能を有するものである。
【００３４】
この液晶駆動回路２０は、図１に示すように、入力されるシリアル画像信号をデコードすると共に、液晶パネルの垂直ライン毎の駆動用デジタル信号を出力するレジスタ２１と、これらの駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するＤ／Ａ変換回路部（デジタル−アナログ変換回路部）２２と、このＤ／Ａ変換回路部２２から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して液晶パネルに出力する増幅器群２３とを有している。
【００３５】
Ｄ／Ａ変換回路部２２は、複数の基準電圧を発生する基準電圧発生器３１と、複数の基準電圧から駆動用デジタル信号に応じた電圧を選択して出力する複数のセレクタ３０とからなり、垂直ライン毎の駆動用デジタル信号に基づいて、各セレクタ３０を制御して複数の駆動用アナログ信号へ変換して出力する。
【００３６】
増幅器群２３は、複数のレールトゥレール型の増幅器１から構成され、各セレクタ３０から出力される駆動用アナログ信号を電流増幅して液晶パネルに出力する。
【００３７】
ここで、液晶駆動回路２０は、液晶パネルを駆動するものであることから、増幅器１の数（ＣＨ数）が数百以上必要とされる。そして、ＣＨ数の多い高精細な用途の液晶駆動回路においては、そのレイアウト面積の削減が要求され、加えてモバイル用途向けには特に低消費電力が求められる。
【００３８】
そこで、本実施形態における増幅器１を以下のように構成しており、レイアウト面積の削減を可能としている。すなわち、本実施形態における増幅器１は、その回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートの改善を実現するものであり、以下その構成を具体的に図面を参照し説明する。図２は図１に示す増幅器１の構成を示す図である。
【００３９】
図２に示すように、本実施形態における増幅器１は、Ｄ／Ａ変換回路部２２から出力される駆動用アナログ信号を入力信号ＩＮＮ、ＩＮＰとして入力する入力段２と、この入力段２からの出力に応じた出力電圧ＶＯＵＴを生成する出力部３とを備えている。
【００４０】
入力段２は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の差動対とＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対とを有しており、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とに入力信号ＩＮＮが入力され、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２とに入力信号ＩＮＰが入力される。また、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の各ソースは共通に接続され、さらにバイアス電流を供給する第１の電流源Ｉ１を介して低電位電源ＶＳＳに接続される。また、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の各ソースは共通に接続され、さらにバイアス電流を供給する第２の電流源Ｉ２を介して高電位電源ＶＤＤに接続される。
【００４１】
そして、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の差動対とＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対は、入力信号ＩＮＮ，ＩＮＰが低位レベルの入力のときには、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対が動作し、入力信号ＩＮＮ，ＩＮＰが高位レベルの入力のときには、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の差動対が動作し、入力信号ＩＮＮ，ＩＮＰが中位レベルの入力のときには、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対とＮＭＯＳトランジスタＭＮ１，ＭＮ２とが共に動作する。
【００４２】
さらに、増幅器１の入力段２には、差動対を構成するトランジスタのドレイン−ソースに同導電型のトランジスタ（以下、「ダミートランジスタ」とも呼ぶ。）のドレイン−ソースを並列に接続しており、各ダミートランジスタのゲートには所定のバイアス電圧を印加している。
【００４３】
より具体的には、入力段２には、ＮＭＯＳトランジスタＭＮ１のドレインとソースとにそれぞれドレインとソースとを接続したダミーＮＭＯＳトランジスタＭＮ２１と、ＮＭＯＳトランジスタＭＮ２のドレインとソースとにそれぞれドレインとソースとを接続したダミーＮＭＯＳトランジスタＭＮ２２と、ＰＭＯＳトランジスタＭＰ１のドレインとソースとにそれぞれドレインとソースとを接続したダミーＰＭＯＳトランジスタＭＰ２１と、ＰＭＯＳトランジスタＭＰ２のドレインとソースとにそれぞれドレインとソースとを接続したダミーＰＭＯＳトランジスタＭＰ２２とを備えている。
【００４４】
そして、ダミーＮＭＯＳトランジスタＭＮ２１のゲートとダミーＮＭＯＳトランジスタＭＮ２２のゲートは、共通のバイアス入力ノードに接続され、所定のバイアス電圧ＶＮ３が印加される。また、ダミーＰＭＯＳトランジスタＭＰ２１のゲートとダミーＰＭＯＳトランジスタＭＰ２２のゲートは、共通のバイアス入力ノードに接続され、所定のバイアス電圧ＶＰ３が印加される。
【００４５】
このように、ダミーＮＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲート電圧を電圧ＶＮ３でバイアスすることにより、入力信号ＩＮＮ，ＩＮＰの電圧がＶＮ３以下になると、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の差動対はオフになるが、相補的に一対のダミーＮＭＯＳトランジスタＭＮ２１，ＭＮ２２に、入力信号ＩＮＮ，ＩＮＰの電圧に応じた電流が流れるようになる。同様に、ダミーＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲート電圧を電圧ＶＰ３バイアスすることにより、入力信号ＩＮＮ，ＩＮＰの電圧がＶＰ３以上になると、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対はオフになるが、相補的に一対のダミーＰＭＯＳトランジスタＭＰ２１，ＭＰ２２に、入力信号ＩＮＮ，ＩＮＰの電圧に応じた電流が流れるようになる。従って、出力段のＤＣバイアス電流を一定にすることができる。なお、図示していないが位相補償容量の値は、従来の値よりも小さくすることができる。
【００４６】
このように入力段２を構成していることから、入力信号ＩＮＮ，ＩＮＰの電圧値の変化に係りなく、後述する出力段５のＤＣバイアス電流及びバイアス電圧を一定にすることができ、回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートの改善を実現することが可能となる。
【００４７】
すなわち、従来の増幅器（例えば、図５参照）では、上述したように入力信号ＩＮＮ，ＩＮＰの電圧の状態により出力段１０４のＰＭＯＳトランジスタＭＰ１０９及びＮＭＯＳトランジスタＭＮ１０９のＤＣバイアス電流が変化することから、このバイアス電流の変化が入力オフセット電圧の変化として現れていた。また、入力信号の電圧によってＤＣバイアス電圧が変化するために、大振幅動作をさせた場合にオーバーシュートやアンダーシュートが発生したり（図３に示す（１）の特性を参照）、微少発振をしたりするなど安定度の悪化があり、これを防ぐため位相補償容量の増加が必要であった。
【００４８】
しかし、本実施形態における増幅器１では、ＤＣバイアス電流が一定となることから出力段５のバイアス電流の減少に伴う位相余裕の減少もなく、また、ＤＣバイアスの電圧値が一定であるため、大振幅動作時にオーバーシュートやアンダーシュートの発生や入力オフセット電圧の変化も発生しなくなる。図３には、入力信号ＩＮＮ，ＩＮＰが中間電圧から低位レベルの電圧へ変化したとき、及び中間電圧から高位レベルの電圧に変化したときの増幅器１の出力電圧ＶＯＵＴの波形（図３に示す（２）参照）と、従来の増幅器１００の出力電圧ＶＯＵＴの波形（図３に示す（１）参照）をそれぞれ示す。この図３に示すように、本実施形態における増幅器１では、オーバーシュートやアンダーシュートの発生が抑制されていることがわかる。
【００４９】
しかも、本実施形態における増幅器１では、図７に示す従来の増幅器１００’のようなＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値のバラツキによる影響を受けずに、ダミートランジスタ対と差動対との電流を切り替えることができ、差動対を構成するＭＯＳトランジスタのソース電位の変動による過渡応答悪化も抑止することができることになる。
【００５０】
従って、上述のように、本実施形態における増幅器１では、回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートの改善を実現することが可能となる。
【００５１】
ここで、バイアス電圧ＶＮ３，ＶＰ３の電圧値は、レールトゥレール入力範囲を実現するために、以下のように設定すること望ましい。なお、ＶmngsはダミーＮＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲート−ソース間電圧（トランジスタオン時）、ＶmpgsはダミーＰＭＯＳトランジスタＭＰ２１，ＭＰ２２のゲート−ソース間電圧（トランジスタオン時）、Ｖov１は第１の電流源Ｉ１が動作する最低電圧、Ｖov２は第２の電流源Ｉ２が動作する最低電圧である。
ＶＮ３＝ＶＳＳ＋Ｖmngs＋Ｖov１ ・・・（１）
ＶＰ３＝ＶＤＤ−（Ｖmpgs＋Ｖov２） ・・・（２）
【００５２】
このように、バイアス電圧ＶＮ３を、低電位電源ＶＳＳの電圧値に、ＮＭＯＳトランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値Ｖmngsと、第１の電流源Ｉ１の動作電圧の値Ｖov１とを加算した値の電圧とすることが望ましい。また、バイアス電圧ＶＰ３を、高電位電源ＶＤＤの電圧値から、ＰＭＯＳトランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値Ｖmpgsと、前記第２の電流源の動作電圧の値Ｖov２とを減算した値の電圧とすることが望ましい。なお、Ｖov１，Ｖov２は、第１の電流源Ｉ１，Ｉ２がＭＯＳトランジスタで構成されている場合には、そのＭＯＳトランジスタのオーバードライブ電圧（Ｖgs−Ｖth）となる。
【００５３】
次に、出力部３の構成について、図２を参照して具体的に説明する。
【００５４】
出力部３は、入力段２の出力電流ＩＰ１，ＩＰ２，ＩＮ３，ＩＮ４を入力し、その入力結果に基づいた電圧ＶＯＵＴを出力するＡＢ級出力段であり、第１カレントミラー部１０と、第２カレントミラー部１１と、これらのカレントミラー部１０，１１に接続された一対のトランジスタ組１２（トランジスタＭＮ１０，ＭＰ１０の組），１３（トランジスタＭＮ１１，ＭＰ１１の組）と、出力段５とを有している。
【００５５】
第１カレントミラー部１０は、カスコード接続された２つのＰＭＯＳトランジスタＭＰ５，ＭＰ７と、同じくカスコード接続された２つのＰＭＯＳトランジスタＭＰ６，ＭＰ８とを有している。ＰＭＯＳトランジスタＭＰ５，ＭＰ６のソースはそれぞれ高電位電源ＶＤＤの電圧に接続され、そのドレインはそれぞれＰＭＯＳトランジスタＭＰ７，ＭＰ８のソースに接続される。また、ＰＭＯＳトランジスタＭＰ５のゲートはＰＭＯＳトランジスタＭＰ６のゲート及びＰＭＯＳトランジスタＭＰ７のドレインに接続される。また、ＰＭＯＳトランジスタＭＰ７のゲートはＰＭＯＳトランジスタＭＰ８のゲートと所定のバイアス電圧ＶＰ２が印加される。また、ＰＭＯＳトランジスタＭＰ５とＭＰ７とのカスコード接続部には、入力段２の出力電流ＩＰ１が入力され、ＰＭＯＳトランジスタＭＰ６とＭＰ８とのカスコード接続部には、入力段２の出力電流ＩＰ２が入力される。
【００５６】
第２カレントミラー部１１は、カスコード接続された２つのＮＭＯＳトランジスタＭＮ５,ＭＮ７と、同じくカスコード接続された２つのＮＭＯＳトランジスタＭＮ６,ＭＮ８とを有している。ＮＭＯＳトランジスタＭＮ５，ＭＮ６のソースはそれぞれ低電位電源ＶＳＳの電圧に接続され、そのドレインはそれぞれＮＭＯＳトランジスタＭＮ７，ＭＮ８のソースに接続される。また、ＮＭＯＳトランジスタＭＮ５のゲートはＮＭＯＳトランジスタＭＮ６のゲート及びＮＭＯＳトランジスタＭＮ７のドレインに接続される。また、ＮＭＯＳトランジスタＭＮ７のゲートはＮＭＯＳトランジスタＭＮ８のゲートと所定のバイアス電圧ＶＮ２が印加される。また、ＮＭＯＳトランジスタＭＮ５とＭＮ７とのカスコード接続部には、入力段２の出力電流ＩＮ３が入力され、ＮＭＯＳトランジスタＭＮ６とＭＮ８とのカスコード接続部には、入力段２の出力電流ＩＮ４が入力される。
【００５７】
一対のトランジスタ組１２は、ＮＭＯＳトランジスタＭＮ１０とＰＭＯＳトランジスタＭＰ１０とからなり、ＰＭＯＳトランジスタＭＰ７のドレインとＮＭＯＳトランジスタＮＭ７のドレインとの間に接続される。ＮＭＯＳトランジスタＭＮ１０のソースとドレインとはそれぞれＰＭＯＳトランジスタＭＰ１０のドレインとソースとに接続される。そして、ＮＭＯＳトランジスタＭＮ１０のゲートには所定バイアス電圧ＶＮ１が印加され、ＰＭＯＳトランジスタＭＰ１０のゲートには所定バイアス電圧ＶＰ１が印加される。
【００５８】
一対のトランジスタ組１３は、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１とからなり、ＰＭＯＳトランジスタＭＰ８のドレインとＮＭＯＳトランジスタＮＭ８のドレインとの間に接続される。ＮＭＯＳトランジスタＭＮ１１のソースとドレインとはそれぞれＰＭＯＳトランジスタＭＰ１１のドレインとソースとに接続される。そして、ＮＭＯＳトランジスタＭＮ１１のゲートには所定バイアス電圧ＶＮ１が印加され、ＰＭＯＳトランジスタＭＰ１１のゲートには所定バイアス電圧ＶＰ１が印加される。
【００５９】
ここで、上述したバイアス電圧ＶＮ１，ＶＰ１，ＶＮ２，ＶＰ２は以下の式（３）〜（６）で表される電圧に設定される。なお、Ｖmn５gs，Ｖmn７gs及びＶmn１０gsはそれぞれＮＭＯＳトランジスタＭＮ５，ＭＮ７及びＭＮ１０のゲート−ソース間電圧（トランジスタオン時）、Ｖmp５gs，Ｖmp７gs及びＶmp１０gsはそれぞれＰＭＯＳトランジスタＭＰ５，ＭＰ７及びＭＰ１０のゲート−ソース間電圧（トランジスタオン時）、ＶthnはＮＭＯＳトランジスタＭＮ５の閾値電圧、ＶthpはＰＭＯＳトランジスタＭＰ５の閾値電圧である。
ＶＮ１＝ＶＳＳ＋Ｖmn５gs＋Ｖmn１０gs ・・・（３）
ＶＮ２＝ＶＳＳ＋Ｖmn７gs＋（Ｖmn５gs−Ｖthn） ・・・（４）
ＶＰ１＝ＶＤＤ−（Ｖmp５gs＋Ｖmp１０gs） ・・・（５）
ＶＰ２＝ＶＤＤ−｛Ｖmp７gs＋（Ｖmp５gs−Ｖthp）｝ ・・・（６）
ここで、例えば、高電位電源ＶＤＤの電圧値を３Ｖ、低電位電源ＶＳＳの電圧を０Ｖ、各ＭＯＳトランジスタのＶgsを０.８V、Ｖthnを０.５Ｖ、Ｖthpを０.５Ｖとすると、ＶＰ１＝１.４Ｖ、ＶＰ２＝１.９Ｖ、ＶＮ１＝１.６Ｖ、ＶＮ２＝１.１Ｖとなる。
【００６０】
出力段５は、高電位電源ＶＤＤの電圧と低電位電源ＶＳＳの電圧との間に直列に接続されたＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とからなる。ＰＭＯＳトランジスタＭＰ９のソースは高電位電源ＶＤＤの電圧に接続され、そのドレインはＮＭＯＳトランジスタＭＮ９のドレインに接続される。ＮＭＯＳトランジスタＭＮ９のソースは低電位電源ＶＳＳの電圧に接続される。また、ＰＭＯＳトランジスタＭＰ９のゲートにはＰＭＯＳトランジスタＭＰ８のドレインに接続され、ＮＭＯＳトランジスタＭＮ９のゲートにはＮＭＯＳトランジスタＭＮ８のドレインに接続される。
【００６１】
以上のように出力部３が構成されており、第１カレントミラー部１０のＰＭＯＳトランジスタＭＰ５，ＭＰ６には、それぞれ入力段２からの出力電流ＩＰ１,ＩＰ２が加算された電流が流れる。また、第２カレントミラー部１１のＮＭＯＳトランジスタＭＮ５，ＭＮ６には、それぞれ入力段２からの出力電流ＩＮ３,ＩＮ４が加算された電流が流れる。そして、このように加算された電流に応じた電圧ＶＯＵＴが出力段５から出力される。
【００６２】
以上のように構成されていることから、本実施形態における増幅器１は、入力信号ＩＮＮ，ＩＮＰの電圧によらず出力段５のＤＣバイアス電圧やアイドリング電流を一定にすることができ、その結果、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存を抑制することができる。また、入力信号ＩＮＮ，ＩＮＰの電圧範囲によらず軽負荷時の安定度を高めることができ、またセトリング時間の短縮化が可能になる。しかも、位相補償容量値を削減することができることから、スルーレートを改善することができ、さらに、レイアウト面積の減少につながり、液晶駆動回路における多ＣＨ化が可能となる。なお、出力段５の構成は、上述したものに限られず、適宜選択が可能である。
【００６３】
≪第２実施形態≫
次に、第２実施形態の液晶駆動回路における増幅器１’の構成について図面を参照して具体的に説明する。図４は第２実施形態の液晶駆動回路における増幅器の構成を示す図である。本第２実施形態における増幅器１’は、第１実施形態の増幅器１と同一の回路であるが、ダミートランジスタＭＮ２１，ＭＮ２２，ＭＰ２１，ＭＰ２２のゲートへ印加するバイアス電圧ＶＮ３，ＶＰ３を、第２カレントミラー部１１及び第１カレントミラー部１０のバイアス電圧ＶＮ２，ＶＰ２と同一にしたものである。
【００６４】
このように、ダミートランジスタへのバイアス電圧ＶＮ３，ＶＰ３を、カレントミラー部のバイアス電圧ＶＮ２，ＶＰ２と共通にすることによって、ダミートランジスタへのバイアス電圧ＶＮ３，ＶＰ３を生成するための電圧生成回路が不要となり、レイアウト面積を更に減少させることができる。
【００６５】
このとき、バイアス電圧ＶＮ２，ＶＰ２の電圧は、上述した式（１），（２）に示される値に調整することが望ましい。
【００６６】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【００６７】
例えば、上述した実施形態においては、トランジスタとしてＭＯＳトランジスタを用いて説明したが、これに限定しているわけではなくバイポーラＴＲにも適用可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態における液晶表示装置用ドライバの構成を示す図である。
【図２】図１に示す増幅器の構成を示す図である。
【図３】図１に示す増幅器の特性を示す図である。
【図４】第２実施形態における他の増幅器の構成を示す図である。
【図５】従来の増幅器の構成を示す図である。
【図６】従来の増幅器のアイドリング電流の変化を示す図である。
【図７】従来の増幅器の他の構成を示す図である。
【符号の説明】
【００６９】
１ 増幅器
２ 入力段
３ 出力部
５ 出力段
１０ 第１カレントミラー部
１１ 第２カレントミラー部
１２，１３ トランジスタ組
２０ 液晶駆動回路
２１ レジスタ
２２ Ｄ／Ａ変換回路ブロック
２３ 増幅器ブロック
【技術分野】
【０００１】
本発明は、増幅器及びそれを備えた液晶駆動回路に関し、特に、増幅器の出力信号をレールトゥレール（Ｒａｉｌ ｔｏ Ｒａｉｌ）動作させ、低消費電力で高い出力ダイナミックレンジ動作が可能な増幅器及びそれを備えた液晶駆動回路に関する。
【背景技術】
【０００２】
従来のレールトゥレール型の増幅器として、入力信号（入力電圧）をＮＭＯＳトランジスタの差動対とＰＭＯＳトランジスタの差動対を有する入力段と、この入力段からの出力電流を加算して出力電圧を生成する出力部とを有しているものが知られている。ここで、レールトゥレールとは、高電位電源の電圧（ＶＤＤ）から低電位電源の電圧（ＶＳＳ）までの電圧範囲を意味する。そして、レールトゥレール型の増幅器とは、入力信号及び出力信号を高電位電源ＶＤＤの電圧から低電位電源ＶＳＳの電圧までの電圧範囲で駆動させる増幅器である。図５は、このような従来の増幅器を示すものである。
【０００３】
図５に示すように、従来の増幅器１００の入力段１０１は、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２の差動対とＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２の差動対を有しており、これらの差動対には入力信号ＩＮＮ、ＩＮＰが入力される。ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２のソースは共通に接続され、電流源Ｉ１０１を介して低電位電源ＶＳＳに接続される。また、ＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２のソースは共通に接続され、電流源Ｉ１０２を介して高電位電源ＶＤＤに接続される。そして、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２のドレイン、ＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２のドレインがそれぞれ入力段１０１の出力となる。
【０００４】
増幅器１００の出力部１０２は、入力段１０１の出力電流ＩＰ１，ＩＰ２，ＩＮ３，ＩＮ４を電流加算し、その結果に応じた電圧ＶＯＵＴを出力する回路であり、第１カレントミラー部１１０と、第２カレントミラー部１１１と、これらのカレントミラー部１１０，１１１に接続された一対のトランジスタ組１１２（トランジスタＭＮ１１０，ＭＰ１１０の組），１１３（トランジスタＭＮ１１１，ＭＰ１１１の組）と、出力段１０４とを有している。
【０００５】
各カレントミラー部１１０，１１１を構成する各２つのトランジスタのカスコード接続部に入力段１０１からの出力電流ＩＰ１，ＩＰ２，ＩＮ３，ＩＮ４がそれぞれ接続されて、入力段１０１から入力信号ＩＮＮ、ＩＮＰに応じて出力される電流が加算され、この加算結果に応じた電圧ＶＯＵＴが出力段１０４から出力されることになる。なお、第１カレントミラー部１１０及び第２カレントミラー部１１１にはそれぞれ所定のバイアス電圧ＶＰ２，ＶＮ２が印加され、各トランジスタ組１１２、１１３には所定のバイアス電圧ＶＮ１，ＶＰ１が印加される。
【０００６】
ところが、以下に説明するように、入力信号の電圧値に応じて出力段１０４のアイドリング電流の値が変わることから、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存などが発生してしまう。
【０００７】
図５に示す増幅器１００の出力段１０４におけるアイドリング電流の値の変化について、図面を参照して具体的に説明する。図６は図５に示す増幅器１００の出力段１０４におけるアイドリング電流の値の変化を説明するための図である。なお、図６においては、増幅器１００の高電位電源ＶＤＤの電圧が３．０Ｖ、低電位電源ＶＳＳの電圧が０Ｖであるときの特性例を示している。
【０００８】
入力信号ＩＮＮ，ＩＮＰとして、高電位電源ＶＤＤの電圧と低電位電源ＶＳＳの電圧との中間付近の電圧が増幅器１００の入力段１０１に入力されると、第１カレントミラー部１１０のカスコード接続部と第２カレントミラー部１１１のカスコード接続部とに、それぞれ同等の正負が反転した電流が入力される。例えば、図６（ａ）に示すように、中間電圧１．５Ｖの入力があると、入力段１０１から５μＡの負電流が第１カレントミラー部１１０の各カスコード接続部へ出力され、入力段１０１から５μＡの正電流が第２カレントミラー部１１１の各カスコード接続部へ出力される。従って、出力段１０４のＰＭＯＳトランジスタＭＰ１０９とＮＭＯＳトランジスタＭＮ１０９には同等の電流（例えば、１０μＡ）が流れる。従って、出力段１０４におけるアイドリング電流は、ＰＭＯＳトランジスタＭＰ１０９とＮＭＯＳトランジスタＭＮ１０９とで同じ電流値になる。
【０００９】
また、入力信号ＩＮＮ，ＩＮＰとして、高電位電源ＶＤＤの電圧に近い電圧が増幅器１００の入力段１０１に入力されると、例えば、図６（ｂ）に示すように、第１カレントミラー部１１０のカスコード接続部に５μＡの負電流が入力され、第２カレントミラー部１１１のカスコード接続部には電流が流れない（０μＡ）。従って、出力段１０４におけるアイドリング電流は、ＰＭＯＳトランジスタＭＰ１０９の電流値（１０μＡ）がＮＭＯＳトランジスタＭＮ１０９の電流値（５μＡ）よりも高くなる。
【００１０】
逆に、入力信号ＩＮＮ，ＩＮＰとして、低電位電源ＶＳＳの電圧に近い電圧が増幅器１００の入力段１０１に入力されると、例えば、図６（ｃ）に示すように、第１カレントミラー部１１０のカスコード接続部には電流が流れず（０μＡ）、第２カレントミラー部１１１のカスコード接続部には５μＡの電流が流れる。従って、出力段１０４におけるアイドリング電流は、ＰＭＯＳトランジスタＭＰ１０９の電流値（５μＡ）よりもＮＭＯＳトランジスタＭＮ１０９の電流値（１０μＡ）が高くなる。
【００１１】
このように、従来の増幅器１００では、入力信号の電圧値により出力段１０４のアイドリング電流の値が変わってしまい、その結果、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存などが発生してしまう。
【００１２】
このような安定度の悪化に対して、図５に図示していない位相補償コンデンサの容量値を増加させることが一般的に行われてきた。
【００１３】
ところが、位相補償コンデンサの容量値の増加は、セトリング時間の悪化によるスルーレートの悪化を招き、しかもレイアウト面積の増加を及ぼす。従って、液晶駆動回路のように増幅器が多数使われる回路に対しては影響が大きい。
【００１４】
これらの問題を解決する手段として、特許文献１には、入力信号を入力するトランジスタ差動対と電流源からなる差動入力回路に、この差動入力回路に対応して、更にダミーのトランジスタ対とダミーの電流源からなる差動入力回路と設け、ダミーの電流源を制御する増幅器が開示されている。
【００１５】
また、上記問題を解決する手段として、特許文献２には、入力信号を入力する差動トランジスタ対のバイアス電圧をバイアス回路によって制御する増幅器が開示されている。
【００１６】
更に、上記問題を解決する手段として、特許文献３には、図７に示すように、入力段１０１’におけるＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２の差動対とＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２の差動対とにそれぞれ、逆の導電型のトランジスタからなるトランジスタ対ＭＰ１３１，ＭＰ１３２とＭＮ１３１，ＭＮ１３２を設けることにより、このトランジスタ対も入力信号ＩＮＮ，ＩＮＰに応じて動作させて、出力段のアイドリング電流を一定にする増幅器が記載されている。
【特許文献１】特開２００４−２０１０６４号公報
【特許文献２】特開２０００−１９８３６７２号公報
【特許文献３】特開平１１−２７０６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献１に記載の増幅器では、トランスコンダクタンスｇｍを一定化するために複雑な回路が必要になってしまい、返ってレイアウト面積の増加を及ぼしてしまうことになる。また消費電流の増加が発生してしまうことにもなる。
【００１８】
また、特許文献２に記載の増幅器では、バックゲート電圧を制御しなければならず、半導体プロセス上においてバックゲートに任意の電圧を与えることができなくてはならないという制約がある。しかも、バックゲート制御のためラッチアップを起こしやすい問題がある。
【００１９】
また、特許文献３に記載の増幅器では、並列に接続したダミーのＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値のバラツキの影響を受けるため、入力差動対がオフする入力電圧において並列に接続したダミーのトランジスタ対に電流が切り替わることを保証することができない。また、ダミーのトランジスタ対がオンして差動対のＭＯＳトランジスタがオフした状態では、オフした差動対のＭＯＳトランジスタのソース電位（電流源が接続されたノード）が変動してしまい、過渡応答の悪化を招くことになる。
【００２０】
このように、上記の改善方法ではいずれも、回路電流の増加や回路の複雑化（レイアウト面積増大）あるいは、スルーレート悪化、オフセット電圧の入力電圧依存性、プロセス上の制約、ラッチアップなどといった問題があった。
【００２１】
本発明は、かかる課題を解決するためになされたものであり、回路規模や消費電流の増加を抑え、安定度を向上しつつスルーレートの改善を実現する増幅器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
請求項１に記載の発明は、入力信号をそれぞれ入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタとを備える。
【００２３】
また、請求項２に記載の発明は、請求項１に記載の発明において、高電位電源と低電位電源との間に設けられ、前記第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対の各ドレインからの出力に基づいた電圧を出力する出力段を備え、前記一対の第１導電型トランジスタに入力する前記所定のバイアス電圧を、前記低電位電源の電圧値に、前記第１導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第１電流源の動作電圧の値とを加算した値の電圧とし、前記一対の第２導電型トランジスタに入力する前記所定のバイアス電圧を、前記高電位電源の電圧値から、当該第２導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第２の電流源の動作電圧の値とを減算した値の電圧としたことを特徴とする。
【００２４】
また、請求項３に記載の発明は、液晶パネルを駆動する液晶駆動回路であって、入力されるシリアル画像信号をデコードすると共に、前記液晶パネルの垂直ライン毎の駆動用デジタル信号を出力するレジスタと、前記駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して前記液晶パネルに出力する増幅器を複数有する増幅器群と、を有し、前記増幅器は、前記駆動用アナログ信号を入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタとを備えた。
【発明の効果】
【００２５】
本発明によれば、入力電圧によらず出力段のＤＣバイアス電圧やアイドリング電流を一定にすることができ、その結果、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存を抑制することができる。しかも、位相補償容量値を削減することができることから、スルーレートを改善することができる。
【発明を実施するための最良の形態】
【００２６】
本発明に係る実施形態における液晶表示回路は、ＮＭＯＳトランジスタ（第１導電型トランジスタ）の差動対とＰＭＯＳトランジスタ（第２導電型トランジスタ）の差動対を有する入力段を含むレールトゥレール型の増幅器を備えている。
【００２７】
入力段には、入力信号にそれぞれ接続されたＮＭＯＳトランジスタの差動対及びＰＭＯＳトランジスタの差動対と、ＮＭＯＳトランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１の電流源と、ＰＭＯＳトランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２の電流源とを有する。
【００２８】
しかも、差動対を構成する各ＮＭＯＳトランジスタのドレイン及びソースにドレイン及びソースをそれぞれ接続し、かつ所定のバイアス電圧をゲートに入力した一対のＮＭＯＳトランジスタ（以下、「ダミーＮＭＯＳトランジスタ」とも呼ぶ。）と、差動対を構成する各ＰＭＯＳトランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＰＭＯＳトランジスタ（以下、「ダミーＰＭＯＳトランジスタ」とも呼ぶ。）とを有する。
【００２９】
そして、同相の入力信号ＩＮＮ，ＩＮＰに対して、上記一対のダミーＮＭＯＳトランジスタは、ＮＭＯＳトランジスタの差動対に対して相補的に動作し、また、上記一対のダミーＰＭＯＳトランジスタは、ＰＭＯＳトランジスタの差動対に対して相補的に動作する。
【００３０】
従って、入力電圧によらずに、出力段のＤＣバイアス電流及びバイアス電圧が一定になり、増幅器において、回路規模や消費電流の増加を抑え、安定度を向上しつつスルーレートの改善を実現することが可能となる。
【００３１】
≪第１実施形態≫
以下、本実施形態の増幅器の具体的構成について図面を参照して説明する。本実施形態の増幅器は、以下に説明する液晶駆動回路に内蔵されるものであり、以下、まず液晶駆動回路の構成について説明する。
【００３２】
図１は本実施形態における液晶駆動回路の構成を示す図である。この液晶駆動回路は、半導体集積回路で構成され、入力されたデータに基づいて液晶パネルを駆動する液晶ドライバである。以下、この発明の実施の形態について図面を参照して説明する。
【００３３】
図１に示す液晶駆動回路（ソースドライバ回路）は、入力されるシリアル画像信号に基づいて、液晶パネルのデータ線に駆動信号を水平ライン毎に順次切り替えて出力する機能を有するものである。
【００３４】
この液晶駆動回路２０は、図１に示すように、入力されるシリアル画像信号をデコードすると共に、液晶パネルの垂直ライン毎の駆動用デジタル信号を出力するレジスタ２１と、これらの駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するＤ／Ａ変換回路部（デジタル−アナログ変換回路部）２２と、このＤ／Ａ変換回路部２２から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して液晶パネルに出力する増幅器群２３とを有している。
【００３５】
Ｄ／Ａ変換回路部２２は、複数の基準電圧を発生する基準電圧発生器３１と、複数の基準電圧から駆動用デジタル信号に応じた電圧を選択して出力する複数のセレクタ３０とからなり、垂直ライン毎の駆動用デジタル信号に基づいて、各セレクタ３０を制御して複数の駆動用アナログ信号へ変換して出力する。
【００３６】
増幅器群２３は、複数のレールトゥレール型の増幅器１から構成され、各セレクタ３０から出力される駆動用アナログ信号を電流増幅して液晶パネルに出力する。
【００３７】
ここで、液晶駆動回路２０は、液晶パネルを駆動するものであることから、増幅器１の数（ＣＨ数）が数百以上必要とされる。そして、ＣＨ数の多い高精細な用途の液晶駆動回路においては、そのレイアウト面積の削減が要求され、加えてモバイル用途向けには特に低消費電力が求められる。
【００３８】
そこで、本実施形態における増幅器１を以下のように構成しており、レイアウト面積の削減を可能としている。すなわち、本実施形態における増幅器１は、その回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートの改善を実現するものであり、以下その構成を具体的に図面を参照し説明する。図２は図１に示す増幅器１の構成を示す図である。
【００３９】
図２に示すように、本実施形態における増幅器１は、Ｄ／Ａ変換回路部２２から出力される駆動用アナログ信号を入力信号ＩＮＮ、ＩＮＰとして入力する入力段２と、この入力段２からの出力に応じた出力電圧ＶＯＵＴを生成する出力部３とを備えている。
【００４０】
入力段２は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の差動対とＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対とを有しており、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とに入力信号ＩＮＮが入力され、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２とに入力信号ＩＮＰが入力される。また、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の各ソースは共通に接続され、さらにバイアス電流を供給する第１の電流源Ｉ１を介して低電位電源ＶＳＳに接続される。また、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の各ソースは共通に接続され、さらにバイアス電流を供給する第２の電流源Ｉ２を介して高電位電源ＶＤＤに接続される。
【００４１】
そして、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の差動対とＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対は、入力信号ＩＮＮ，ＩＮＰが低位レベルの入力のときには、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対が動作し、入力信号ＩＮＮ，ＩＮＰが高位レベルの入力のときには、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の差動対が動作し、入力信号ＩＮＮ，ＩＮＰが中位レベルの入力のときには、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対とＮＭＯＳトランジスタＭＮ１，ＭＮ２とが共に動作する。
【００４２】
さらに、増幅器１の入力段２には、差動対を構成するトランジスタのドレイン−ソースに同導電型のトランジスタ（以下、「ダミートランジスタ」とも呼ぶ。）のドレイン−ソースを並列に接続しており、各ダミートランジスタのゲートには所定のバイアス電圧を印加している。
【００４３】
より具体的には、入力段２には、ＮＭＯＳトランジスタＭＮ１のドレインとソースとにそれぞれドレインとソースとを接続したダミーＮＭＯＳトランジスタＭＮ２１と、ＮＭＯＳトランジスタＭＮ２のドレインとソースとにそれぞれドレインとソースとを接続したダミーＮＭＯＳトランジスタＭＮ２２と、ＰＭＯＳトランジスタＭＰ１のドレインとソースとにそれぞれドレインとソースとを接続したダミーＰＭＯＳトランジスタＭＰ２１と、ＰＭＯＳトランジスタＭＰ２のドレインとソースとにそれぞれドレインとソースとを接続したダミーＰＭＯＳトランジスタＭＰ２２とを備えている。
【００４４】
そして、ダミーＮＭＯＳトランジスタＭＮ２１のゲートとダミーＮＭＯＳトランジスタＭＮ２２のゲートは、共通のバイアス入力ノードに接続され、所定のバイアス電圧ＶＮ３が印加される。また、ダミーＰＭＯＳトランジスタＭＰ２１のゲートとダミーＰＭＯＳトランジスタＭＰ２２のゲートは、共通のバイアス入力ノードに接続され、所定のバイアス電圧ＶＰ３が印加される。
【００４５】
このように、ダミーＮＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲート電圧を電圧ＶＮ３でバイアスすることにより、入力信号ＩＮＮ，ＩＮＰの電圧がＶＮ３以下になると、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の差動対はオフになるが、相補的に一対のダミーＮＭＯＳトランジスタＭＮ２１，ＭＮ２２に、入力信号ＩＮＮ，ＩＮＰの電圧に応じた電流が流れるようになる。同様に、ダミーＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲート電圧を電圧ＶＰ３バイアスすることにより、入力信号ＩＮＮ，ＩＮＰの電圧がＶＰ３以上になると、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の差動対はオフになるが、相補的に一対のダミーＰＭＯＳトランジスタＭＰ２１，ＭＰ２２に、入力信号ＩＮＮ，ＩＮＰの電圧に応じた電流が流れるようになる。従って、出力段のＤＣバイアス電流を一定にすることができる。なお、図示していないが位相補償容量の値は、従来の値よりも小さくすることができる。
【００４６】
このように入力段２を構成していることから、入力信号ＩＮＮ，ＩＮＰの電圧値の変化に係りなく、後述する出力段５のＤＣバイアス電流及びバイアス電圧を一定にすることができ、回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートの改善を実現することが可能となる。
【００４７】
すなわち、従来の増幅器（例えば、図５参照）では、上述したように入力信号ＩＮＮ，ＩＮＰの電圧の状態により出力段１０４のＰＭＯＳトランジスタＭＰ１０９及びＮＭＯＳトランジスタＭＮ１０９のＤＣバイアス電流が変化することから、このバイアス電流の変化が入力オフセット電圧の変化として現れていた。また、入力信号の電圧によってＤＣバイアス電圧が変化するために、大振幅動作をさせた場合にオーバーシュートやアンダーシュートが発生したり（図３に示す（１）の特性を参照）、微少発振をしたりするなど安定度の悪化があり、これを防ぐため位相補償容量の増加が必要であった。
【００４８】
しかし、本実施形態における増幅器１では、ＤＣバイアス電流が一定となることから出力段５のバイアス電流の減少に伴う位相余裕の減少もなく、また、ＤＣバイアスの電圧値が一定であるため、大振幅動作時にオーバーシュートやアンダーシュートの発生や入力オフセット電圧の変化も発生しなくなる。図３には、入力信号ＩＮＮ，ＩＮＰが中間電圧から低位レベルの電圧へ変化したとき、及び中間電圧から高位レベルの電圧に変化したときの増幅器１の出力電圧ＶＯＵＴの波形（図３に示す（２）参照）と、従来の増幅器１００の出力電圧ＶＯＵＴの波形（図３に示す（１）参照）をそれぞれ示す。この図３に示すように、本実施形態における増幅器１では、オーバーシュートやアンダーシュートの発生が抑制されていることがわかる。
【００４９】
しかも、本実施形態における増幅器１では、図７に示す従来の増幅器１００’のようなＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値のバラツキによる影響を受けずに、ダミートランジスタ対と差動対との電流を切り替えることができ、差動対を構成するＭＯＳトランジスタのソース電位の変動による過渡応答悪化も抑止することができることになる。
【００５０】
従って、上述のように、本実施形態における増幅器１では、回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートの改善を実現することが可能となる。
【００５１】
ここで、バイアス電圧ＶＮ３，ＶＰ３の電圧値は、レールトゥレール入力範囲を実現するために、以下のように設定すること望ましい。なお、ＶmngsはダミーＮＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲート−ソース間電圧（トランジスタオン時）、ＶmpgsはダミーＰＭＯＳトランジスタＭＰ２１，ＭＰ２２のゲート−ソース間電圧（トランジスタオン時）、Ｖov１は第１の電流源Ｉ１が動作する最低電圧、Ｖov２は第２の電流源Ｉ２が動作する最低電圧である。
ＶＮ３＝ＶＳＳ＋Ｖmngs＋Ｖov１ ・・・（１）
ＶＰ３＝ＶＤＤ−（Ｖmpgs＋Ｖov２） ・・・（２）
【００５２】
このように、バイアス電圧ＶＮ３を、低電位電源ＶＳＳの電圧値に、ＮＭＯＳトランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値Ｖmngsと、第１の電流源Ｉ１の動作電圧の値Ｖov１とを加算した値の電圧とすることが望ましい。また、バイアス電圧ＶＰ３を、高電位電源ＶＤＤの電圧値から、ＰＭＯＳトランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値Ｖmpgsと、前記第２の電流源の動作電圧の値Ｖov２とを減算した値の電圧とすることが望ましい。なお、Ｖov１，Ｖov２は、第１の電流源Ｉ１，Ｉ２がＭＯＳトランジスタで構成されている場合には、そのＭＯＳトランジスタのオーバードライブ電圧（Ｖgs−Ｖth）となる。
【００５３】
次に、出力部３の構成について、図２を参照して具体的に説明する。
【００５４】
出力部３は、入力段２の出力電流ＩＰ１，ＩＰ２，ＩＮ３，ＩＮ４を入力し、その入力結果に基づいた電圧ＶＯＵＴを出力するＡＢ級出力段であり、第１カレントミラー部１０と、第２カレントミラー部１１と、これらのカレントミラー部１０，１１に接続された一対のトランジスタ組１２（トランジスタＭＮ１０，ＭＰ１０の組），１３（トランジスタＭＮ１１，ＭＰ１１の組）と、出力段５とを有している。
【００５５】
第１カレントミラー部１０は、カスコード接続された２つのＰＭＯＳトランジスタＭＰ５，ＭＰ７と、同じくカスコード接続された２つのＰＭＯＳトランジスタＭＰ６，ＭＰ８とを有している。ＰＭＯＳトランジスタＭＰ５，ＭＰ６のソースはそれぞれ高電位電源ＶＤＤの電圧に接続され、そのドレインはそれぞれＰＭＯＳトランジスタＭＰ７，ＭＰ８のソースに接続される。また、ＰＭＯＳトランジスタＭＰ５のゲートはＰＭＯＳトランジスタＭＰ６のゲート及びＰＭＯＳトランジスタＭＰ７のドレインに接続される。また、ＰＭＯＳトランジスタＭＰ７のゲートはＰＭＯＳトランジスタＭＰ８のゲートと所定のバイアス電圧ＶＰ２が印加される。また、ＰＭＯＳトランジスタＭＰ５とＭＰ７とのカスコード接続部には、入力段２の出力電流ＩＰ１が入力され、ＰＭＯＳトランジスタＭＰ６とＭＰ８とのカスコード接続部には、入力段２の出力電流ＩＰ２が入力される。
【００５６】
第２カレントミラー部１１は、カスコード接続された２つのＮＭＯＳトランジスタＭＮ５,ＭＮ７と、同じくカスコード接続された２つのＮＭＯＳトランジスタＭＮ６,ＭＮ８とを有している。ＮＭＯＳトランジスタＭＮ５，ＭＮ６のソースはそれぞれ低電位電源ＶＳＳの電圧に接続され、そのドレインはそれぞれＮＭＯＳトランジスタＭＮ７，ＭＮ８のソースに接続される。また、ＮＭＯＳトランジスタＭＮ５のゲートはＮＭＯＳトランジスタＭＮ６のゲート及びＮＭＯＳトランジスタＭＮ７のドレインに接続される。また、ＮＭＯＳトランジスタＭＮ７のゲートはＮＭＯＳトランジスタＭＮ８のゲートと所定のバイアス電圧ＶＮ２が印加される。また、ＮＭＯＳトランジスタＭＮ５とＭＮ７とのカスコード接続部には、入力段２の出力電流ＩＮ３が入力され、ＮＭＯＳトランジスタＭＮ６とＭＮ８とのカスコード接続部には、入力段２の出力電流ＩＮ４が入力される。
【００５７】
一対のトランジスタ組１２は、ＮＭＯＳトランジスタＭＮ１０とＰＭＯＳトランジスタＭＰ１０とからなり、ＰＭＯＳトランジスタＭＰ７のドレインとＮＭＯＳトランジスタＮＭ７のドレインとの間に接続される。ＮＭＯＳトランジスタＭＮ１０のソースとドレインとはそれぞれＰＭＯＳトランジスタＭＰ１０のドレインとソースとに接続される。そして、ＮＭＯＳトランジスタＭＮ１０のゲートには所定バイアス電圧ＶＮ１が印加され、ＰＭＯＳトランジスタＭＰ１０のゲートには所定バイアス電圧ＶＰ１が印加される。
【００５８】
一対のトランジスタ組１３は、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１とからなり、ＰＭＯＳトランジスタＭＰ８のドレインとＮＭＯＳトランジスタＮＭ８のドレインとの間に接続される。ＮＭＯＳトランジスタＭＮ１１のソースとドレインとはそれぞれＰＭＯＳトランジスタＭＰ１１のドレインとソースとに接続される。そして、ＮＭＯＳトランジスタＭＮ１１のゲートには所定バイアス電圧ＶＮ１が印加され、ＰＭＯＳトランジスタＭＰ１１のゲートには所定バイアス電圧ＶＰ１が印加される。
【００５９】
ここで、上述したバイアス電圧ＶＮ１，ＶＰ１，ＶＮ２，ＶＰ２は以下の式（３）〜（６）で表される電圧に設定される。なお、Ｖmn５gs，Ｖmn７gs及びＶmn１０gsはそれぞれＮＭＯＳトランジスタＭＮ５，ＭＮ７及びＭＮ１０のゲート−ソース間電圧（トランジスタオン時）、Ｖmp５gs，Ｖmp７gs及びＶmp１０gsはそれぞれＰＭＯＳトランジスタＭＰ５，ＭＰ７及びＭＰ１０のゲート−ソース間電圧（トランジスタオン時）、ＶthnはＮＭＯＳトランジスタＭＮ５の閾値電圧、ＶthpはＰＭＯＳトランジスタＭＰ５の閾値電圧である。
ＶＮ１＝ＶＳＳ＋Ｖmn５gs＋Ｖmn１０gs ・・・（３）
ＶＮ２＝ＶＳＳ＋Ｖmn７gs＋（Ｖmn５gs−Ｖthn） ・・・（４）
ＶＰ１＝ＶＤＤ−（Ｖmp５gs＋Ｖmp１０gs） ・・・（５）
ＶＰ２＝ＶＤＤ−｛Ｖmp７gs＋（Ｖmp５gs−Ｖthp）｝ ・・・（６）
ここで、例えば、高電位電源ＶＤＤの電圧値を３Ｖ、低電位電源ＶＳＳの電圧を０Ｖ、各ＭＯＳトランジスタのＶgsを０.８V、Ｖthnを０.５Ｖ、Ｖthpを０.５Ｖとすると、ＶＰ１＝１.４Ｖ、ＶＰ２＝１.９Ｖ、ＶＮ１＝１.６Ｖ、ＶＮ２＝１.１Ｖとなる。
【００６０】
出力段５は、高電位電源ＶＤＤの電圧と低電位電源ＶＳＳの電圧との間に直列に接続されたＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とからなる。ＰＭＯＳトランジスタＭＰ９のソースは高電位電源ＶＤＤの電圧に接続され、そのドレインはＮＭＯＳトランジスタＭＮ９のドレインに接続される。ＮＭＯＳトランジスタＭＮ９のソースは低電位電源ＶＳＳの電圧に接続される。また、ＰＭＯＳトランジスタＭＰ９のゲートにはＰＭＯＳトランジスタＭＰ８のドレインに接続され、ＮＭＯＳトランジスタＭＮ９のゲートにはＮＭＯＳトランジスタＭＮ８のドレインに接続される。
【００６１】
以上のように出力部３が構成されており、第１カレントミラー部１０のＰＭＯＳトランジスタＭＰ５，ＭＰ６には、それぞれ入力段２からの出力電流ＩＰ１,ＩＰ２が加算された電流が流れる。また、第２カレントミラー部１１のＮＭＯＳトランジスタＭＮ５，ＭＮ６には、それぞれ入力段２からの出力電流ＩＮ３,ＩＮ４が加算された電流が流れる。そして、このように加算された電流に応じた電圧ＶＯＵＴが出力段５から出力される。
【００６２】
以上のように構成されていることから、本実施形態における増幅器１は、入力信号ＩＮＮ，ＩＮＰの電圧によらず出力段５のＤＣバイアス電圧やアイドリング電流を一定にすることができ、その結果、セトリング時間の悪化、安定度の悪化、オフセット電圧の入力電圧依存を抑制することができる。また、入力信号ＩＮＮ，ＩＮＰの電圧範囲によらず軽負荷時の安定度を高めることができ、またセトリング時間の短縮化が可能になる。しかも、位相補償容量値を削減することができることから、スルーレートを改善することができ、さらに、レイアウト面積の減少につながり、液晶駆動回路における多ＣＨ化が可能となる。なお、出力段５の構成は、上述したものに限られず、適宜選択が可能である。
【００６３】
≪第２実施形態≫
次に、第２実施形態の液晶駆動回路における増幅器１’の構成について図面を参照して具体的に説明する。図４は第２実施形態の液晶駆動回路における増幅器の構成を示す図である。本第２実施形態における増幅器１’は、第１実施形態の増幅器１と同一の回路であるが、ダミートランジスタＭＮ２１，ＭＮ２２，ＭＰ２１，ＭＰ２２のゲートへ印加するバイアス電圧ＶＮ３，ＶＰ３を、第２カレントミラー部１１及び第１カレントミラー部１０のバイアス電圧ＶＮ２，ＶＰ２と同一にしたものである。
【００６４】
このように、ダミートランジスタへのバイアス電圧ＶＮ３，ＶＰ３を、カレントミラー部のバイアス電圧ＶＮ２，ＶＰ２と共通にすることによって、ダミートランジスタへのバイアス電圧ＶＮ３，ＶＰ３を生成するための電圧生成回路が不要となり、レイアウト面積を更に減少させることができる。
【００６５】
このとき、バイアス電圧ＶＮ２，ＶＰ２の電圧は、上述した式（１），（２）に示される値に調整することが望ましい。
【００６６】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【００６７】
例えば、上述した実施形態においては、トランジスタとしてＭＯＳトランジスタを用いて説明したが、これに限定しているわけではなくバイポーラＴＲにも適用可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態における液晶表示装置用ドライバの構成を示す図である。
【図２】図１に示す増幅器の構成を示す図である。
【図３】図１に示す増幅器の特性を示す図である。
【図４】第２実施形態における他の増幅器の構成を示す図である。
【図５】従来の増幅器の構成を示す図である。
【図６】従来の増幅器のアイドリング電流の変化を示す図である。
【図７】従来の増幅器の他の構成を示す図である。
【符号の説明】
【００６９】
１ 増幅器
２ 入力段
３ 出力部
５ 出力段
１０ 第１カレントミラー部
１１ 第２カレントミラー部
１２，１３ トランジスタ組
２０ 液晶駆動回路
２１ レジスタ
２２ Ｄ／Ａ変換回路ブロック
２３ 増幅器ブロック
【特許請求の範囲】
【請求項１】
入力信号をそれぞれ入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、
前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、
前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、
前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、
前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタと、を備えた増幅器。
【請求項２】
高電位電源と低電位電源との間に設けられ、前記第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対の各ドレインからの出力に基づいた電圧を出力する出力段を備え、
前記一対の第１導電型トランジスタに入力する前記所定のバイアス電圧を、前記低電位電源の電圧値に、前記第１導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第１電流源の動作電圧の値とを加算した値の電圧とし、
前記一対の第２導電型トランジスタに入力する前記所定のバイアス電圧を、前記高電位電源の電圧値から、当該第２導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第２の電流源の動作電圧の値とを減算した値の電圧としたことを特徴とする請求項１に記載の増幅器。
【請求項３】
液晶パネルを駆動する液晶駆動回路であって、
入力されるシリアル画像信号をデコードすると共に、前記液晶パネルの垂直ライン毎の駆動用デジタル信号を出力するレジスタと、
前記駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して前記液晶パネルに出力する増幅器を複数有する増幅器群と、を有し、
前記増幅器は、
前記駆動用アナログ信号を入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、
前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、
前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、
前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、
前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタと、を備えた液晶駆動回路。
【請求項１】
入力信号をそれぞれ入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、
前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、
前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、
前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、
前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタと、を備えた増幅器。
【請求項２】
高電位電源と低電位電源との間に設けられ、前記第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対の各ドレインからの出力に基づいた電圧を出力する出力段を備え、
前記一対の第１導電型トランジスタに入力する前記所定のバイアス電圧を、前記低電位電源の電圧値に、前記第１導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第１電流源の動作電圧の値とを加算した値の電圧とし、
前記一対の第２導電型トランジスタに入力する前記所定のバイアス電圧を、前記高電位電源の電圧値から、当該第２導電型トランジスタがＯＮ状態であるときのそのゲート−ソース間電圧の値と、前記第２の電流源の動作電圧の値とを減算した値の電圧としたことを特徴とする請求項１に記載の増幅器。
【請求項３】
液晶パネルを駆動する液晶駆動回路であって、
入力されるシリアル画像信号をデコードすると共に、前記液晶パネルの垂直ライン毎の駆動用デジタル信号を出力するレジスタと、
前記駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して前記液晶パネルに出力する増幅器を複数有する増幅器群と、を有し、
前記増幅器は、
前記駆動用アナログ信号を入力する第１導電型トランジスタの差動対及び第２導電型トランジスタの差動対と、
前記第１導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第１電流源と、
前記第２導電型トランジスタの差動対において共通に接続されたソースにバイアス電流を供給する第２電流源と、を有する入力段を備えた増幅器であって、
前記差動対を構成する各第１導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第１導電型トランジスタと、
前記差動対を構成する各第２導電型トランジスタのドレイン及びソースにそれぞれドレイン及びソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対の第２導電型トランジスタと、を備えた液晶駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−３３２３０（Ｐ２００９−３３２３０Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００７−１９２１０２（Ｐ２００７−１９２１０２）
【出願日】平成１９年７月２４日（２００７．７．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成１９年７月２４日（２００７．７．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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