【課題】延回路を用いて低ジッタの周波数可変クロック生成システムを実現する。
【解決手段】クロック生成装置１００は、ＣＫinを遅延してＣＫoutを提供する遅延回路２００，３００と、稼動主遅延段選択部と、稼動補正遅延段選択部と、遅延制御部を具備する。遅延回路は、選択的に動作する複数の主遅延段Ｄ１〜Ｄｎが縦続接続された主遅延部３００および、この主遅延部に接続され選択的に動作する複数の補正遅延段Ｃ１〜Ｃｍが縦続接続された補正遅延部（補正用ディレイ２００）を含む。稼動主遅延段選択部は、主遅延段のうち遅延動作に用いられる稼動主遅延段を選択する。稼動補正遅延段選択部は、補正遅延段のうち遅延動作に用いられる稼動補正遅延段を選択する。遅延制御部（ＭＰＵ１２０）は、稼動主遅延段を選択することでＣＫinに対するＣＫoutの遅延量を定め、稼動主遅延段の遅延値が均一化するように稼動補正遅延段を決定する。 （もっと読む）

【課題】複数の回路ブロックを有する半導体集積回路にて、電源ノイズにより発生するクロック信号におけるジッタを低減する。
【解決手段】第１の回路ブロックに供給される第１のクロック信号のクロックパスディレイを測定する遅延測定回路と、第２の回路ブロックの動作による電源電圧の変動時間を測定する時間測定回路と、第２の回路ブロックに供給される第２のクロック信号を遅延させる遅延調整回路と、第１のクロック信号と第２のクロック信号との位相差を測定する位相差測定回路と、遅延調整回路での遅延量を制御する位相制御回路とを備え、第２の回路ブロックの動作周波数が第１の回路ブロックの動作周波数より低い場合には、位相制御回路が、ジッタが最小となる電源ノイズと第１のクロック信号との設定位相差を算出し、位相差測定回路により測定した位相差が設定位相差になるように遅延量を制御する。 （もっと読む）

【課題】簡易かつ精度良くデューティ比を調整することができるクロック分配素子及びレイアウト設計方法を提供すること。
【解決手段】本発明に係るレイアウト設計方法は、クロックツリー回路のレイアウト設計方法であって、クロックツリー回路上に第１のクロック分配素子を配置し、前記第１のクロック分配素子が配置された前記クロックツリー回路に配線し、配線された前記クロックツリー回路についてタイミング検証し、前記タイミング検証の結果に基づいて、前記第１のクロック分配素子を、当該第１のクロック分配素子と入力負荷容量が略等しく遅延値が異なる前記第２のクロック分配素子へ置換するものである。 （もっと読む）

【課題】クロック分配網間のクロックスキューをより低減する。
【解決手段】リファレンスクロック信号１１の位相を調整してクロック分配網に分配するＰＬＬ回路１、２と、クロック分配網における複数のフィードバック点ＰＡ１〜ＰＡｎ、ＰＢ１〜ＰＢｎからそれぞれフィードバッククロック信号ＨＡ１〜ＨＡｎ、ＨＢ１〜ＨＢｎを入力し、ＰＬＬ回路１、２でリファレンスクロック信号１１の位相比較対象とされる複数のフィードバッククロック信号から一つの信号を、複数のフィードバッククロック信号のそれぞれの遅延値に基づいて選択するフィードバッククロック信号選択回路９、１６と、を複数のクロック分配網のそれぞれに対応して備える。 （もっと読む）

【課題】デスキュー後のデータの遅延時間を一定範囲に保ち、また、消費電力を低減することができるデスキュー回路を得ること。
【解決手段】データ信号にチェックコードを付加してパラレル信号に変換する伝送データ送信処理回路１と、パラレル信号に対してそれぞれ遅延時間を付加する遅延回路２−１〜２−ｎと、遅延付加信号のチェックコードに基づいて受信品質を求める伝送データ受信処理回路３と、受信品質に基づいて、パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、付加できる遅延時間の最大値または最小値が、設定遅延時間の最大値または最小値となるよう各最適値に一定の値を一括して加算または減算を行って設定遅延時間を求め、パラレル信号ごとの設定遅延時間を遅延回路２−１〜２−ｎへ指示する遅延時間最適化制御回路４と、を備える。 （もっと読む）

回路は、第一の領域、第二の領域、および第三の領域を含む。第二の領域は、クロック信号を生成する同期ループ回路を含む。同期ループ回路は、第一の領域において生成されたノイズから隔離された供給電圧を受け取る。第三の領域は、複数のチャネルのカッドと、第二の領域において生成された少なくとも１つのクロック信号をカッドのそれぞれのチャネルにルーティングするために結合されたクロックラインとを含む。第三の領域は、回路において第二の領域から分離している。
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【課題】簡単な回路または簡単な処理によりスキュー調整する。
【解決手段】集積回路３は、入力された外クロック信号を遅延させた内クロック信号を出力するクロック遅延回路４３と、入力されたデータ信号を内クロック信号によりラッチするラッチ回路４５と、クロック遅延回路４３に対して、外クロック信号に対する内クロック信号の遅延量として、複数の遅延量を設定する遅延量設定回路５８と、複数の遅延量それぞれの設定の下でのラッチ回路４５の出力信号を判定するラッチ判定回路５２と、ラッチ判定回路５２による複数の遅延量それぞれについての複数の判定値を記憶する記憶部５３と、記憶部５３に記憶された複数の判定値とクロック遅延回路４３に設定した複数の遅延量との関係から、クロック遅延回路４３による内クロック信号の遅延量を取得する遅延量取得部とを有する。 （もっと読む）

【課題】半導体集積回路の階層レイアウト設計において、タイミング収束を容易化すること。
【解決手段】第１ブロックは、第１クロック端子と第１フリップフロップを有し、第２ブロックは、第２クロック端子と第２フリップフロップを有する。クロック分配経路は、クロック分岐点から、第１クロック端子を通して第１フリップフロップへつながり、且つ、第２クロック端子を通して第２フリップフロップへつながる。データ経路は、第１フリップフロップのデータ出力端子から第２フリップフロップのデータ入力端子へつながる。本発明に係る設計方法は、（Ａ）製造ばらつきに起因するクロック分配経路におけるクロック信号の遅延変動を反映させながら、データ経路のスラックを算出するステップと、（Ｂ）算出されるスラックが増加するように、クロック分岐点、第１クロック端子及び第２クロック端子の位置を変更するステップ、とを含む。 （もっと読む）

【課題】消費電力を低減する。
【解決手段】クロック信号をデジタル回路に分配する方法、装置は、クロック信号を生成するステップと、制御信号に応じて、クロック信号の位相を遅延され、進められ、あるいはそのままとして、出力クロック信号を生成するステップと、を備える。クロック信号と出力クロック信号の間の遅延量あるいは進み量である位相差を、デジタル回路の電源電圧の大きさの時間的変動に応じて変化させる。 （もっと読む）

【課題】インピーダンス整合のためのコストを増大させずに高周波クロック信号の伝送効率を高める。
【解決手段】一実施形態に係るクロック供給装置は、クロック信号を生成するクロックジェネレータ２１に接続される第１伝送線路Ｔ１と、このクロックジェネレータ２１の出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先１２Ａに接続される第２伝送線路Ｔ２と、第１および第２伝送線路Ｔ１，Ｔ２を容量結合するキャパシタＣＰ１と、第１伝送線路Ｔ１上でクロック信号の反射を抑制するプルアップ抵抗ＲＰ１と、分圧で得られる電位をクロック信号の基準電位として第２伝送線路Ｔ２に印加する一対の分圧抵抗ＲＰ３，ＲＰ２とを備える。一対の分圧抵抗ＲＰ３，ＲＰ２は第２伝送線路Ｔ２上のインピーダンスをクロック供給先１２Ａの入力インピーダンスに整合させる抵抗比に設定される。 （もっと読む）