【課題】複数の回路ブロック全体のピーク消費電流を軽減しつつ、複数の回路ブロック全体のリセットを適切に行える仕組を提供すること。
【解決手段】複数の回路ブロックＡ２〜Ｄ５に対してクロックを供給するクロック供給装置１は、複数の回路ブロックＡ２〜Ｄ５の通常動作時には、複数の回路ブロックＡ２〜Ｄ５に、所定のアクティブエッジ位相を持つクロック信号を供給し、複数の回路ブロックＡ２〜Ｄ５のリセット動作時には、複数の回路ブロックＡ２〜Ｄ５のそれぞれに、異なるアクティブエッジ位相を持つクロック信号を供給する。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、第１のクロック信号が伝搬する第１の信号伝搬経路と、第２のクロック信号が伝搬する第２の信号伝搬経路と、第１の信号伝搬経路を伝搬後の第１のクロック信号に第２の信号伝搬経路を伝搬後の第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第１の信号伝搬経路及び第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。 （もっと読む）

【課題】回路規模が増大する問題があった。
【解決手段】複数の回路ブロックと、入力するクロック信号を遅延制御信号に基づいて遅延したクロック信号を対応する前記複数の回路ブロックに供給する複数のクロック遅延回路と、前記複数の回路ブロックの遅延試験を行う制御回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの情報を記憶する救済グループ記憶回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの遅延値情報を記憶する、所定数の遅延設定回路と、前記救済グループ記憶回路が記憶した回路ブロックの情報に対応したクロック遅延回路に対し、前記遅延設定回路が記憶した遅延値情報に応じた前記遅延制御信号を割り当てる遅延設定割当制御回路と、を有する半導体集積回路のクロック信号調整回路。 （もっと読む）

【課題】クロック信号の位相を遅延させる遅延回路とその遅延量を調整する回路とを備えた半導体装置において遅延量がクロック信号の周期的なジッタの影響を受けないようにする半導体装置及び遅延量調整方法を提供する。
【解決手段】第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、タイミング信号発生回路は連続してタイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なる。 （もっと読む）

【課題】クロック生成装置に接続されるスレーブ装置の数が変化し、接続先の負荷容量が変動したとしても、クロック生成装置とスレーブ装置間で定められた切り替え仕様を満たすクロック選択信号を出力する。
【解決手段】クロック生成装置は、スレーブ装置実装検出部において接続されたスレーブ装置の数を検出し、その検出数をバッファタイプ選択部に通知する。バッファタイプ選択部においては、この通知に基づきクロック選択信号を出力する際のバッファタイプを選択する。 （もっと読む）

【課題】互いに独立した非同期のクロックパルスで動作する前段フリップおよび後段フリップフロップを含むデータ保持回路において、クロックパルス同士が競合する場合でも、後段のフリップフロップにおける出力間の不整合を防止する。
【解決手段】データ伝送回路は、入力されるデータを第１のクロックパルスに応じて保持し、前段の出力データを、第１のクロックパルスとは非同期の第２のクロックパルスに応じて保持し、後段のデータ保持回路に転送する。パルス生成手段は、第１のクロックパルスのエッジと第２のクロックパルスのエッジが異なるタイミングで生じている場合には、第２のクロックパルスに同期したパルスを生成し、二つのクロックパルスのエッジが同一のタイミングの場合には、第２のクロックパルスに生じているエッジを除去したパルスを生成する。後段のデータ保持回路は、パルス生成手段のパルスに同期して前段の出力データを保持する。 （もっと読む）

【課題】 高価格化及び実効転送速度の低下を招くことなく、機器間の情報通信において、要輻射（ＥＭＩ）を低減することができるアダプタを提供する。
【解決手段】 カードアダプタは、ボード、該ボードの一端近傍に設けられたカードエッジコネクタ３１５、該ボード上に実装された２つのトランシーバソケット（３１２Ａ、３１２Ｂ）、変換素子３１７、及び４つのコネクタなどを有している。そして、変換素子３１７は、カードエッジコネクタ３１５と２つのトランシーバソケット（３１２Ａ、３１２Ｂ）との間を電気的に接続する複数の配線パターンの途中に設けられ、該複数の配線パターンのクロックドメインを、クロックがスペクトラム拡散クロックであるクロックドメインと、クロックが非スペクトラム拡散クロックであるクロックドメインとに分割している。 （もっと読む）

【課題】セットアップタイム及びホールドタイムのマージンを十分に確保することが可能なデジタル信号処理回路を提供すること。
【解決手段】回路は第１の遅延量を複数の判定用遅延量のそれぞれに設定する。回路は入力データ信号を、第１の遅延量だけ遅延させた第１の遅延データ信号と第２の遅延量だけ遅延させた第２の遅延データ信号とを出力する。回路は、第１の遅延データ信号をラッチすることにより第１のラッチデータを取得し、第２の遅延データ信号をラッチすることにより第２のラッチデータを取得する。回路は、複数の判定用遅延量のそれぞれに対して、第１のラッチデータと第２のラッチデータとが一致しているか否かを判定し、当該判定結果に基づいて第１のラッチデータと第２のラッチデータとを一致させるように、第１の遅延量を第１の制御遅延量に設定し且つ上記第２の遅延量を第２の制御遅延量に設定する。 （もっと読む）

【課題】設計期間の短縮化を図ること。
【解決手段】設計支援装置は、クロックツリー合成処理（ステップ２３）にて生成したクロックツリーに含まれるクロックパスについて、電圧・温度の遅延感度をそれぞれ算出し、２つのクロックパスの遅延感度の差を０に近づけるように、クロックパスの遅延感度を調整する。 （もっと読む）